TWI717081B - 中介層電路、基材上覆晶圓上覆晶片電路與利用介面電路的方法 - Google Patents

中介層電路、基材上覆晶圓上覆晶片電路與利用介面電路的方法 Download PDF

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Abstract

中介層電路包含基材及設置在基材之頂部上的介電層。中介層電路亦包含二層或以上的連接層，其係包含設置在介電層之不同深度中的第一連接層及第二連接層。中介層電路包含保險絲，其係設置在第一連接層內。第一連接層耦合至第一電源節點，且第二連接層耦合至第一接地節點。中介層電路還包含與保險絲串聯的第一電容，且係連接在第一連接層及第二連接層之間。中介層電路亦包含在介電層之頂部上的第一微凸塊、第二微凸塊及第三微凸塊，以使保險絲係耦合至第一微凸塊及第二微凸塊之間，而第一電容係耦合至第二微凸塊及第三微凸塊之間。

Description

中介層電路、基材上覆晶圓上覆晶片電 路與利用介面電路的方法
本揭露是關於一種基材上覆晶圓上覆晶片中介層與其利用方法，特別是關於一種具有選擇性/程式化電容陣列的基材上覆晶圓上覆晶片中介層與其利用方法。
基材上覆晶圓上覆晶片(chip on wafer on substrate，CoWoS)係一種晶圓級的多晶片封裝方法，其係整合許多小的晶片(小晶片，chiplet)並排在中介層上。小晶片可為系統單晶片(system on chip，SOC)透過微凸塊連接(在中介層頂部上)黏合至中介層。中介層利用矽穿孔(through-silicon vias，TSVs)以使矽穿孔自中介層的底部連接至基材上的微凸塊連接。CoWoS的中介層透過基材上的銲錫凸塊(solder-bump)連接接收電性電源連接，並藉由中介層之頂部上的微凸塊連接提供電性電源連接至小晶片。
小晶片之電路(例如：系統單晶片的電路)的同 步切換可瞬間以電流尖波(current spike)的形式驅使大量電流，並以電壓尖峰(voltage spike)的形式驅動同步切換雜訊(simultaneous switching noise，SSN)在電性電源連接(例如：微凸塊連接)上。因此，由於其他小晶片中的同步切換，在中介層之頂部上的小晶片可透過微凸塊連接接收同步切換雜訊。電容可結合在微凸塊連接之間(例如：在電源連接及接地之間)的中介層內，以使在電源連接上的電壓尖峰透過電容洩放(例如：傳遞)至地面，故不影響度例如：傷害)小晶片的電路。電容可為故障且可洩放大量直流電源，而使中介層變熱。較佳的是，使故障的電容失效，並利用未故障的電容以降低電壓尖峰。
本揭露之一態樣係提供中介層電路包含基材及設置在基材之頂部上的介電層。中介層電路亦包含二層或以上的連接層，其係包含設置在介電層之不同深度中的第一連接層及第二連接層。保險絲係設置在第一連接層內。第一連接層耦合至第一電源節點，且第二連接層耦合至第一接地節點。與保險絲串聯的第一電容係連接在第一連接層及第二連接層之間。中介層電路還包含第一微凸塊、第二微凸塊及第三微凸塊，其係在介電層之頂部上。保險絲係耦合至第一微凸塊及第二微凸塊之間，而第一電容係耦合至第二微凸塊及第三微凸塊之間。第一微凸塊及第二微凸塊耦合至電源供應器，以提供電流至保險絲。
本揭露之另一態樣係提供基材上覆晶圓上覆晶片(CoWoS)電路包含連接至中介層之上表面的系統單晶片(SOC)。中介層在上表面中包含一個或以上的接收位置。系統單晶片係安裝在接收位置內，且基材係連接至中介層之下表面。中介層之每一個接收位置包含電路，其中電路係具有一個或以上的程式化電子保險絲串聯電容的組合。該程式化電子保險絲係在結合電容有缺陷時關閉。
本揭露之再一態樣係提供利用介面電路的方法，包含耦合測試電路至介面電路之保險絲節點及電源節點之間，以判定保險絲的健全度其中介面電路具有電源節點、保險絲節點及接地節點，並包含電容及保險絲串聯在電源節點及接地節點之間。方法包含在判斷保險絲為健全之後，耦合測試電路至保險絲節點及接地節點之間，以決定電容的洩漏電流。方法還包含當判定洩漏電流係大於第一電流閾值時，斷開電容的連接。
101/103/105/107:微凸塊
102:系統單晶片
104:中介層
106:上部介電部分
106A/106B/106C/106D:上覆介電層
108:下基材部分
110:電容器
112/116:金屬板
114:介電層
118:連接層保險絲
120:基材
122/124/125/126/128:銲錫凸塊
131A/131B/131C/131D:凹陷位置
132A/132B/132C:凹陷位置
133A/133B/133C/133D:凹陷位置
142:上表面
144:下表面
146:深孔
148:導體材料
22/22A/22B/22C:電容器
24/24A/24B/24C:保險絲
32:電源供應器
50:介電層
510:電路
520:電路單元
52/58/60:接觸襯墊
54:保險絲元件
56/62/64:虛擬部分
600:測試電路
700:流程
S710/S720/S730:操作
V/V0/V1/V2/V3:介層窗
M/M1/M2/M3:連接層
T:矽穿孔
F:保險絲
P:電源
G:接地線
S1/S2/C1/C2/C3:連接線
T1:電晶體
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]係繪示根據本揭露一些實施例之透過例示中介層而電性連接至基材之系統單晶片的剖面視圖，其係自基材提供電子電源連接至系統單晶片。
[圖2A]及[圖2B]係繪示根據本揭露一些實施例之透過介面電路電性連接至電源供應器之系統單晶片的電路示意圖，其中介面電路系具有以保險絲保護的並聯電容。
[圖3A]、[圖3B]、[圖3C]、[圖3D]、[圖3E]、[圖3F]、[圖3G]、[圖3H]、[圖3I]、[圖3J]、[圖3K]及[圖3L]係繪示根據本揭露一些實施例之製作中介層之連續步驟的剖面視圖。
[圖4A]、[圖4B]、[圖4C]及[圖4D]係繪示根據本揭露一些實施例之用於中介層內之保險絲的各種佈局圖樣。
[圖5A]、[圖5B]及[圖5C]係繪示根據本揭露一些實施例之具有許多連接至系統單晶片之接收位置的中介層的剖面視圖，其中每一個接收位置具有一或多個保險絲及電容的組合。
[圖6]係繪示根據本揭露一些實施例之用以評估許多電子連接位置的測試電路。
[圖7]係繪示根據本揭露一些實施例之使用介面電路之過程的流程圖。
須理解的是，以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，元件的尺寸並不限於所揭露之範圍或數值，而是可取決於製程條件及/或裝置所要的特 性。再者，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露係在各種具體例中重覆參考數值及/或字母。此重覆的目的是為了使其簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。除此之外，用語「由…製成(being made of)」的意義可為「包含(comprising)」或「由…組成(consisting of)」。在本揭露中，除非有另外描述，片語「A、B及C之一」代表「A、B及/或C」(A、B、C、A及B、A及C或A、B及C)，並不代表來自A的一個元件、來自B的一個元件及來自C的一個元件。
本揭露總體上係關於設置在基材之頂部上的中介層，其係用以提供基材及多個小晶片(例如：系統單晶片)之間的電性連接，其中小晶片係設置在中介層之頂部上。特別地，中介層係自底部連接至在基材之頂部上的銲錫凸塊， 並透過基材之頂部上的銲錫凸塊接收來自基材的電源及接地。除此之外，中介層提供中介層之頂部上的複數個小晶片電源及接地。在一些實施例中，中介層包含複數個晶粒，因此每一個晶粒係配置以接收在中介層之頂部的小晶片。再者，每一個晶粒係配置以接收來自基材的電源及接地，並透過中介層之頂部上之晶粒的微凸塊，提供電源及接地給位於晶粒內之中介層之頂部上的小晶片。
在一些實施例中，除了提供電源及接地的銲錫凸塊之外，基材包含一或多個用以訊號連接的銲錫凸塊。中介層係自底部連接至在基材之頂部上的銲錫凸塊，並透過基材之頂部上的銲錫凸塊接收來自基材的訊號連接。再者，每一個晶粒係配置以接收來自基材的訊號連接，並透過中介層之頂部上之晶粒的微凸塊，提供訊號連接給位於晶粒內之中介層之頂部上的小晶片。在一些實施例中，訊號連接係提供基材及小晶片之間的指令及通訊訊號。
圖1係繪示根據本揭露一些實施例之透過例示中介層而電性連接至基材之系統單晶片(system on chip，SOC)的剖面視圖，其係自基材提供電性電源連接至系統單晶片。圖1包含基材120、中介層104及系統單晶片102。在一些實施例中，基材120係自底部透過銲錫凸塊124連接至電源(例如：電源供應器)的電源節點(正節點)。基材120亦自底部透過銲錫凸塊128連接至電源(圖未繪示)的接地節點(負節點)。在一些實施例中，基材120亦透過基材120之頂部上的銲錫凸塊，提供電源連接及接地。基材120提供連 接至接地節點之銲錫凸塊128及在基材120之頂部上的銲錫凸塊126之間的電性連接，其係藉由介層窗V及連接層M(例如：金屬層)。因此，在基材120之頂部上的銲錫凸塊126可提供銲錫凸塊126接地至小晶片，其中小晶片係連接至一或二個銲錫凸塊126。除此之外，基材120提供連接至電源節點之銲錫凸塊124及在基材120之頂部上的銲錫凸塊125之間的電性連接，其係藉由介層窗V及連接層M。因此，在基材120之頂部上的銲錫凸塊125可提供銲錫凸塊125電源連接至小晶片，其中小晶片係連接至一或二個銲錫凸塊125。在一些實施例中，基材120包含一個或以上的電路(圖未繪示)，其係提供一或多個輸出訊號並接收一或多個輸入訊號。基材120之一個或以上的電路可接收來自中介層104或藉由中介層104而來自系統單晶片102的輸入訊號，且亦可透過銲錫凸塊122、介層窗V及連接層M而提供輸出訊號至中介層104或藉由中介層104至系統單晶片102。
圖1的中介層104提供基材120及系統單晶片102之間的介面電路。在一些實施例中，中介層104透過在中介層之底部的銲錫凸塊126及銲錫凸塊125接收電源連接及接地，並分別透過微凸塊101及微凸塊103提供中介層之頂部的電源及接地。在一些實施例中，中介層104包含在中介層104之頂部的接收位置(例如：在晶粒中)，以使系統單晶片102係放置(例如：裝配或安裝)在中介層104之頂部上，並連接中介層104之頂部上的二個微凸塊101及103，以接收電源連接及接地。中介層104包含下基材部分108及 上部介電/再分配部分106。在一些實施例中，上部介電部分106包含一或多個介電層，且包含藉由介層窗V2及V3而彼此連接之不同的連接層M1、M2及M3。在一些實施例中，連接層M3係連接層中具有最低高度，其係透過矽穿孔(through-silicon vias，TSVs)T連接至中介層之底部的銲錫凸塊122、125及126，其中矽穿孔T係穿過下基材部分108。連接層M2係在連接層M3之頂部上，且連接層M2及M3係藉由介層窗V3連接一或多個位置。除此之外，連接層M1係在連接層M2之頂部上，且連接層M1及M2係藉由介層窗V2連接一或多個位置。再者，連接層M1係藉由介層窗V1連接至在中介層之頂部上的微凸塊101、103、105及107。
在一些實施例中，中介層104包含一個或以上的電路(圖未繪示)，其係提供一或多個輸出訊號並接收一或多個輸入訊號。中介層104的一個或以上的電路可與基材120通訊，例如透過在中介層104之底部的銲錫凸塊122接收輸入訊號及提供輸出訊號至基材120。除此之外，中介層104的一個或以上的電路可透過在中介層104之頂部的微凸塊107與系統單晶片102通訊。再者，中介層104可透過銲錫凸塊122接收來自基材120的訊號，且可透過微凸塊107傳遞訊號至系統單晶片102。相反地，中介層104可透過微凸塊107接收來自系統單晶片102的訊號，且可透過銲錫凸塊122傳遞訊號至基材120。在一些實施例中，中介層104為積體晶片。以下參照圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H、圖3I、圖3J、圖3K及圖3L說明製作 中介層104的步驟。
在一些實例中，中介層104的上部介電部分106包含連接層保險絲118及電容器110。在一些實施例中，連接層保險絲118係連接一個微凸塊101至另一微凸塊105之連接層M1的一部分。在一些實施例中，微凸塊101係連接至電源(P)連接，而微凸塊105係在中介層104之頂部上的保險絲(F)微凸塊連接。因此，連接層保險絲118係藉由連接層M1及介層窗V1連接在第一微凸塊(即微凸塊101)及第二微凸塊(即微凸塊105)之間。在一些實施例中，當連接層保險絲118係健全的，微凸塊101及105係彼此電性連接。相反地，當連接層保險絲118係燒斷的(即損壞的)，微凸塊101及105係與彼此斷開電性連接。
根據圖1所繪示的實施例，電容器110包含頂部金屬板112、底部金屬板116及在金屬板112及116之間的介電層114。頂部金屬板112係電性連接至連接層M1，而底部金屬板116係藉由介層窗V0連接至連接層M2。如圖1所示，當連接層保險絲118係健全的，電容器110係連接在電源連接及接地之間，因此同步切換雜訊(simultaneous switching noise，SSN)可透過在電源連接及接地之間的電容器110傳遞。在一些實施例中，當連接層保險絲118係燒斷的，同步切換雜訊係未洩放，例如未透過電容器110從電源連接、微凸塊101/銲錫凸塊125傳遞至接地、微凸塊103/銲錫凸塊126。在一些實施例中，連接層保險絲118為透過微凸塊105控制的電子保險絲(e-fuse)，其係藉由在微凸塊 105施加第一電壓，則電子保險絲被連接，而藉由在微凸塊105施加第二電壓，則電子保險絲被斷開連接。
在一些實施例中，圖1中的中介層包含在中介層104之頂部上的複數個接收位置(例如：複數個晶粒)，以使複數個系統單晶片或記憶體晶片/堆疊被放置(例如：安裝或裝配)在中介層104的頂部上之每一個接收位置(例如：每一個晶粒)內。在一些實施例中，中介層104透過在中介層104之底部的銲錫凸塊126及125接收電源連接及接地，並在中介層104之頂部上的每一個接收位置內提供電源連接及接地，而使在中介層104之頂部、微凸塊101及103上的每一個接收位置內可分別提供電源連接及接地給安裝在每一個接收位置內的小晶片(例如：系統單晶片102)。在一些實施例中，每一個接收位置包含連接層保險絲118，使得連接層保險絲118係連接在中介層104之頂部上的微凸塊101及微凸塊105之間。根據一些實施例，中介層104的上視圖係參閱圖5A做說明。在一些實施例中，二個或以上的電容器110係與個別的連接層保險絲118串聯連接在一或多個連接位置中的電源微凸塊101及接地微凸塊103之間。在一些實施例中，電容器110為金屬-絕緣體-金屬電容(metal-insulator-metal capacitor，MiM capacitor)。在另一些具體例中，電容器110為金屬-氧化物-金屬電容(metal-oxide-metal capacitor，MoM capacitor)。
在一些實施例中，系統單晶片102量測微凸塊101及105之間的電阻，並判斷連接層保險絲118是否健全 (電阻值為約0歐姆)或是否被燒斷(電阻為非常高的電阻值或為開路)。在一些實施例中，一或多個測試電路被放置在接收位置內，並與每一個接收位置的微凸塊101及105連接，以判斷接收位置的連接層保險絲118是否健全或是否被斷燒。在一些實施例中，測試電路可另外地與接地微凸塊103連接，以測試連接在微凸塊103及105之間的電容器110。測試電路會參閱圖6做說明。
圖2A及圖2B係繪示根據本揭露一些實施例之透過介面電路電性連接至電源供應器之系統單晶片的電路示意圖，其中介面電路系具有以保險絲保護的並聯電容。在一些實施例中，介面電路係與中介層104相容，且係包含一或多個電容器，例如由三個保險絲24A、24B及24C所保護的三個電容器22A、22B及22C。電容器22A、22B及22C係與圖1的電容器110相容，且保險絲24A、24B及24C係與圖1的連接層保險絲118相容。在一些實施例中，中介層104為積體電路晶片。中介層104包含電源連接線P，其係連接至電源供應器32之電源節點(正節點+)的連接線，及接地線G，其係連接至電源供應器32之接地節點(負節點-)的連接線。如上所述，電源連接線P及接地線G包含連接層M1、M2及M3的部分及一或多個介層窗V1、V2及V3，且係與電源供應器32耦合。在一些實施例中，電源供應器32的正節點及負節點分別為圖1中的銲錫凸塊125及126。如圖所示，系統單晶片102係透過中介層104連接至電源供應器32。系統單晶片102可為任何的電路，例如邏緝電路(logic circuitry)、類比電路(analog circuitry)、記憶體電路等，且可包含元件的任意組合，例如被動元件(如：電容器、電感器或類似者)以及主動元件(如：電晶體)。如圖所示，許多串聯連接的電容器22A、22B及22C(總稱為「電容器22」)以及保險絲24A、24B及24C(總稱為「保險絲24」)係分別並聯連接在電源連接線P及接地線G之間。在一些實施例中，電容器22A、22B及22C為金屬-絕緣體-金屬電容或類似者。保險絲24A、24B及24C可為電子保險絲(即e-fuse)或類似者。
如圖2A所示，保險絲24A、24B及24C係類似於電源連接線P，而電容器22A、22B及22C係類似於接地線G；然而，這是可轉換的。再者，額外的電容器可與每一個保險絲24串聯連接。在一些實施例中，二個電容器與一個保險絲串聯連接，或二個電容器彼此並聯連接且與保險絲串聯。
在一些實施例中，電源供應器32係與基材120耦合，且為直流(direct current，DC)電源供應器，其係提供電源連接線P及接地線G之間固定的電壓差。在此固定電壓差之下，電容器22A、22B及22C在電源連接線P及接地線G之間形成開路。在一些實施例中，當由於同步切換雜訊而產生的電壓尖峰發生在電源連接線P及接地線G之間時，電容器22A、22B及22C在電源連接線P及接地線G之間形成短路，且電壓尖峰係自電源連接線P傳遞至接地線G。在一些實施例中，電容器22A、22B及22C愈高及或電壓尖峰愈 陡峭的，電容器22A、22B及22C形成類似短路。
在一些實施例中，電容器22其中之一者具有缺陷。如圖2B所示，電容器22A係有缺陷。缺陷可由於製程缺陷、材料損壞(例如：介電材料損壞)、電壓差具有巨大尖峰[例如：來自靜電放電(electrostatic discharge，ESD)現象]，或類似者。缺陷可導致電容器22A的短路，且可破壞電容器22A的介電層，其係與圖1之電容器110的介電層114相容的。有缺陷的介電層可造成洩漏電流流經被破壞的電容器22A，即使直流電壓係施加在電容器22A的節點。在一些實施例中，當電容器22其中之一者(例如：電容器22A)係有缺陷，與電容器22A串聯的保險絲(例如：電子保險絲24A)係被斷開連接。在一些實施例中，當保險絲24A不是電子保險絲，保險絲24A會造成大量電流流過保險絲24A而被燒斷。前述可使中介層104保持功能，即使電容器22A失效，而由於同步切換雜訊導致瞬間的電壓尖峰可流過其他電容器22B及22C，其係可增加中介層104整體的可靠度。如圖2A及圖2B所示，與保險絲24A、24B及24C串聯的電容器22A、22B及22C之每一者係與系統單晶片102連接在三個連接點P、G及F。三個連接點係分別與圖1的微凸塊101、103及105相容。
圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H、圖3I、圖3J、圖3K及圖3L係繪示根據本揭露一些實施例之製作中介層之步驟的剖面視圖。圖3A繪示具有上表面142(例如：前側)及下表面144(例如：後側)的 基材部分108。圖3B顯示上下翻轉的基材部分108，故下表面144在頂部，而上表面142在底部。圖3B另外包含複數個深孔146，其係形成在基材部分108之後側中。圖3C係繪示圖3B的基材部分108及複數個深孔146，其中複數個深孔146係以導體材料148填充。導體材料148可包含銅、銅合金、鋁、鎢、銀及類似物。圖3D係繪示圖3B的基材部分108及複數個填充的深孔146，其係再次被翻轉，故下表面144在底部，而上表面142在頂部。如圖3D所示，填充導體材料148的深孔146係被暴露在下表面144中，然而，填充導體材料148的深孔146係未被暴露在上表面142中。圖3E係顯示與圖3D相同的基材部分108，其頂表面係被研磨，例如藉由化學機械研磨(chemical mechanical polishing，CMP)製程或任何的研磨製程，故填充導體材料148的深孔146係被暴露在上表面142中。因此，複數個填充導體材料148的矽穿孔T係形成在基材部分108內。圖3F係繪示初始結構，圖3E的基材部分108具有複數個矽穿孔T。第一上覆介電層106A係設置在基材部分108上。基材部分108可包含形成在元件(例如：主動及/或被動元件)上的半導體基材。半導體基材部分108可為單晶(例如：矽)或化合物半導體基材。其他層(圖未繪示)(例如：接觸蝕刻中止層、層間介電質及金屬間介電質)可包含在基材部分108之中。第一上覆介電層106A可由低介電常數(k)介電材料，例如：四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)氧化物、磷矽玻璃(Phospho-Silicate Glass，PSG)、硼摻雜磷矽玻璃 (Boron-Doped Phospho-Silicate Glass，BPSG)、氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、SiOxCy、旋塗玻璃、旋塗高分子、矽碳材料，前述之組合或類似物所組成，並藉由任何合適的方法，例如：化學氣相沉積法、電漿輔助化學氣相沉積法(plasma-enhanced chemical vapor deposition，PECVD)、旋轉、類似方法或前述的組合。
一或多個用以形成連接層M3的凹陷位置133A、133B、133C及133D係被蝕刻至第一上覆介電層106A中，如圖3G所示。蝕刻製程可為任何可用的蝕刻製程。蝕刻製程可包含形成及圖案化在第一上覆介電層106A上的光阻，利用非等向性蝕刻[例如：反應性離子蝕刻(reactive ion etch，RIE)、緩衝氧化物蝕刻(buffered oxideetch，BOE)或類似者]進行蝕刻，以轉移光阻圖案至第一上覆介電層106A，並以適當的灰化及/或剝除製程移除光阻。導體材料係填充至凹陷位置133A、133B、133C及133D中，以形成連接層M3。矽穿孔T穿過基材部分108，並電性連接基材部分108之頂部上的連接層M3至基材部分108之底部。如圖1所示，矽穿孔T可連接至在基材120之頂部上的銲錫凸塊122、125及126，因此可電性連接連接層M3至基材120，例如至基材120的電路。
如圖3H所示，第二上覆介電層106B係設置在圖3G的結構上。第二上覆介電層106B可由與第一上覆介電層106A相似的材料所組成。用以形成連接層M2的一或多個 凹陷位置132A、132B及132C係被蝕刻至第二上覆介電層106B中，如圖3I所示。蝕刻製程可為任何上述之可用的製程。導體材料係填充至凹陷位置132A、132B及132C中，以形成連接層M2。在一些實施例中，在製作連接層M2之前，填充導體材料的複數個介層窗V3係製造在凹陷位置132A至132C的底部。介層窗V3穿過第二上覆介電層106B，並電性連接連接層M2至連接層M3。連接層M2及介層窗V2的導體材料係相似於連接層M3的導體材料。
如圖3J所示，第三上覆介電層106C係設置在圖3I的結構上。第三上覆介電層106C可由與第一上覆介電層106A或第二上覆介電層106B相似的材料所組成。用以形成連接層M2的一或多個凹陷位置131A、131B、131C及131D係被蝕刻至第三上覆介電層106C中。蝕刻製程可為任何上述之可用的製程。如圖3K所示，除了形成連接層M1之外，凹陷位置131B亦可用以形成連接層保險絲118。連接層保險絲118可為任何參閱圖4A、4B、4C及4D所述之可用的保險絲。再者，除了形成連接層M1之外，凹陷位置131C亦可用以形成電容器110。在一些實施例中，在製作連接層M1之前，填充導體材料的複數個介層窗V2係製造在一或多個凹陷位置131A或131D的底部。介層窗V2穿過第三上覆介電層106C，並電性連接連接層M1至連接層M2。在一些實施例中，凹陷位置131C係以與凹陷位置131A、131B及131D相同的蝕刻製程及蝕刻時間被蝕刻。接著，凹陷位置131C係以相同的蝕刻製程進一步地被蝕刻，但凹陷位置 131A、131B及131D則未進一步地被蝕刻。在相同的實施例中，凹陷位置131A、131B及131D的深度比相對於凹陷位置131C的深度比係在1：2至1：4之間，例如1：3。
填充凹陷位置131A至131D、介層窗V2之連接層M1的導體材料，電容器110之頂部金屬板112的導體材料及電容器110之底部金屬板116的導體材料係相似於連接層M2及M3的導體材料。在一些實施例中，電容器110之底部金屬板116係藉由介層窗V0電性連接至連接層M2，其中介層窗V0具有類似於介層窗V1至V3的導體材料。
在一些實施例中，如圖3K所示，在凹陷位置131C中，介層窗V0係設置在凹陷位置131C的底部，以連接連接層M2。接著，電容器110之底部金屬板116、電容器110之介電層114及電容器110之頂部金屬板112係設置在凹陷位置131C內。最後，連接層M1係設置在電容器110之頂部金屬板112的頂部上。在一些實施例中，連接層M1係電性連接頂部金屬板112。
如圖3L所示，第四上覆介電層106D係設置在圖3K的結構上。在一些實施例中，上覆介電層106A、106B、106C及106D整體係與圖1的上部介電部分106相容。如圖所示，介層窗V1係設置在第四上覆介電層106D內，以電性連接第四上覆介電層106D之頂部至第四上覆介電層106D之底部的連接層M1。在一些實施例中，一或多個微凸塊B(與圖1中的微凸塊101、103、105及107相容)係設置在介層窗V1的頂部上，以電性連接一或多個微凸塊B 至連接層M1。如圖1之說明所述，微凸塊B可用以電性連接如圖1之系統單晶片102的電路至中介層104。
在一些實施例中，許多電容器110及連接層保險絲118係藉由此說明書中所述之重覆步驟而堆疊為跨越許多介電層(例如：圖3F、圖3G、圖3H、圖3I、圖3J、圖3K及圖3L中的上覆介電層106A至106D)。在此實施例中，額外的介層窗、金屬板112及116、介電層114係形成在上覆介電層106A至106C內，以製作電容器110及連接層保險絲118，使得在連接層M1至M3中，連接層保險絲118係形成為與電容器110串聯。在一些實施例中，許多電容器110及連接層保險絲118係形成為跨越圖3L中的二個上覆介電層106A及106B，其係與在另外二個上覆介電層(例如：圖3L中的上覆介電層106B及106C)內的一或多個電容器110及連接層保險絲118結合。雖然在圖1及圖3G中未特別地說明，連接層M1至M3可與電路(例如：圖1中在基材120內的電路)電性耦合。
圖4A、圖4B、圖4C及圖4D係繪示根據本揭露一些實施例之用於中介層內之保險絲118的各種佈局圖樣。圖4A繪示在介電層50內之保險絲的第一圖樣。第一圖樣(可包含已填充導體材料的凹陷)包含實質為矩形的接觸襯墊52及在接觸襯墊52之間實質為矩形的保險絲元件54。保險絲元件54具有小於接觸襯墊的寬度。在一些實施例中，保險絲元件54之長度相對於保險絲元件54之寬度的比例為約2至約50，例如10。為了維持保險絲的吹弧電流 (blowing current)而不致損壞，保險絲的接觸襯墊52之寬度係實質大於保險絲元件54之寬度。實質矩形的虛擬部分56係形成在保險絲元件54的相對側上，且係設置在接觸襯墊52之間。在一些實施例中，圖4A的保險絲係設置在凹陷位置131B內。在一些實施例中，介電層50係與第三上覆介電層106C相同。在一些實施例中，矩形接觸襯墊52、保險絲元件54及矩形虛擬部分56係設置在第三上覆介電層106C之頂部上。在一些實施例中，介電層50係設置在第三上覆介電層106C之頂部上，而矩形接觸襯墊52、保險絲元件54及矩形虛擬部分56係設置介電層50之頂部上。在一些實施例中，連接層M1係自兩側電性連接至接觸襯墊52，因此任何流入凹陷位置131B內之連接層M1的電流係流過保險絲。在一些實施例中，虛擬部分56、62及64係由與保險絲元件54相似的導體材料所組成，且虛擬部分56、62及64係設置在介電層50之頂部上，以增加保險絲結構的強度。除此之外，虛擬部分56、62及64增加一致性，故當保險絲的位置係被照射以退火時，溫度的不一致便不會在保險絲之下的層中發生。
圖4B係根據一些實施例之在介電層50內之保險絲的第二圖樣。第二圖樣係相似於圖4A的第一圖樣，除了在圖4B中，圖4A的虛擬部分56係整合至相對的接觸襯墊58中。圖4B的保險絲可相似地被整合至凹陷位置131B內的連接層M1中。
圖4C係根據一些實施例之在介電層50內之保 險絲的第三圖樣。第三圖樣係相似於圖4A的第一圖樣，除了接觸襯墊60係漸縮至保險絲元件54，且虛擬部分62係修飾以容納接觸襯墊60的漸縮。圖4C的保險絲可相似地被整合至凹陷位置131B內的連接層M1中。
圖4D係根據一些實施例之在介電層50內之保險絲的第四圖樣。第四圖樣係相似於圖4A的第一圖樣，除了圖4A的虛擬部分56係被修飾為包含額外部分的虛擬部分64，其係沿著接觸襯墊52延伸保險絲圖樣的長度。圖4D的保險絲可相似地被整合至凹陷位置131B內的連接層M1中。
請重新參閱圖1，在微凸塊101(正節點)及微凸塊103(接地)之間的電流流過電容器110亦流過連接層保險絲118。在一些實施例中，當電容器110係有缺陷且驅動巨大電流時，連接層保險絲118係被燒斷，且電容器110斷開連接。在一些實施例中，連接層保險絲118為電子保險絲，且穿過連接層M1的微凸塊105係連接至電子保險絲，以控制電子保險絲。因此，系統單晶片102或連接微凸塊101、103及105的其他電路可控制電子保險絲，且可開啟(連接)保險絲或關閉(斷開)保險絲。繪示於圖4A、圖4B、圖4C及圖4D中的保險絲圖樣僅是具體例的示意。可使用其他保險絲圖樣。
圖5A、圖5B及圖5C係繪示根據本揭露一些實施例之具有許多連接至系統單晶片之接收位置之圖1中的中介層104的剖面視圖，其中每一個接收位置具有一或多個保險絲及電容的組合。圖5A係顯示根據一些實施例之中介 層104的上視圖。圖5A顯示二列及三行的接收位置，其係包含六個接收位置。在每一個接收位置內，電路510包含電容器110、連接層保險絲118、連接層M1及微凸塊的組合。在每一個接收位置內，微凸塊101、103及105係被顯示。電容器110、連接層保險絲118及連接層M1係在第四上覆介電層106D之下。同樣如圖5A所示，連接層M2及M3係在二或三層上覆介電層之下。圖5B係更詳細地顯示電路510。圖5B顯示在微凸塊101及105之間的連接層M1，其係包含連接層保險絲118以及具有頂部金屬板112、底部金屬板116及介電層116的電容器110。圖5B的連接層保險絲118可為圖4A、圖4B、圖4C及圖4D其中之一者中的保險絲。
類似於圖5A，圖5C顯示包含電路單元520的每一個接收位置係包含大於一個(例如：四個)電路510，如圖5B所述。在一些實施例中，圖5C之電路單元520的電路510係相對於圖5B的電路510旋轉0度、90度、180度或270度。因此，每一個電路510具有至少一個個別的微凸塊105，故每一個電路510之每一個電容器110的洩漏電流可分別地測量。
圖6係繪示根據本揭露一些實施例之用以評估許多電性連接位置的測試電路。圖6的測試電路600包含二列及三行的六個測試電路，其係與圖5A的中介層相容。在一些實施例中，當連接線S1及C1變為主動，電晶體T1開啟。在一些實施例中，測試電路600藉由測量電晶體T1的電流來量測電容器110的洩漏電流，若電流係高於極值(例 如：10μA)，測試電路600判定耦合至電晶體T1的電容器110具有無法接受的洩漏電流值及/或會損害中介層。基於此判定，測試電路可驅使微凸塊101及105之間的過量電流燒斷保險絲。或者，若連接層保險絲118為電子保險絲，測試電路可關閉保險絲(斷開保險絲)。在一些實施例中，測試電路係包含在探針卡(probe card)內。
在一些實施例中，當連接層保險絲118係被燒斷或關閉時，對應的接收位置變成無法操作。在一些實施例中，每一個接收位置包含許多與保險絲串聯之電容器的電路，以及許多組微凸塊101、103及105。在一些實施例中，每一個電路可藉由個別組的微凸塊101、103及105而被連接。許多電路係跨越電源的節點並聯連接，故藉由燒斷一個保險絲，與被燒斷的保險絲串聯的電容器便斷開連接，然而，其他電容器係取代被斷開連接的電容器。在一些實施例中，藉由選擇性地活化不同連接線S1或S2及C1、C2或C3，每一個電晶體T1至T6可選擇性地開啟，且每一個接收位置可被測試。在一些實施例中，當測試電路600係連接至微凸塊101及103時，沒有電源穿過基材120連接至微凸塊101及103。在一些實施例中，請重新參閱圖1及圖6，當測試電路係連接至微凸塊101及103時，中介層104並未設置在基材120上，且矽穿孔T並未連接至在基材120之頂部上的銲錫凸塊122、125及126，故無電源供應器連接至連接層M1至M3，因此，每一個電容器110的洩漏電流可分別地被測量。在一些實施例中，連接層保險絲118為電子保險絲，且 在耦合至測試電路600以量測電容器110之洩漏電流之前，與電容器110串聯之連接層電子保險絲118係被關閉，故電容器110的洩漏電流可分別地被量測。在一些實施例中，如圖5C所示，包含一個以上的電路510以及測試電路600或系統單晶片102的接收位置可測試每一個電路510的電容器，且若電容器係有缺陷的，與有缺陷的電容器串聯的保險絲係被燒斷，且有缺陷的電容器係斷開連接。
圖7係繪示根據本揭露一些實施例之使用介面電路之例示過程700的流程圖。介面電路包含電源節點、保險絲節點及接地節點；且包含串聯在電源節點及接地節點之間的電容器及保險絲。在操作S710中，測試電路係耦合在介面電路的保險絲節點及電源節點之間，以判定保險絲的健全度。在一些實施例中，圖6的測試電路600係耦合在介面電路(例如圖5A及圖5B的中介層電路510)的微凸塊105(保險絲節點)及微凸塊101(電源節點)之間，以判定連接層保險絲118的健全度。一旦判定連接層保險絲118為健全的，在操作S720中，測試電路係耦合在保險絲節點及接地節點之間，以決定電容器的洩漏電流。在一些實施例中，圖6的測試電路600係電性耦合在微凸塊105(保險絲節點)及微凸塊103(接地節點)之間，以量測來自微凸塊103(接地節點)流至電容器110的洩漏電流。在操作S730中，若洩漏電流係被判定為高於第一電流閾值(例如：10μA)，電流器係自保險絲節點及接地節點之間的路線中斷開連接。在一些實施例中，電容器110係藉由燒斷連接層保險絲118而斷開連接， 其中連接層保險絲118係與在微凸塊105(保險絲節點)及微凸塊103(接地節點)之間的電容器串聯。在一些實施例中，介面電路係與圖1的中介層104相容，其係提供微凸塊101(電源節點)及微凸塊103(接地節點)之間的電源給系統單晶片(例如系統單晶片102)，其中系統單晶片係設置在中介層104上。
根據本揭露一些實施例，中介層電路包含基材及設置在基材之頂部上的介電層。中介層電路亦包含二層或以上的連接層，其係包含設置在介電層之不同深度中的第一連接層及第二連接層。保險絲係設置在第一連接層內。第一連接層耦合至第一電源節點，且第二連接層耦合至第一接地節點。與保險絲串聯的第一電容係連接在第一連接層及第二連接層之間。中介層電路還包含第一微凸塊、第二微凸塊及第三微凸塊，其係在介電層之頂部上。保險絲係耦合至第一微凸塊及第二微凸塊之間，而第一電容係耦合至第二微凸塊及第三微凸塊之間。第一微凸塊及第二微凸塊耦合至電源供應器，以提供電流至保險絲。在一實施例中，電性耦合至第二微凸塊及第三微凸塊的測試電路係配置以測試第一電容之洩漏電流。在一實施例中，耦合至第一微凸塊及第二微凸塊的測試電路係配置以感應保險絲的第一電流，以燒斷保險絲。在一實施例中，保險絲為電子保險絲，且電子保險絲在第一微凸塊及第二微凸塊之間施加一第一電壓時斷開連接，而電子保險絲在第一微凸塊及第二微凸塊之間施加第二電壓時連接。在一實施例中，中介層電路包含二個或以上的 矽穿孔在基材內，以提供二個或以上的連接層及電壓電源之間的電性連接。電壓電源係透過至少二個銲錫凸塊耦合至二個或以上的矽穿孔，且銲錫凸塊係耦合至基材之底部的矽穿孔。在一實施例中，透過一或複數個矽穿孔及二個或以上的連接層，電壓電源之第二電源節點係電性連接至第一電源節點。透過一或複數個矽穿孔及二個或以上的連接層，電壓電源之第二接地節點係電性連接至第一接地節點。在一實施例中，第一電容為一金屬-絕緣體-金屬電容(MiM)或一金屬-氧化物-金屬電容(MoM)。
根據本揭露一些實施例，基材上覆晶圓上覆晶片(CoWoS)電路包含連接至中介層之上表面的系統單晶片(SOC)。中介層在上表面中包含一個或以上的接收位置。系統單晶片係安裝在接收位置內，且基材係連接至中介層之下表面。中介層之每一個接收位置包含電路，其中電路係具有一個或以上的程式化電子保險絲串聯電容的組合。該程式化電子保險絲係在結合電容有缺陷時關閉。在一實施例中，當結合電容有缺陷時，測試電路燒斷保險絲。在一實施例中，測試電路決定結合電容的洩漏電流，並基於洩漏電流，以判斷結合電容是否有缺陷。在一實施例中，電容為金屬-絕緣體-金屬電容或金屬-氧化物-金屬電容。在一實施例中，中介層之每一個接收位置中包含四個電路，其中電路具有程式化電子保險絲串聯電容的組合。在一實施例中，系統單晶片係連接至四個電路及四個電路的結合電容。當電容有缺陷時，結合電容之保險絲被燒斷，且有缺陷的電容係斷開連 接。在一實施例中，電源連接係由基材所提供，穿過中介層至系統單晶片。四個電路係跨越電源連接之電源節點及接地節點而並聯連接。
根據本揭露一些實施例，利用介面電路的方法，包含耦合測試電路至介面電路之保險絲節點及電源節點之間，以判定保險絲的健全度其中介面電路具有電源節點、保險絲節點及接地節點，並包含電容及保險絲串聯在電源節點及接地節點之間。方法包含在判斷保險絲為健全之後，耦合測試電路至保險絲節點及接地節點之間，以決定電容的洩漏電流。方法還包含當判定洩漏電流係大於第一電流閾值時，斷開電容的連接。在一實施例中，斷開電容之連接的操作包含燒斷保險絲，以斷開電容在電源節點及接地節點之間的連接。在一實施例中，方法還包含耦合測試電路至保險絲節點及電源節點之間，以施加保險絲電流，其中電流係大於或等於第二電流閾值，且第二電流閾值係燒斷保險絲。在一實施例中，介面電路為中介層電路。在一實施例中，中介層電路係設置在基材之頂部上，且電源節點及接地節點係藉由基材耦合至電源供應器。在一實施例中，系統單晶片係設置在中介層電路之頂部上，且系統單晶片係透過中介層電路耦合至電源供應器。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領 域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
101/103/105/107:微凸塊
102:系統單晶片
104:中介層
106:上部介電部分
108:下基材部分
110:電容器
112/116:金屬板
114:介電層
120:基材
122/124/125/126/128:銲錫凸塊
V/V0/V1/V2/V3:介層窗
M/M1/M2/M3:連接層
T:矽穿孔
F:保險絲
P:電源
G:接地線

Claims (10)

  1. 一種中介層電路，包含：一基材；一介電層，設置在該基材之一頂部上；二層或以上的連接層，包含一第一連接層及一第二連接層，設置在該介電層之不同深度中，其中一保險絲設置在該第一連接層內，該第一連接層耦合至一第一電源節點，且該第二連接層耦合至一第一接地節點；一第一電容，與該保險絲串聯，並連接在該第一連接層及該第二連接層之間；一第一微凸塊、一第二微凸塊及一第三微凸塊，在該介電層之一頂部上，其中該保險絲耦合至該第一微凸塊及該第二微凸塊之間，該第一電容耦合至該第二微凸塊及該第三微凸塊之間，且該第一微凸塊及該第二微凸塊耦合至一電源供應器，以提供一電流至該保險絲；以及一測試電路，配置以電性耦合至該第二微凸塊及該第三微凸塊，以測試該第一電容之一洩漏電流。
  2. 如申請專利範圍第1項所述之中介層電路，其中當該第一電容有缺陷時，該測試電路燒斷該保險絲。
  3. 如申請專利範圍第1項所述之中介層電路，其中該測試電路係配置為耦合至該第一微凸塊及該第二微凸塊，以感應該保險絲的一第一電流，並燒斷該保險絲。
  4. 如申請專利範圍第1項所述之中介層電路，其中該保險絲為一電子保險絲(e-fuse)，該電子保險絲在該第一微凸塊及該第二微凸塊之間施加一第一電壓時斷開連接，而該電子保險絲在該第一微凸塊及該第二微凸塊之間施加一第二電壓時連接。
  5. 如申請專利範圍第1項所述之中介層電路，更包含：二個或以上的矽穿孔，在該基材內，以提供該些連接層及一電壓電源之間的電性連接，其中該電壓電源係透過至少二個銲錫凸塊耦合至該些矽穿孔，且該至少二個銲錫凸塊係耦合至該基材之一底部的該些矽穿孔。
  6. 如申請專利範圍第5項所述之中介層電路，其中透過一或複數個矽穿孔及該些連接層，該電壓電源之一第二電源節點係電性連接至該第一電源節點，且透過該或該些矽穿孔及該些連接層，該電壓電源之一第二接地節點係電性連接至該第一接地節點。
  7. 如申請專利範圍第1項所述之中介層電路，其中該第一電容為一金屬-絕緣體-金屬電容(metal-insulator-metal capacitor，MiM capacitor)或一金屬-氧化物-金屬電容(metal-oxide-metal capacitor，MoM capacitor)。
  8. 一種基材上覆晶圓上覆晶片(chip on wafer on substrate，CoWoS)電路，包含：一系統單晶片(system on a chip，SOC)，連接至一中介層之一上表面，其中該中介層在該上表面中包含一個或以上的接收位置，且該系統單晶片係安裝在一接收位置內；以及一基材，連接至該中介層之一下表面，其中該中介層之每一接收位置包含一電路，該電路具有一個或以上的一程式化電子保險絲串聯一電容的組合，且該程式化電子保險絲係配置以在一結合電容有缺陷時關閉。
  9. 如申請專利範圍第8項所述之基材上覆晶圓上覆晶片電路，其中該中介層之每一該接收位置中包含四個電路，且該些電路具有一程式化電子保險絲串聯一電容的一組合。
  10. 一種利用一介面電路的方法，其中該介面電路提供一電源節點、一保險絲節點及一接地節點，並包含一電容及一保險絲串聯在該電源節點及該接地節點之間，該方法包含：耦合一測試電路至該介面電路之該保險絲節點及該電源節點之間，以判斷該保險絲的一健全度；在判斷該保險絲為健全之後，耦合該測試電路至該保險絲節點及該接地節點之間，以決定該電容之一洩漏電流；以及 當判定該洩漏電流係大於一第一電流閾值時，斷開該電容的連接。
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