JP3169205B2 - ピーク検出回路 - Google Patents
ピーク検出回路Info
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- signal
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
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- Physics & Mathematics (AREA)
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- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はピーク検出回路に係
わり、特に２種類の信号の大小を検出して何れか一方の
信号を出力する信号出力回路をピーク検出単位とするピ
ーク検出回路、及び複数の信号源からの信号のうちの最
小出力又は最大出力を検出するピーク検出回路に関す
る。
わり、特に２種類の信号の大小を検出して何れか一方の
信号を出力する信号出力回路をピーク検出単位とするピ
ーク検出回路、及び複数の信号源からの信号のうちの最
小出力又は最大出力を検出するピーク検出回路に関す
る。
【０００２】
【従来の技術】複数の信号源からの信号のうちの最小出
力又は最大出力を検出するピーク検出回路は、例えばビ
デオカメラの感度調整として用いられている。図４は従
来のピーク検出回路の一構成例を示す図である。
力又は最大出力を検出するピーク検出回路は、例えばビ
デオカメラの感度調整として用いられている。図４は従
来のピーク検出回路の一構成例を示す図である。
【０００３】図４において、Ｓ1〜Ｓ4は信号源であり、
信号源Ｓ1〜Ｓ4からの出力信号はバイポーラトランジス
タＴｒ1〜Ｔｒ4のベースに入力される。バイポーラトラ
ンジスタＴｒ1〜Ｔｒ4のエミッタは共通接続されて抵抗
Ｒ及び出力バッファアンプＢに接続される。
信号源Ｓ1〜Ｓ4からの出力信号はバイポーラトランジス
タＴｒ1〜Ｔｒ4のベースに入力される。バイポーラトラ
ンジスタＴｒ1〜Ｔｒ4のエミッタは共通接続されて抵抗
Ｒ及び出力バッファアンプＢに接続される。
【０００４】かかる構成のピーク検出回路では、一つの
信号源から最大ピークレベルの信号が入力すると、その
信号源が接続されるバイポーラトランジスタがＯＮ状態
となり、抵抗Ｒに電流が流れて共通配線の電位レベルが
上昇し、最大ピークレベルの信号が入力したバイポーラ
トランジスタ以外のバイポーラトランジスタはベース・
エミッタ間電圧の低下によりＯＦＦ状態となる。従って
出力バッファアンプＢから最大ピーク出力が検出され
る。
信号源から最大ピークレベルの信号が入力すると、その
信号源が接続されるバイポーラトランジスタがＯＮ状態
となり、抵抗Ｒに電流が流れて共通配線の電位レベルが
上昇し、最大ピークレベルの信号が入力したバイポーラ
トランジスタ以外のバイポーラトランジスタはベース・
エミッタ間電圧の低下によりＯＦＦ状態となる。従って
出力バッファアンプＢから最大ピーク出力が検出され
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記ピ
ーク検出回路は、各信号源と接続される二以上のバイポ
ーラトランジスタがＯＮ状態となると（例えば、二つ以
上の信号源からレベルが近いピークレベルの信号が同時
に入力された場合には、二以上のバイポーラトランジス
タがＯＮ状態となる。）、抵抗Ｒにさらに多くの電流が
流れて共通配線の電位レベルがより上昇してしまい、ピ
ークレベル値が同じ信号が入力されても検出されるピー
ク出力値が異なる課題があった。
ーク検出回路は、各信号源と接続される二以上のバイポ
ーラトランジスタがＯＮ状態となると（例えば、二つ以
上の信号源からレベルが近いピークレベルの信号が同時
に入力された場合には、二以上のバイポーラトランジス
タがＯＮ状態となる。）、抵抗Ｒにさらに多くの電流が
流れて共通配線の電位レベルがより上昇してしまい、ピ
ークレベル値が同じ信号が入力されても検出されるピー
ク出力値が異なる課題があった。
【０００６】
【課題を解決するための手段】本発明のピーク検出回路
は、第１の信号の出力制御を行なう第１のスイッチ手段
と、第２の信号の出力制御を行なう第２のスイッチ手段
と、該第１の信号と該第２の信号とが入力される比較器
とを備え、前記比較器の出力によって、前記第１及び第
２のスイッチ手段のいずれか一方を導通させ、前記第１
の信号及び第２の信号のうちの大きい又は小さい信号を
出力する信号出力回路を、一つのピーク検出単位とし、
該ピーク検出単位を複数段直列に接続してなるピーク検
出回路であって、最初の段の前記ピーク検出単位は、第
１の信号として、信号源からの出力信号が入力され、第
２の信号として、所定の電圧が入力され、 その他の各ピ
ーク検出単位は、第１の信号として、それぞれ異なる信
号源からの出力信号が入力され、第２の信号として、前
段のピーク検出単位からの出力信号が入力されてなるピ
ーク検出回路である。
は、第１の信号の出力制御を行なう第１のスイッチ手段
と、第２の信号の出力制御を行なう第２のスイッチ手段
と、該第１の信号と該第２の信号とが入力される比較器
とを備え、前記比較器の出力によって、前記第１及び第
２のスイッチ手段のいずれか一方を導通させ、前記第１
の信号及び第２の信号のうちの大きい又は小さい信号を
出力する信号出力回路を、一つのピーク検出単位とし、
該ピーク検出単位を複数段直列に接続してなるピーク検
出回路であって、最初の段の前記ピーク検出単位は、第
１の信号として、信号源からの出力信号が入力され、第
２の信号として、所定の電圧が入力され、 その他の各ピ
ーク検出単位は、第１の信号として、それぞれ異なる信
号源からの出力信号が入力され、第２の信号として、前
段のピーク検出単位からの出力信号が入力されてなるピ
ーク検出回路である。
【０００７】
【０００８】なお、本発明においてピーク検出回路と
は、最大値の検出を行なう回路のみならず、最小値の検
出を行なう回路も含めるものとする。
は、最大値の検出を行なう回路のみならず、最小値の検
出を行なう回路も含めるものとする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。 （実施形態１） 図１は本発明のピーク検出回路の第１実施形態を示す回
路構成図である。図１に示すように、Ｘ1〜Ｘ4はピーク
出力単位、Ｓ1〜Ｓ4は信号源、Ｂは出力バッファアンプ
である。なお、ここでは簡易化のためにピーク出力単
位，信号源は４つ示している。各ピーク出力単位は本発
明の信号出力回路を構成している。
て図面を用いて詳細に説明する。 （実施形態１） 図１は本発明のピーク検出回路の第１実施形態を示す回
路構成図である。図１に示すように、Ｘ1〜Ｘ4はピーク
出力単位、Ｓ1〜Ｓ4は信号源、Ｂは出力バッファアンプ
である。なお、ここでは簡易化のためにピーク出力単
位，信号源は４つ示している。各ピーク出力単位は本発
明の信号出力回路を構成している。
【００１０】ピーク出力単位Ｘ1〜Ｘ4には信号源Ｓ1〜
Ｓ4から信号が入力される。そして、各ピーク出力単位
は、前段のピーク出力単位からの出力と信号源からの信
号出力とのうち、レベルの大きい出力を次段のピーク出
力単位に出力する。例えば、ピーク出力単位Ｘ2におい
ては、前段のピーク出力単位Ｘ1からの出力と信号源Ｓ2
からの出力とのうち、レベルの大きい方の出力を隣接す
るピーク出力単位Ｘ3に出力する。こうして、最終段の
ピーク出力単位Ｘ4からは信号源Ｓ1〜Ｓ4からの信号の
うち最大の信号が入力されることになる。なお、第１の
段のピーク出力単位Ｘ1には比較電圧Ｖ0が入力される。
この比較電圧Ｖ0は信号源Ｓ1〜Ｓ4から出力される信号
電圧のピーク値より小さければよいが、好ましくは信号
源Ｓ1〜Ｓ4から出力される信号電圧より低い電圧に設定
する。
Ｓ4から信号が入力される。そして、各ピーク出力単位
は、前段のピーク出力単位からの出力と信号源からの信
号出力とのうち、レベルの大きい出力を次段のピーク出
力単位に出力する。例えば、ピーク出力単位Ｘ2におい
ては、前段のピーク出力単位Ｘ1からの出力と信号源Ｓ2
からの出力とのうち、レベルの大きい方の出力を隣接す
るピーク出力単位Ｘ3に出力する。こうして、最終段の
ピーク出力単位Ｘ4からは信号源Ｓ1〜Ｓ4からの信号の
うち最大の信号が入力されることになる。なお、第１の
段のピーク出力単位Ｘ1には比較電圧Ｖ0が入力される。
この比較電圧Ｖ0は信号源Ｓ1〜Ｓ4から出力される信号
電圧のピーク値より小さければよいが、好ましくは信号
源Ｓ1〜Ｓ4から出力される信号電圧より低い電圧に設定
する。
【００１１】以下、ピーク出力単位の構成及びその動作
についてピーク出力単位Ｘ1を例にとって説明する。
についてピーク出力単位Ｘ1を例にとって説明する。
【００１２】図１に示すように、ピーク出力単位Ｘ
1は、コンパレータＡ、インバータＮ、二つのＮチャネ
ルＭＯＳトランジタＭ1，Ｍ2から構成されており、コン
パレータＡの非反転入力端子（＋）には信号源Ｓ1から
の出力電圧Ｖ1が入力され、反転入力端子（−）には比
較電圧Ｖ0が入力される。今、Ｖ1＞Ｖ0ならばコンパレ
ータＡからは”Ｈ”レベルの信号が出力され、ＭＯＳト
ランジタＭ2がＯＮ状態となって、信号電圧Ｖ1が次段の
ピーク出力単位Ｘ2に出力される。一方、Ｖ1＜Ｖ0なら
ばコンパレータＡからは”Ｌ”レベルの信号が出力さ
れ、ＭＯＳトランジタＭ1がＯＮ状態となって、信号電
圧Ｖ0が次段のピーク出力単位Ｘ2に出力される。つま
り、電圧Ｖ1，Ｖ0のうち大きいレベルの信号電圧が選択
されて次段のピーク出力単位Ｘ2に出力されることにな
る。この場合、二つの電圧Ｖ1，Ｖ0の差がわずかの差で
あってもコンパレータの出力はオンかオフの状態になる
ので、大きいレベルの信号電圧が択一的に選択されて出
力される。
1は、コンパレータＡ、インバータＮ、二つのＮチャネ
ルＭＯＳトランジタＭ1，Ｍ2から構成されており、コン
パレータＡの非反転入力端子（＋）には信号源Ｓ1から
の出力電圧Ｖ1が入力され、反転入力端子（−）には比
較電圧Ｖ0が入力される。今、Ｖ1＞Ｖ0ならばコンパレ
ータＡからは”Ｈ”レベルの信号が出力され、ＭＯＳト
ランジタＭ2がＯＮ状態となって、信号電圧Ｖ1が次段の
ピーク出力単位Ｘ2に出力される。一方、Ｖ1＜Ｖ0なら
ばコンパレータＡからは”Ｌ”レベルの信号が出力さ
れ、ＭＯＳトランジタＭ1がＯＮ状態となって、信号電
圧Ｖ0が次段のピーク出力単位Ｘ2に出力される。つま
り、電圧Ｖ1，Ｖ0のうち大きいレベルの信号電圧が選択
されて次段のピーク出力単位Ｘ2に出力されることにな
る。この場合、二つの電圧Ｖ1，Ｖ0の差がわずかの差で
あってもコンパレータの出力はオンかオフの状態になる
ので、大きいレベルの信号電圧が択一的に選択されて出
力される。
【００１３】なお、ピーク出力単位Ｘ2以降では、反転
入力端子（−）には前段のピーク出力単位からの出力が
入力されることになる。
入力端子（−）には前段のピーク出力単位からの出力が
入力されることになる。
【００１４】以上説明したように、本実施形態のピーク
検出回路では各ピーク出力単位において、前段のピーク
出力単位からの出力と信号源からの出力とのうち、レベ
ルの大きい方の出力を次段のピーク出力単位Ｘに出力し
ていくので、出力バッファアンプＢからは常に信号源Ｓ
1〜Ｓ4からの信号のうち最大の信号が出力されることに
なる。
検出回路では各ピーク出力単位において、前段のピーク
出力単位からの出力と信号源からの出力とのうち、レベ
ルの大きい方の出力を次段のピーク出力単位Ｘに出力し
ていくので、出力バッファアンプＢからは常に信号源Ｓ
1〜Ｓ4からの信号のうち最大の信号が出力されることに
なる。
【００１５】なお、図１に示したピーク検出回路は最大
値検出のためのものであるが、本発明は最小値検出にも
用いることができる。例えば、インバータＮをＭＯＳト
ランジタＭ2側に接続する、ＭＯＳトランジタＭ1，Ｍ2
をＰチャネル型とすること等により最小値を検出する回
路とすることができる。
値検出のためのものであるが、本発明は最小値検出にも
用いることができる。例えば、インバータＮをＭＯＳト
ランジタＭ2側に接続する、ＭＯＳトランジタＭ1，Ｍ2
をＰチャネル型とすること等により最小値を検出する回
路とすることができる。
【００１６】次に信号源の構成例について説明する。
【００１７】図２（ａ），（ｂ）は信号源の一例となる
ＭＯＳ型センサの回路構成図である。図２（ａ），
（ｂ）において、破線内はセンサセルを示し、それぞれ
フォトダイオードＤ1、ＭＯＳトランジスタＭ1〜Ｍ3か
ら構成される。
ＭＯＳ型センサの回路構成図である。図２（ａ），
（ｂ）において、破線内はセンサセルを示し、それぞれ
フォトダイオードＤ1、ＭＯＳトランジスタＭ1〜Ｍ3か
ら構成される。
【００１８】図２（ａ）に示すＭＯＳ型センサにおいて
は、まず、ＭＯＳトランジタＭ1及びＭＯＳトランジタ
Ｍ4がＯＮ状態となって、フォトダイオードＤ1及びＭＯ
ＳトランジスタＭ2のゲートに残留する電荷がリセット
され（リセット動作）、次にＭＯＳトランジタＭ1がＯ
ＦＦ状態となって、ＭＯＳトランジスタＭ2のゲートに
フォトダイオードＤ1で光電変換された電荷が蓄積され
（蓄積動作）、次にＭＯＳトランジタＭ3及びＭＯＳト
ランジタＭ5がＯＮ状態となって、ＭＯＳトランジスタ
Ｍ2のゲートに蓄積された電荷に対応する電流が流れて
信号が読み出される（読出し動作）。このようなＭＯＳ
型センサの読出し動作期間に信号が出力されて図１に示
したピーク検出回路に入力される。
は、まず、ＭＯＳトランジタＭ1及びＭＯＳトランジタ
Ｍ4がＯＮ状態となって、フォトダイオードＤ1及びＭＯ
ＳトランジスタＭ2のゲートに残留する電荷がリセット
され（リセット動作）、次にＭＯＳトランジタＭ1がＯ
ＦＦ状態となって、ＭＯＳトランジスタＭ2のゲートに
フォトダイオードＤ1で光電変換された電荷が蓄積され
（蓄積動作）、次にＭＯＳトランジタＭ3及びＭＯＳト
ランジタＭ5がＯＮ状態となって、ＭＯＳトランジスタ
Ｍ2のゲートに蓄積された電荷に対応する電流が流れて
信号が読み出される（読出し動作）。このようなＭＯＳ
型センサの読出し動作期間に信号が出力されて図１に示
したピーク検出回路に入力される。
【００１９】図２（ｂ）に示すＭＯＳ型センサにおいて
は、まず、ＭＯＳトランジタＭ1及びＭＯＳトランジタ
Ｍ4がＯＮ状態となって、フォトダイオードＤ1及びＭＯ
ＳトランジスタＭ3のゲートに残留する電荷がリセット
され（リセット動作）、次にＭＯＳトランジタＭ1がＯ
ＦＦ状態となって、ＭＯＳトランジスタＭ3のゲートに
フォトダイオードＤ1で光電変換された電荷が蓄積され
（蓄積動作）、次にＭＯＳトランジタＭ2及びＭＯＳト
ランジタＭ5がＯＮ状態となって、ＭＯＳトランジスタ
Ｍ3のゲートに蓄積された電荷に対応する電流が流れて
信号が読み出される（読出し動作）。このようなＭＯＳ
型センサの読出し動作期間に信号が出力されて図１に示
したピーク検出回路に入力される。ただし、図２（ｂ）
に示すＭＯＳ型センサでは信号の極性が反転して出力さ
れるので最小値を検出する。
は、まず、ＭＯＳトランジタＭ1及びＭＯＳトランジタ
Ｍ4がＯＮ状態となって、フォトダイオードＤ1及びＭＯ
ＳトランジスタＭ3のゲートに残留する電荷がリセット
され（リセット動作）、次にＭＯＳトランジタＭ1がＯ
ＦＦ状態となって、ＭＯＳトランジスタＭ3のゲートに
フォトダイオードＤ1で光電変換された電荷が蓄積され
（蓄積動作）、次にＭＯＳトランジタＭ2及びＭＯＳト
ランジタＭ5がＯＮ状態となって、ＭＯＳトランジスタ
Ｍ3のゲートに蓄積された電荷に対応する電流が流れて
信号が読み出される（読出し動作）。このようなＭＯＳ
型センサの読出し動作期間に信号が出力されて図１に示
したピーク検出回路に入力される。ただし、図２（ｂ）
に示すＭＯＳ型センサでは信号の極性が反転して出力さ
れるので最小値を検出する。
【００２０】なお、図２（ａ），（ｂ）のＭＯＳ型セン
サにおいて、蓄積動作期間に信号を読み出してピーク値
を検出してもよいことは勿論である。 （実施形態２） 図３は本発明のピーク検出回路の第２実施形態を示す回
路構成図である。同図において、Ｓ1〜Ｓ4は信号源であ
り、信号源Ｓ1〜Ｓ4はスキャン回路によって順次選択さ
れるＭＯＳトランジスタＭ1〜Ｍ4を介して共通出力線に
接続される。この共通出力線はコンパレータＡの非反転
入力端子（＋）に接続されるとともに、ＭＯＳトランジ
スタＭ5を介してコンパレータＡの反転入力端子（−）
と蓄積手段Ｃに接続される。コンパレータＡの出力はＭ
ＯＳトランジスタＭ5のゲートに接続される。
サにおいて、蓄積動作期間に信号を読み出してピーク値
を検出してもよいことは勿論である。 （実施形態２） 図３は本発明のピーク検出回路の第２実施形態を示す回
路構成図である。同図において、Ｓ1〜Ｓ4は信号源であ
り、信号源Ｓ1〜Ｓ4はスキャン回路によって順次選択さ
れるＭＯＳトランジスタＭ1〜Ｍ4を介して共通出力線に
接続される。この共通出力線はコンパレータＡの非反転
入力端子（＋）に接続されるとともに、ＭＯＳトランジ
スタＭ5を介してコンパレータＡの反転入力端子（−）
と蓄積手段Ｃに接続される。コンパレータＡの出力はＭ
ＯＳトランジスタＭ5のゲートに接続される。
【００２１】以下上記ピーク検出回路の動作について説
明する。
明する。
【００２２】スキャン回路によってＭＯＳトランジスタ
Ｍ1〜Ｍ4が順次選択されてＯＮ状態となると、信号源Ｓ
1〜Ｓ4からＭＯＳトランジスタＭ1〜Ｍ4を介して共通出
力線に順次信号が出力される。今、信号源Ｓ1から共通
出力線に信号が出力されたとすると、この信号レベルが
蓄積手段Ｃの電位よりも大きい場合にはコンパレータＡ
から”Ｈ”レベルの信号が出力され、ＭＯＳトランジス
タＭ5をＯＮ状態として信号源Ｓ1からの信号を蓄積手段
Ｃに蓄積する。信号源Ｓ1からの信号のレベルが蓄積手
段Ｃの電位よりも小さい場合にはコンパレータＡから”
Ｌ”レベルの信号が出力され、ＭＯＳトランジスタＭ5
はＯＦＦ状態を維持し蓄積手段Ｃの電位は維持される。
つまり、蓄積手段Ｃに蓄積されていた信号のレベルと信
号源から共通信号線に出力された信号のレベルのうち、
大きい方の信号が蓄積手段Ｃに蓄積されることになる。
Ｍ1〜Ｍ4が順次選択されてＯＮ状態となると、信号源Ｓ
1〜Ｓ4からＭＯＳトランジスタＭ1〜Ｍ4を介して共通出
力線に順次信号が出力される。今、信号源Ｓ1から共通
出力線に信号が出力されたとすると、この信号レベルが
蓄積手段Ｃの電位よりも大きい場合にはコンパレータＡ
から”Ｈ”レベルの信号が出力され、ＭＯＳトランジス
タＭ5をＯＮ状態として信号源Ｓ1からの信号を蓄積手段
Ｃに蓄積する。信号源Ｓ1からの信号のレベルが蓄積手
段Ｃの電位よりも小さい場合にはコンパレータＡから”
Ｌ”レベルの信号が出力され、ＭＯＳトランジスタＭ5
はＯＦＦ状態を維持し蓄積手段Ｃの電位は維持される。
つまり、蓄積手段Ｃに蓄積されていた信号のレベルと信
号源から共通信号線に出力された信号のレベルのうち、
大きい方の信号が蓄積手段Ｃに蓄積されることになる。
【００２３】なお、信号源Ｓ1からの信号を共通出力線
に出力する前に、蓄積手段Ｃの電位はリセット電位とし
ておく。このリセット電位は信号源Ｓ1〜Ｓ4から出力さ
れる信号電圧のピーク値より小さければよいが、好まし
くは信号源Ｓ1〜Ｓ4から出力される信号電圧より低い電
位に設定する。
に出力する前に、蓄積手段Ｃの電位はリセット電位とし
ておく。このリセット電位は信号源Ｓ1〜Ｓ4から出力さ
れる信号電圧のピーク値より小さければよいが、好まし
くは信号源Ｓ1〜Ｓ4から出力される信号電圧より低い電
位に設定する。
【００２４】さらに信号源Ｓ2〜Ｓ4から共通出力線に信
号が出力されていくと、上述した信号源Ｓ1からの信号
の処理と同様に、蓄積手段Ｃに蓄積されていた信号のレ
ベルと信号源から共通信号線に出力された信号のレベル
のうち大きい方が蓄積手段Ｃに順次蓄積されていき、最
終的に信号源Ｓ1〜Ｓ4からの信号のうち最大の信号が蓄
積手段に蓄積されることになる。この蓄積されたピーク
信号を出力することで最大値の検出を行なうことができ
る。
号が出力されていくと、上述した信号源Ｓ1からの信号
の処理と同様に、蓄積手段Ｃに蓄積されていた信号のレ
ベルと信号源から共通信号線に出力された信号のレベル
のうち大きい方が蓄積手段Ｃに順次蓄積されていき、最
終的に信号源Ｓ1〜Ｓ4からの信号のうち最大の信号が蓄
積手段に蓄積されることになる。この蓄積されたピーク
信号を出力することで最大値の検出を行なうことができ
る。
【００２５】なお、コンパレータＡからの出力をインバ
ータ等を介してＭＯＳトランジスタＭ5に入力する等で
最小値の検出を行なうことができることは勿論である。
ータ等を介してＭＯＳトランジスタＭ5に入力する等で
最小値の検出を行なうことができることは勿論である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
複数の信号源からの最小又は最大の出力を検出する場合
に、その最小値又は最大値を高速かつ高精度で検出する
ことができる。
複数の信号源からの最小又は最大の出力を検出する場合
に、その最小値又は最大値を高速かつ高精度で検出する
ことができる。
【図１】本発明のピーク検出回路の第１実施形態を示す
回路構成図である。
回路構成図である。
【図２】上記ピーク検出回路の信号源を示す構成図であ
る。
る。
【図３】本発明のピーク検出回路の第２実施形態を示す
回路構成図である。
回路構成図である。
【図４】従来のピーク検出回路の回路構成図である。
【符号の説明】 Ｘ1〜Ｘ4 ピーク出力単位 Ｓ1〜Ｓ4 信号源 Ｂ 出力バッファアンプ Ａ コンパレータ Ｎ インバータ Ｍ1，Ｍ2 ＮチャネルＭＯＳトランジタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−123365（ＪＰ，Ａ) 特開 昭52−37479（ＪＰ，Ａ) 特開 昭51−146152（ＪＰ，Ａ) 特開 昭62−254065（ＪＰ，Ａ) 実開 昭62−100555（ＪＰ，Ｕ) 実公 昭51−20784（ＪＰ，Ｙ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 G01J 1/44 G06G 7/12
Claims (2)
- 【請求項１】 第１の信号の出力制御を行なう第１のス
イッチ手段と、第２の信号の出力制御を行なう第２のス
イッチ手段と、該第１の信号と該第２の信号とが入力さ
れる比較器とを備え、前記比較器の出力によって、前記
第１及び第２のスイッチ手段のいずれか一方を導通さ
せ、前記第１の信号及び第２の信号のうちの大きい又は
小さい信号を出力する信号出力回路を、一つのピーク検
出単位とし、該ピーク検出単位を複数段直列に接続して
なるピーク検出回路であって、最初の段の前記ピーク検出単位は、第１の信号として、
信号源からの出力信号が入力され、第２の信号として、
所定の電圧が入力され、 その他の各ピーク検出単位は、第１の信号として、それ
ぞれ異なる信号源からの出力信号が入力され、第２の信
号として、前段のピーク検出単位からの出力信号が入力
されてなる ピーク検出回路。 - 【請求項２】 請求項１に記載のピーク検出回路におい
て、前記信号源はフォトダイオードと、前記フォトダイ
オードの信号を増幅して出力するＭＯＳトランジスタと
を含むピーク検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00732596A JP3169205B2 (ja) | 1996-01-19 | 1996-01-19 | ピーク検出回路 |
| US08/785,222 US5896050A (en) | 1996-01-19 | 1997-01-17 | Signal generating circuit and peak detection circuit |
| EP97300324A EP0785440A3 (en) | 1996-01-19 | 1997-01-17 | Signal generating circuit and peak detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00732596A JP3169205B2 (ja) | 1996-01-19 | 1996-01-19 | ピーク検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09196975A JPH09196975A (ja) | 1997-07-31 |
| JP3169205B2 true JP3169205B2 (ja) | 2001-05-21 |
Family
ID=11662823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00732596A Expired - Fee Related JP3169205B2 (ja) | 1996-01-19 | 1996-01-19 | ピーク検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5896050A (ja) |
| EP (1) | EP0785440A3 (ja) |
| JP (1) | JP3169205B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014005602A (ja) * | 2012-06-21 | 2014-01-16 | Kaho Manufacturing Co Ltd | 除雪機を備えたモノレール |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6255865B1 (en) * | 1999-11-03 | 2001-07-03 | Nanopower Technologies Inc. | Track-and-hold circuit |
| JP4502358B2 (ja) * | 2003-07-31 | 2010-07-14 | キヤノン株式会社 | 記録ヘッド基体、記録ヘッド、及び記録装置 |
| US11164825B2 (en) | 2018-10-31 | 2021-11-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | CoWos interposer with selectable/programmable capacitance arrays |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0656394B2 (ja) * | 1983-06-03 | 1994-07-27 | 株式会社日立製作所 | 信号選択回路 |
| US4617473A (en) * | 1984-01-03 | 1986-10-14 | Intersil, Inc. | CMOS backup power switching circuit |
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-
1996
- 1996-01-19 JP JP00732596A patent/JP3169205B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-17 US US08/785,222 patent/US5896050A/en not_active Expired - Fee Related
- 1997-01-17 EP EP97300324A patent/EP0785440A3/en not_active Withdrawn
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| JP2014005602A (ja) * | 2012-06-21 | 2014-01-16 | Kaho Manufacturing Co Ltd | 除雪機を備えたモノレール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09196975A (ja) | 1997-07-31 |
| EP0785440A3 (en) | 1998-04-15 |
| US5896050A (en) | 1999-04-20 |
| EP0785440A2 (en) | 1997-07-23 |
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