JP2830799B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に外部から供給される外部電源電圧を内部電
源電圧に変換して回路電源として使用するようにした半
導体記憶装置等の半導体集積回路装置における内部電源
電圧の制御回路に関するものである。
に関し、特に外部から供給される外部電源電圧を内部電
源電圧に変換して回路電源として使用するようにした半
導体記憶装置等の半導体集積回路装置における内部電源
電圧の制御回路に関するものである。
【０００２】
【従来の技術】この種の従来例として、特開平３−１４
９８７６号公報に開示の技術を引用して説明する。図１
４はこの技術の構成を示すブロック図であり、ＩＣチッ
プ１の外部から外部電源電圧ＶEEが接地電位ＧＮＤと共
に印加されている。内部電源電圧発生回路３はこの外部
電源電圧ＶEEから一定の内部電源電圧Ｖint を生成し
て、ＩＣチップ内の内部回路４の動作電源電圧とする。
９８７６号公報に開示の技術を引用して説明する。図１
４はこの技術の構成を示すブロック図であり、ＩＣチッ
プ１の外部から外部電源電圧ＶEEが接地電位ＧＮＤと共
に印加されている。内部電源電圧発生回路３はこの外部
電源電圧ＶEEから一定の内部電源電圧Ｖint を生成し
て、ＩＣチップ内の内部回路４の動作電源電圧とする。
【０００３】この回路構成では、制御信号Ｃを入力する
ための外部端子を設け、この制御信号Ｃを内部電源電圧
発生回路３に入力することで、この回路３を非動作状態
にするか、またはこの回路３と内部電源電圧Ｖint の配
線とをスイッチ（図示せず）で切り離すことで、この内
部電源電圧配線をフローティングにし、更に、この内部
電源電圧配線を外部端子Ｄに引き出し、この端子Ｄに外
部から電源電圧を印加することによって、内部電源電圧
を外部から制御できるようになっている。
ための外部端子を設け、この制御信号Ｃを内部電源電圧
発生回路３に入力することで、この回路３を非動作状態
にするか、またはこの回路３と内部電源電圧Ｖint の配
線とをスイッチ（図示せず）で切り離すことで、この内
部電源電圧配線をフローティングにし、更に、この内部
電源電圧配線を外部端子Ｄに引き出し、この端子Ｄに外
部から電源電圧を印加することによって、内部電源電圧
を外部から制御できるようになっている。
【０００４】また、半導体ＩＣ回路においては、外部電
源電圧に比例して内部電源電圧Ｖint を変化させること
により、回路素子の信頼性評価を行うためのバーンイン
テストをなす機能が付加されることがある。このバーン
インテスト機能を付加した従来例のブロック図を図１５
に示す。
源電圧に比例して内部電源電圧Ｖint を変化させること
により、回路素子の信頼性評価を行うためのバーンイン
テストをなす機能が付加されることがある。このバーン
インテスト機能を付加した従来例のブロック図を図１５
に示す。
【０００５】図１５においては、図１４と同等部分は同
一符号にて示されており、この回路は、内部電源電圧Ｖ
int を供給するための内部電源電圧発生回路３と、バー
ンインテスト用に内部電源電圧Ｖint を制御するための
バーンインテスト制御回路５とから構成されている。通
常の外部電源電圧では、内部電源電圧発生回路３のみ動
作状態であり、そのために一定の内部電源電圧Ｖint が
内部回路４に供給されているが、外部電源電圧の絶対値
が通常の動作電圧より大きくなった場合には、バーンイ
ンテスト制御回路５を動作状態にし、内部電源電圧Ｖin
t を外部電源電圧に比例して変化させることによって、
素子の信頼性評価であるバーンインテストを内部回路４
に対しても行うことができるようになっている。
一符号にて示されており、この回路は、内部電源電圧Ｖ
int を供給するための内部電源電圧発生回路３と、バー
ンインテスト用に内部電源電圧Ｖint を制御するための
バーンインテスト制御回路５とから構成されている。通
常の外部電源電圧では、内部電源電圧発生回路３のみ動
作状態であり、そのために一定の内部電源電圧Ｖint が
内部回路４に供給されているが、外部電源電圧の絶対値
が通常の動作電圧より大きくなった場合には、バーンイ
ンテスト制御回路５を動作状態にし、内部電源電圧Ｖin
t を外部電源電圧に比例して変化させることによって、
素子の信頼性評価であるバーンインテストを内部回路４
に対しても行うことができるようになっている。
【０００６】図１５の回路構成における内部電源電圧Ｖ
int の特性例を図１６に示す。外部電源電圧の絶対値が
小さいときは、Ｖint は外部電源電圧に等しくなり、通
常使用電圧付近でＶint は一定電圧に固定され、更に外
部電源電圧の絶対値を大きくしていくと、バーンインテ
スト制御回路５の働きによりＶint は外部電源電圧に追
従して変化する。
int の特性例を図１６に示す。外部電源電圧の絶対値が
小さいときは、Ｖint は外部電源電圧に等しくなり、通
常使用電圧付近でＶint は一定電圧に固定され、更に外
部電源電圧の絶対値を大きくしていくと、バーンインテ
スト制御回路５の働きによりＶint は外部電源電圧に追
従して変化する。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、夫々以下のような問題点が挙げられ
る。
集積回路装置では、夫々以下のような問題点が挙げられ
る。
【０００８】図１４の半導体集積回路装置では、内部電
源電圧レベルを制御するために、新たに制御信号端子Ｃ
と内部電源電圧端子Ｄとの２つが必要であり、通常動作
には必要のないこれ等の端子を設けなくてはならないと
いう欠点が生じる。
源電圧レベルを制御するために、新たに制御信号端子Ｃ
と内部電源電圧端子Ｄとの２つが必要であり、通常動作
には必要のないこれ等の端子を設けなくてはならないと
いう欠点が生じる。
【０００９】また図１５の半導体集積回路装置では、図
１６に示したように、外部電源電圧が通常使用電圧付近
では内部電源電圧がある一定の電圧に固定されるため、
この範囲においてＶint が外部電源電圧で制御できなく
なる。また外部電源電圧の絶対値を更に大きくした場合
でも、プロセスの変動などにより、内部電源電圧を外部
電源電圧で正確に制御することができなくなるかまたは
困難になるという欠点がある。
１６に示したように、外部電源電圧が通常使用電圧付近
では内部電源電圧がある一定の電圧に固定されるため、
この範囲においてＶint が外部電源電圧で制御できなく
なる。また外部電源電圧の絶対値を更に大きくした場合
でも、プロセスの変動などにより、内部電源電圧を外部
電源電圧で正確に制御することができなくなるかまたは
困難になるという欠点がある。
【００１０】本発明の目的は、内部電源電圧発生回路の
発生電圧を、制御端子等を新たに追加することなく、外
部電源電圧の広範囲に亘り、外部から簡単に制御可能と
した半導体集積回路装置を提供することである。
発生電圧を、制御端子等を新たに追加することなく、外
部電源電圧の広範囲に亘り、外部から簡単に制御可能と
した半導体集積回路装置を提供することである。
【００１１】本発明の他の目的は、バーンインテスト用
の内部電源電圧特性と通常動作のための内部電源電圧特
性とを共存可能とした半導体集積回路装置を提供するこ
とである。
の内部電源電圧特性と通常動作のための内部電源電圧特
性とを共存可能とした半導体集積回路装置を提供するこ
とである。
【００１２】
【課題を解決するための手段】本発明によれば、供給さ
れる外部電源電圧の絶対値が予め定められた閾値を越え
たことを検知して閾値越え検知信号を以後保持する外部
電源電圧検知手段と、前記外部電源電圧の絶対値が所定
の範囲のときにこの外部電源電圧に無関係に一定の内部
電源電圧を発生し前記閾値越え検知信号の発生期間前記
外部電源電圧をそのまま内部電源電圧として導出する内
部電源電圧発生手段とを含むことを特徴とする半導体集
積回路装置が得られる。
れる外部電源電圧の絶対値が予め定められた閾値を越え
たことを検知して閾値越え検知信号を以後保持する外部
電源電圧検知手段と、前記外部電源電圧の絶対値が所定
の範囲のときにこの外部電源電圧に無関係に一定の内部
電源電圧を発生し前記閾値越え検知信号の発生期間前記
外部電源電圧をそのまま内部電源電圧として導出する内
部電源電圧発生手段とを含むことを特徴とする半導体集
積回路装置が得られる。
【００１３】更に、本発明によれば、前記内部電源電圧
発生手段の出力を外部へ導出するための外部端子を更に
含むことを特徴とする半導体集積回路装置が得られる。
発生手段の出力を外部へ導出するための外部端子を更に
含むことを特徴とする半導体集積回路装置が得られる。
【００１４】更にはまた、本発明によれば、前記外部電
源電圧検知手段は、前記閾値越え検知信号の発生回数を
計数する計数手段を有し、この計数内容が所定値になっ
たときに始めて前記保持手段へ前記閾値越え検知信号を
保持せしめるようにしたことを特徴とする半導体集積回
路装置が得られる。
源電圧検知手段は、前記閾値越え検知信号の発生回数を
計数する計数手段を有し、この計数内容が所定値になっ
たときに始めて前記保持手段へ前記閾値越え検知信号を
保持せしめるようにしたことを特徴とする半導体集積回
路装置が得られる。
【００１５】
【発明の実施の形態】本発明の作用につき述べる。外部
電源電圧の絶対値が予め定められた閾値を越えた時にこ
の閾値越え検知信号を以降保持せしめておき、外部電源
電圧から内部電源電圧を生成する内部電源電圧発生回路
に対して、当該閾値越え検知信号の発生期間外部電源電
圧をそのまま内部電源電圧として導出するようにする。
こうすることで、外部電源電圧が所定のある範囲では、
一定の内部電源電圧を生成し、外部電源電圧が閾値を越
えると以後は内部電源電圧は外部電源電圧に比例して変
化して、バーンインテストに適用可能となるものであ
る。
電源電圧の絶対値が予め定められた閾値を越えた時にこ
の閾値越え検知信号を以降保持せしめておき、外部電源
電圧から内部電源電圧を生成する内部電源電圧発生回路
に対して、当該閾値越え検知信号の発生期間外部電源電
圧をそのまま内部電源電圧として導出するようにする。
こうすることで、外部電源電圧が所定のある範囲では、
一定の内部電源電圧を生成し、外部電源電圧が閾値を越
えると以後は内部電源電圧は外部電源電圧に比例して変
化して、バーンインテストに適用可能となるものであ
る。
【００１６】次に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１７】図１は本発明の実施例を示す回路ブロック
図である。この図において、最高電位を接地電位ＧＮＤ
とし、最低電位を電源電位ＶEEとして説明する。また、
Ｖint は半導体チップ１内部の回路４に供給される電源
電位すなわち内部電源電圧である。
図である。この図において、最高電位を接地電位ＧＮＤ
とし、最低電位を電源電位ＶEEとして説明する。また、
Ｖint は半導体チップ１内部の回路４に供給される電源
電位すなわち内部電源電圧である。
【００１８】回路ブロック２は保持機能付き外部電源電
圧検知回路であり、この回路２には外部電源電圧ＶEEが
供給されている。この回路２の出力である検知信号ＶCN
T は、図３に示す如く、外部電源電圧の絶対値が予定め
られた閾値電圧ＶCNより大きくなると、これを検知して
ローレベルからハイレベルに変化する。
圧検知回路であり、この回路２には外部電源電圧ＶEEが
供給されている。この回路２の出力である検知信号ＶCN
T は、図３に示す如く、外部電源電圧の絶対値が予定め
られた閾値電圧ＶCNより大きくなると、これを検知して
ローレベルからハイレベルに変化する。
【００１９】そして、この外部電源電圧検知回路２は、
その変化した検知信号ＶCNT のハイレベルを、外部電源
電圧ＶEEの絶対値が十分小さくなる電圧ＶRSまで保持す
る保持機能が付加されている。従って、検知信号ＶCNT
はＶEEの変化に対してヒステリシスを持つような特性に
なる。この回路２では、検知信号ＶCNT と同時に、その
否定値ＶCNTB も発生するようにすることで、この回路
２の出力は必要に応じて差動信号として構成することも
可能である。
その変化した検知信号ＶCNT のハイレベルを、外部電源
電圧ＶEEの絶対値が十分小さくなる電圧ＶRSまで保持す
る保持機能が付加されている。従って、検知信号ＶCNT
はＶEEの変化に対してヒステリシスを持つような特性に
なる。この回路２では、検知信号ＶCNT と同時に、その
否定値ＶCNTB も発生するようにすることで、この回路
２の出力は必要に応じて差動信号として構成することも
可能である。
【００２０】回路ブロック３は内部電源電圧発生回路で
あり、検知信号ＶCNT を制御入力として内部電源電圧Ｖ
int を出力している。この回路３は通常の公知の内部電
源電圧発生回路と同様に、内部電源電圧Ｖint がＶEEの
変動によらず一定となるように制御する働きがあるが、
更に、検知信号ＶCNT によって内部電源電圧発生回路３
が制御されるように構成されているため、内部電源電圧
Ｖint は検知信号ＶCNT の変化に従って変化する。従っ
て、内部電源電圧Ｖint もＶEEの変化に対してヒステリ
シスを持つような特性になる（図３参照）。
あり、検知信号ＶCNT を制御入力として内部電源電圧Ｖ
int を出力している。この回路３は通常の公知の内部電
源電圧発生回路と同様に、内部電源電圧Ｖint がＶEEの
変動によらず一定となるように制御する働きがあるが、
更に、検知信号ＶCNT によって内部電源電圧発生回路３
が制御されるように構成されているため、内部電源電圧
Ｖint は検知信号ＶCNT の変化に従って変化する。従っ
て、内部電源電圧Ｖint もＶEEの変化に対してヒステリ
シスを持つような特性になる（図３参照）。
【００２１】図２は保持機能付き外部電源電圧検知回路
２の一例である。定電圧源回路２１は、アース電位ＧＮ
Ｄと電源電圧ＶEEとの間において、ダイオード接続構成
のトランジスタＤ１，Ｄ２，抵抗Ｒ１，Ｒ２がこの順に
直列接続された構成であり、抵抗Ｒ１とＲ２との接続点
から定電圧ＶR1が導出されている。従って、この定電圧
源回路２１は最高電位（ＧＮＤ）を基準にして一定電圧
ＶR1を生成する。
２の一例である。定電圧源回路２１は、アース電位ＧＮ
Ｄと電源電圧ＶEEとの間において、ダイオード接続構成
のトランジスタＤ１，Ｄ２，抵抗Ｒ１，Ｒ２がこの順に
直列接続された構成であり、抵抗Ｒ１とＲ２との接続点
から定電圧ＶR1が導出されている。従って、この定電圧
源回路２１は最高電位（ＧＮＤ）を基準にして一定電圧
ＶR1を生成する。
【００２２】定電圧源回路２２は、アース電位と電源電
圧ＶEEとの間において、抵抗Ｒ３，Ｒ４、ダイオード接
続構成のトランジスタＤ３，Ｄ４がこの順に直列接続さ
れた構成であり、抵抗Ｒ３とＲ４との接続点から定電圧
ＶB1が導出される。従って、この定電圧源回路２２は最
低電位（ＶEE) を基準として、一定電圧をＶB1を生成す
る。
圧ＶEEとの間において、抵抗Ｒ３，Ｒ４、ダイオード接
続構成のトランジスタＤ３，Ｄ４がこの順に直列接続さ
れた構成であり、抵抗Ｒ３とＲ４との接続点から定電圧
ＶB1が導出される。従って、この定電圧源回路２２は最
低電位（ＶEE) を基準として、一定電圧をＶB1を生成す
る。
【００２３】比較器２４は、これ等一定電圧ＶR1，ＶB1
をレベル比較し、記憶部２５はこの比較結果を格納す
る。記憶部２５は、比較結果を一入力とするナンドゲー
トＮＡＮＤと、このゲート入力を反転するインバータＩ
ＮＶと、ナンドゲートＮＡＮＤの他入力をアース電位に
プルアップする抵抗Ｒ５とを有し、インバータＩＮＶに
よる反転出力ＶCNTBがナンドゲートＮＡＮＤの他入力へ
帰還されている。そして、このナンドゲートＮＡＮＤの
出力が検知信号ＶCNT となって導出される。尚、この検
知信号の反転信号ＶCNTBも外部へ相補信号として導出す
る様にしても良い。
をレベル比較し、記憶部２５はこの比較結果を格納す
る。記憶部２５は、比較結果を一入力とするナンドゲー
トＮＡＮＤと、このゲート入力を反転するインバータＩ
ＮＶと、ナンドゲートＮＡＮＤの他入力をアース電位に
プルアップする抵抗Ｒ５とを有し、インバータＩＮＶに
よる反転出力ＶCNTBがナンドゲートＮＡＮＤの他入力へ
帰還されている。そして、このナンドゲートＮＡＮＤの
出力が検知信号ＶCNT となって導出される。尚、この検
知信号の反転信号ＶCNTBも外部へ相補信号として導出す
る様にしても良い。
【００２４】これ等比較器２４，ナンドゲートＮＡＮ
Ｄ，インバータＩＮＶは外部電源電圧ＶEEにより動作す
るものとしている。
Ｄ，インバータＩＮＶは外部電源電圧ＶEEにより動作す
るものとしている。
【００２５】図３に図２の回路における各電圧レベルの
外部電源電圧ＶEEに対する変化特性を示してあるので、
これを参照して動作について説明する。
外部電源電圧ＶEEに対する変化特性を示してあるので、
これを参照して動作について説明する。
【００２６】先ず、電源電圧の絶対値を上げていく場合
について説明する。この場合、電源電圧の絶対値が低い
範囲では、定電圧源回路２１の出力レベルＶR1は定電圧
源回路２２の出力レベルＶB1より低く、ある電源電圧
（閾値電圧）ＶCNではＶR1とＶB1とが等しくなる。更に
電源電圧の絶対値を上げていくと、ＶR1がＶB1より高く
なるように動作する。
について説明する。この場合、電源電圧の絶対値が低い
範囲では、定電圧源回路２１の出力レベルＶR1は定電圧
源回路２２の出力レベルＶB1より低く、ある電源電圧
（閾値電圧）ＶCNではＶR1とＶB1とが等しくなる。更に
電源電圧の絶対値を上げていくと、ＶR1がＶB1より高く
なるように動作する。
【００２７】このＶR1とＶB1とが次段の比較器２４に入
力されると、その比較出力Ｖcnt1は、電源電圧がＶCNの
時に、ハイレベルからローレベルに変化する。更に、こ
の比較出力Ｖcnt1が次段の記憶回路２５に入力される
と、検知信号ＶCNT の初期値は抵抗Ｒ５によってハイレ
ベルに固定されているので、ナンドゲートＮＡＮＤの出
力である検知信号ＶCNT はローレベルからハイレベルに
変化し、その反転信号ＶCNTBはハイレベルからローレベ
ルに変化する。
力されると、その比較出力Ｖcnt1は、電源電圧がＶCNの
時に、ハイレベルからローレベルに変化する。更に、こ
の比較出力Ｖcnt1が次段の記憶回路２５に入力される
と、検知信号ＶCNT の初期値は抵抗Ｒ５によってハイレ
ベルに固定されているので、ナンドゲートＮＡＮＤの出
力である検知信号ＶCNT はローレベルからハイレベルに
変化し、その反転信号ＶCNTBはハイレベルからローレベ
ルに変化する。
【００２８】次に、電源電圧の絶対値を下げていく場合
について説明する。この場合には、比較出力Ｖcnt1は閾
値電圧ＶCNでローレベルからハイレベルに変化するが、
検知信号ＶCNT とＶCNTBとは記憶部２５によってそのレ
ベルが保持され、電源電圧が閾値電圧ＶCN以下になって
も夫々ハイレベルとローレベルに固定されたままとな
る。そして、電源電圧の絶対値が十分小さいレベルＶRS
で、検知信号ＶCNT はハイレベルからローレベルの初期
値に変化し、その反転信号ＶCNTBはローレベルからハイ
レベルの初期値に変化する。この電圧ＶRSの値は、イン
バータＩＮＶのサイズと抵抗Ｒ５の値とによって定ま
る。
について説明する。この場合には、比較出力Ｖcnt1は閾
値電圧ＶCNでローレベルからハイレベルに変化するが、
検知信号ＶCNT とＶCNTBとは記憶部２５によってそのレ
ベルが保持され、電源電圧が閾値電圧ＶCN以下になって
も夫々ハイレベルとローレベルに固定されたままとな
る。そして、電源電圧の絶対値が十分小さいレベルＶRS
で、検知信号ＶCNT はハイレベルからローレベルの初期
値に変化し、その反転信号ＶCNTBはローレベルからハイ
レベルの初期値に変化する。この電圧ＶRSの値は、イン
バータＩＮＶのサイズと抵抗Ｒ５の値とによって定ま
る。
【００２９】従って、検知信号及びその反転信号ＶCNT
，ＶCNTBは外部電源電圧すなわちＶEEの変化に対し
て、閾値電圧ＶCN及びＶRSの時にレベルが切替わるよう
なヒステリシス特性となる。
，ＶCNTBは外部電源電圧すなわちＶEEの変化に対し
て、閾値電圧ＶCN及びＶRSの時にレベルが切替わるよう
なヒステリシス特性となる。
【００３０】通常、半導体メモリ内には、一般に出力レ
ベルとは異なる定電圧源回路２１，２２の様な定電圧源
回路が設けられているので、この定電圧源回路の出力レ
ベルを抵抗分割などで所望のＶR1及びＶB1のレベルに変
換して用いることができる。また、記憶部２５の他の例
として、図４にノアゲートＮＯＲ，インバータＩＮＶ，
抵抗Ｒ５からなる回路を示す。この回路も図２の回路２
５と同じ動作を行う。
ベルとは異なる定電圧源回路２１，２２の様な定電圧源
回路が設けられているので、この定電圧源回路の出力レ
ベルを抵抗分割などで所望のＶR1及びＶB1のレベルに変
換して用いることができる。また、記憶部２５の他の例
として、図４にノアゲートＮＯＲ，インバータＩＮＶ，
抵抗Ｒ５からなる回路を示す。この回路も図２の回路２
５と同じ動作を行う。
【００３１】図５は、図１において制御信号である検知
信号ＶCNT と内部電源電圧発生回路３の内部の回路の接
続について示した例である。内部電源電圧発生回路３は
定電圧源回路３と電圧フォロワ回路３２とから構成さ
れ、電圧フォロワ回路３２は内部電源電圧Ｖint を定電
圧源回路３１からの定電圧レベルＶrfに等しくするよう
に動作する。
信号ＶCNT と内部電源電圧発生回路３の内部の回路の接
続について示した例である。内部電源電圧発生回路３は
定電圧源回路３と電圧フォロワ回路３２とから構成さ
れ、電圧フォロワ回路３２は内部電源電圧Ｖint を定電
圧源回路３１からの定電圧レベルＶrfに等しくするよう
に動作する。
【００３２】そこで、制御信号である検知信号ＶCNT を
定電圧源回路３１に入力し、電源電圧の絶対値が大きく
閾値電圧ＶCNを越えた時、すなわち検知信号ＶCNT がハ
イレベルのとき定電圧源回路３１を非動作状態にし、そ
の出力電圧ＶrfがＶEEに等しくなるようにすることで、
内部電源電圧Ｖint がＶEEに等しくなるようにする。こ
の場合、電圧フォロワ回路３２は動作状態のままにして
おく必要があることは当然である。
定電圧源回路３１に入力し、電源電圧の絶対値が大きく
閾値電圧ＶCNを越えた時、すなわち検知信号ＶCNT がハ
イレベルのとき定電圧源回路３１を非動作状態にし、そ
の出力電圧ＶrfがＶEEに等しくなるようにすることで、
内部電源電圧Ｖint がＶEEに等しくなるようにする。こ
の場合、電圧フォロワ回路３２は動作状態のままにして
おく必要があることは当然である。
【００３３】図６は、図１において制御信号である検知
信号ＶCNT 及びその逆相信号ＶCNTBと、内部電源電圧発
生回路３の内部の回路の接続について示した他の例であ
る。ここでは、検知信号ＶCNT 及びＶCNTBを、定電圧源
回路３１と電圧フォロワ回路３２に入力し、この両方の
回路を電源電圧の絶対値が大きく閾値電圧ＶCNを越えた
ときに非動作状態になるようにする。この時、必要に応
じて内部電源電圧Ｖint をＶEEに等しくさせるためのス
イッチを付加する。
信号ＶCNT 及びその逆相信号ＶCNTBと、内部電源電圧発
生回路３の内部の回路の接続について示した他の例であ
る。ここでは、検知信号ＶCNT 及びＶCNTBを、定電圧源
回路３１と電圧フォロワ回路３２に入力し、この両方の
回路を電源電圧の絶対値が大きく閾値電圧ＶCNを越えた
ときに非動作状態になるようにする。この時、必要に応
じて内部電源電圧Ｖint をＶEEに等しくさせるためのス
イッチを付加する。
【００３４】図７は図５の回路構成の具体的な回路図で
ある。定電圧源回路３１において、ＶB2とＶR2とは、外
部電源電圧の変動によらず、各ＶEEとＧＮＤとを夫々基
準とした一定電圧であり、図２の定電圧源回路２２，２
１と夫々同様な回路によって生成される電圧である。
ある。定電圧源回路３１において、ＶB2とＶR2とは、外
部電源電圧の変動によらず、各ＶEEとＧＮＤとを夫々基
準とした一定電圧であり、図２の定電圧源回路２２，２
１と夫々同様な回路によって生成される電圧である。
【００３５】定電圧源回路３１はＰチャネルトランジス
タＰ１，Ｐ２と、ＰＮＰトランジスタＤ５〜Ｄ７と、抵
抗Ｒ７〜Ｒ９とからなっており、制御信号である検知信
号ＶCNT はトランジスタＰ１，Ｐ２の各ゲートへ入力さ
れ、この信号ＶCNT がハイレベルのときに、トランジス
タＤ６をオフとして、本回路３１を非活性化することに
より、この回路３１の出力電圧ＶrfをＶEEに等しくなる
様に制御している。
タＰ１，Ｐ２と、ＰＮＰトランジスタＤ５〜Ｄ７と、抵
抗Ｒ７〜Ｒ９とからなっており、制御信号である検知信
号ＶCNT はトランジスタＰ１，Ｐ２の各ゲートへ入力さ
れ、この信号ＶCNT がハイレベルのときに、トランジス
タＤ６をオフとして、本回路３１を非活性化することに
より、この回路３１の出力電圧ＶrfをＶEEに等しくなる
様に制御している。
【００３６】次段回路３２は通常の電圧フォロワ回路で
あり、ＰチャネルトランジスタＰ３〜Ｐ５と、Ｎチャネ
ルトランジスタＮ１〜Ｎ３とからなっている。
あり、ＰチャネルトランジスタＰ３〜Ｐ５と、Ｎチャネ
ルトランジスタＮ１〜Ｎ３とからなっている。
【００３７】図８は図６の回路構成における電圧フォロ
ワ回路３２の例を示す図であり、定電圧源回路３１は図
７のそれと同一である。図８において、一対の相補制御
信号（検知信号）ＶCNT ，ＶCNTBをゲート入力として、
電圧フォロワ回路３２を非活性化するためのＰチャネル
トランジスタＰ６〜Ｐ８及びＮチャネルトランジスタＮ
４が設けられている。
ワ回路３２の例を示す図であり、定電圧源回路３１は図
７のそれと同一である。図８において、一対の相補制御
信号（検知信号）ＶCNT ，ＶCNTBをゲート入力として、
電圧フォロワ回路３２を非活性化するためのＰチャネル
トランジスタＰ６〜Ｐ８及びＮチャネルトランジスタＮ
４が設けられている。
【００３８】信号ＶCNTBがローレベルのとき、トランジ
スタＰ６がオンし、トランジスタＮ３のゲート電圧がハ
イレベルになり、出力電圧Ｖint はＶEEに等しくなるよ
うに動作する。ここで前段の定電圧源回路３１（図６参
照）は説明の便宜上、図７のそれと同じ構成としている
が、電圧フォロワ回路３２が非動作状態になり、出力電
圧Ｖint は入力電圧Ｖrfの影響を受けないので、特に制
御信号ＶCNT を入力する等の工夫をしなくても良い。
尚、トランジスタＮ１〜Ｎ４，Ｐ３〜Ｐ５は図７の回路
と同一の動作をなすものである。
スタＰ６がオンし、トランジスタＮ３のゲート電圧がハ
イレベルになり、出力電圧Ｖint はＶEEに等しくなるよ
うに動作する。ここで前段の定電圧源回路３１（図６参
照）は説明の便宜上、図７のそれと同じ構成としている
が、電圧フォロワ回路３２が非動作状態になり、出力電
圧Ｖint は入力電圧Ｖrfの影響を受けないので、特に制
御信号ＶCNT を入力する等の工夫をしなくても良い。
尚、トランジスタＮ１〜Ｎ４，Ｐ３〜Ｐ５は図７の回路
と同一の動作をなすものである。
【００３９】図９は、図７及び図８の回路における出力
電圧Ｖrf，Ｖint の変化特性を示した図である。Ｖrf及
びＶint は、その絶対値が予め定められた外部電源電圧
Ｖrfi の絶対値より大きくなると一定電圧Ｖrfi を出力
するが、更にＶEEの絶対値が大きくなると、閾値電圧Ｖ
CNでＶCNT の変化を受けてＶEEに等しくなる。
電圧Ｖrf，Ｖint の変化特性を示した図である。Ｖrf及
びＶint は、その絶対値が予め定められた外部電源電圧
Ｖrfi の絶対値より大きくなると一定電圧Ｖrfi を出力
するが、更にＶEEの絶対値が大きくなると、閾値電圧Ｖ
CNでＶCNT の変化を受けてＶEEに等しくなる。
【００４０】更に、ＶCNT がヒステリシス特性を持つた
め、外部電源電圧の絶対値がリセット電圧ＶRSの絶対値
より小さくなるまで、Ｖrf及びＶint はＶEEに等しくな
ったままとなり、このため、外部電源電圧の広範囲にお
いて、内部電源電圧Ｖint を外部から正確にかつ簡便に
制御することが可能となる。
め、外部電源電圧の絶対値がリセット電圧ＶRSの絶対値
より小さくなるまで、Ｖrf及びＶint はＶEEに等しくな
ったままとなり、このため、外部電源電圧の広範囲にお
いて、内部電源電圧Ｖint を外部から正確にかつ簡便に
制御することが可能となる。
【００４１】図１０は本発明の第２の実施例を示す回路
ブロック図である。本例では、図１において、Ｖint に
外部端子が付加されている。以上の図１から図９の説明
では、Ｖint はＶCNT を受けてＶEEに等しくなるように
制御されていたが、図１０ではＶint はＶCNT を受けて
非制御状態すなわちフローティング状態になるようにし
てある。
ブロック図である。本例では、図１において、Ｖint に
外部端子が付加されている。以上の図１から図９の説明
では、Ｖint はＶCNT を受けてＶEEに等しくなるように
制御されていたが、図１０ではＶint はＶCNT を受けて
非制御状態すなわちフローティング状態になるようにし
てある。
【００４２】具体的な回路構成は、図８においてＰ６を
なくし、代りにドレインがＮ３のゲートに接続され、ソ
ースがＶEEに接続され、ゲートがＶCNT に接続されたＮ
型のトランジスタＮ５を付加することで実現できる。図
１１にその回路例を示している。この方法だと、外部端
子１つを新たに追加する必要があるが、内部電源電圧を
外部に直接引き出すことができるため、内部回路の電流
値等を正確にかつ簡便に測定することができる。
なくし、代りにドレインがＮ３のゲートに接続され、ソ
ースがＶEEに接続され、ゲートがＶCNT に接続されたＮ
型のトランジスタＮ５を付加することで実現できる。図
１１にその回路例を示している。この方法だと、外部端
子１つを新たに追加する必要があるが、内部電源電圧を
外部に直接引き出すことができるため、内部回路の電流
値等を正確にかつ簡便に測定することができる。
【００４３】図１２は本発明の第３の実施例を示す回路
ブロック図である。図１５の従来例でも示したように、
通常、内部電源電圧発生回路を用いた半導体メモリには
バーンインテストのための回路が用意されており、本発
明と同様に、外部電源電圧の絶対値を大きくとることで
内部電源電圧をバーンインテスト用に制御するようにな
っている。
ブロック図である。図１５の従来例でも示したように、
通常、内部電源電圧発生回路を用いた半導体メモリには
バーンインテストのための回路が用意されており、本発
明と同様に、外部電源電圧の絶対値を大きくとることで
内部電源電圧をバーンインテスト用に制御するようにな
っている。
【００４４】そのため、本発明における内部電源電圧の
特性と、バーンインテストにおける特性を共存させる場
合には、新たに回路構成が必要であり、その一実施例を
図１２に示している。図１２は、図２において比較器２
４と記憶部２５との間にカウンタ回路２６を挿入したも
のである。信号Ｖcnt1は、外部電源電圧が閾値電圧ＶCN
において、ハイレベルからローレベルに、またはローレ
ベルからハイレベルに変化するので、この信号Ｖcnt1を
カウンタ回路２６のカウンタ部２７のクロック端子に入
力することで、外部電源電圧の上げ下げを行った回数を
カウントすることができる。
特性と、バーンインテストにおける特性を共存させる場
合には、新たに回路構成が必要であり、その一実施例を
図１２に示している。図１２は、図２において比較器２
４と記憶部２５との間にカウンタ回路２６を挿入したも
のである。信号Ｖcnt1は、外部電源電圧が閾値電圧ＶCN
において、ハイレベルからローレベルに、またはローレ
ベルからハイレベルに変化するので、この信号Ｖcnt1を
カウンタ回路２６のカウンタ部２７のクロック端子に入
力することで、外部電源電圧の上げ下げを行った回数を
カウントすることができる。
【００４５】これにより、予め定められた回数だけ、外
部電源電圧ＶEEを上げ下げすることで検知信号ＶCNT を
変化させ、内部電源電圧Ｖint を外部電源電圧ＶEEに等
しくすることができる。
部電源電圧ＶEEを上げ下げすることで検知信号ＶCNT を
変化させ、内部電源電圧Ｖint を外部電源電圧ＶEEに等
しくすることができる。
【００４６】また、図１２に示すように他の制御端子、
ここではチップ選択信号ＣＳとナンドゲート２８でＮＡ
ＮＤ論理をとることで、更に限定された場合に内部電源
電圧Ｖint がＶEEに等しくなるように制御でき、不用意
に内部電源電圧がＶEEに等しくなることを防ぐことがで
きる。
ここではチップ選択信号ＣＳとナンドゲート２８でＮＡ
ＮＤ論理をとることで、更に限定された場合に内部電源
電圧Ｖint がＶEEに等しくなるように制御でき、不用意
に内部電源電圧がＶEEに等しくなることを防ぐことがで
きる。
【００４７】図１３に、図１２における各信号の動作状
態を示す。この図から分かるように、例えばＱ３の信号
を用いた場合は、外部電源電圧を４回上げ下げすること
でＱ３がローレベルからハイレベルに変化し、図４に示
す記憶部２５を用いることで制御信号ＶCNT 及びCNTBが
ヒステリシス特性を持つように変化させることができ
る。
態を示す。この図から分かるように、例えばＱ３の信号
を用いた場合は、外部電源電圧を４回上げ下げすること
でＱ３がローレベルからハイレベルに変化し、図４に示
す記憶部２５を用いることで制御信号ＶCNT 及びCNTBが
ヒステリシス特性を持つように変化させることができ
る。
【００４８】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、外部電源電圧の絶対値が回路定数
により定められた電圧の絶対値より大きくなったことを
検知し、この検知結果を外部電源電圧の広範囲において
保持する保持機能つき外部電源電圧検知回路と、外部電
源電圧の絶対値が予め定められた電圧の絶対値より大き
い場合に、外部電源電圧の変動によらず一定の内部電源
電圧を発生し、内部電源電圧を半導体チップ内の回路の
電源電圧として供給する内部電源電圧発生回路とから構
成して、保持機能付き外部電源電圧検知回路の検知結果
すなわち出力を、内部電源電圧発生回路に入力するよう
に接続されているため、外部電源電圧の変動に対してヒ
ステリシス特性を持つように内部電源電圧回路が変化
し、外部制御端子を新たに設けることなく、外部電源電
圧の広範囲において内部電源電圧が外部電源電圧に等し
くなり、内部電源電圧を外部から正確かつ簡便に制御す
ることができるという効果がある。
積回路装置によれば、外部電源電圧の絶対値が回路定数
により定められた電圧の絶対値より大きくなったことを
検知し、この検知結果を外部電源電圧の広範囲において
保持する保持機能つき外部電源電圧検知回路と、外部電
源電圧の絶対値が予め定められた電圧の絶対値より大き
い場合に、外部電源電圧の変動によらず一定の内部電源
電圧を発生し、内部電源電圧を半導体チップ内の回路の
電源電圧として供給する内部電源電圧発生回路とから構
成して、保持機能付き外部電源電圧検知回路の検知結果
すなわち出力を、内部電源電圧発生回路に入力するよう
に接続されているため、外部電源電圧の変動に対してヒ
ステリシス特性を持つように内部電源電圧回路が変化
し、外部制御端子を新たに設けることなく、外部電源電
圧の広範囲において内部電源電圧が外部電源電圧に等し
くなり、内部電源電圧を外部から正確かつ簡便に制御す
ることができるという効果がある。
【００４９】また、本発明によれば、内部電源電圧を端
子として外部に引き出すことにより、内部回路の電流値
等の測定を正確かつ簡便に行うことができるという効果
がある。
子として外部に引き出すことにより、内部回路の電流値
等の測定を正確かつ簡便に行うことができるという効果
がある。
【００５０】更に、本発明によれば、外部電源電圧検知
回路と検知結果保持回路との間にカウンタを挿入するこ
とにより、予め定められた回数、外部電源電圧を上げ下
げすることで、内部電源電圧を外部電源電圧に等しくな
るようにし、不用意に内部電源電圧が外部電源電圧に等
しくなることを防ぐことができる。これによって、バー
ンインテストのための内部電源電圧特性と、本発明にお
ける評価のための内部電源電圧特性とを共存させること
ができる。
回路と検知結果保持回路との間にカウンタを挿入するこ
とにより、予め定められた回数、外部電源電圧を上げ下
げすることで、内部電源電圧を外部電源電圧に等しくな
るようにし、不用意に内部電源電圧が外部電源電圧に等
しくなることを防ぐことができる。これによって、バー
ンインテストのための内部電源電圧特性と、本発明にお
ける評価のための内部電源電圧特性とを共存させること
ができる。
【図１】本発明の第１の実施例を示す回路ブロック図で
ある。
ある。
【図２】図１の実施例における保持機能付き外部電源電
圧検知回路２の具体的な例を示す回路図である。
圧検知回路２の具体的な例を示す回路図である。
【図３】図２の回路における外部電源電圧に対する各接
点電圧の特性を示したグラフである。
点電圧の特性を示したグラフである。
【図４】図２の回路における一部具体例を示す回路図で
ある。
ある。
【図５】図１における内部電源電圧発生回路３の構成の
具体例を示す回路ブロック図である。
具体例を示す回路ブロック図である。
【図６】図１における内部電源電圧発生回路３の構成の
他の具体例を示す回路ブロック図である。
他の具体例を示す回路ブロック図である。
【図７】図５の回路の具体的な例を示す回路図である。
【図８】図６の回路の具体的な例を示す回路図である。
【図９】図７及び図８における外部電源電圧に対する各
接点電圧の特性を示したグラフである。
接点電圧の特性を示したグラフである。
【図１０】本発明の第２の実施例を示す回路ブロック図
である。
である。
【図１１】図１０の回路の一部具体例を示す回路図であ
る。
る。
【図１２】本発明の第３の実施例を示す保持機能付き外
部電源電圧回路の具体的な回路図である。
部電源電圧回路の具体的な回路図である。
【図１３】図１１における各接点の電圧を模擬的に示し
たタイミングチャートである。
たタイミングチャートである。
【図１４】従来の一例を示す半導体集積回路装置の回路
ブロック図である。
ブロック図である。
【図１５】従来の他の一例を示す半導体集積回路装置の
回路ブロック図である。
回路ブロック図である。
【図１６】図１５に示す従来例における外部電源電圧に
対する内部電源電圧の特性を示したグラフである。
対する内部電源電圧の特性を示したグラフである。
１ ＩＣチップ ２ 保持機能付き外部電源電圧検知回路 ３ 内部電源電圧発生回路 ４ 内部回路 ２１，２２，３１ 定電圧源回路 ２４ 比較器 ２５ 記憶部（保持部） ２６ カウンタ回路 ２７ カウンタ部 ３２ 電圧フォロワ回路
Claims (5)
- 【請求項１】 供給される外部電源電圧の絶対値が予め
定められた閾値を越えたことを検知して閾値越え検知信
号を以後保持する外部電源電圧検知手段と、前記外部電
源電圧の絶対値が所定の範囲のときにこの外部電源電圧
に無関係に一定の内部電源電圧を発生し前記閾値越え検
知信号の発生期間前記外部電源電圧をそのまま内部電源
電圧として導出する内部電源電圧発生手段とを含むこと
を特徴とする半導体集積回路装置。 - 【請求項２】 前記外部電源電圧検知手段は、前記外部
電源電圧の最低電圧を基準として一定の第１電圧を発生
する手段と、前記外部電源電圧の最高電圧を基準として
一定の第２電圧を発生する手段と、前記第１及び第２の
電圧を比較する比較手段と、この比較結果を保持する保
持手段とを有することを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】 前記内部電源電圧発生手段は、前記閾値
越え検知信号の発生前は前記外部電源電圧を前記一定の
内部電源電圧として出力する基準電圧発生回路と、前記
閾値越え検知信号の発生後は前記基準電圧発生回路を非
活性化して前記外部電源電圧をそのまま内部電源電圧と
して導出する手段とを有することを特徴とする請求項１
または２記載の半導体集積回路装置。 - 【請求項４】 前記内部電源電圧発生手段の出力を外部
へ導出するための外部端子を更に含むことを特徴とする
請求項１〜３いずれか記載の半導体集積回路装置。 - 【請求項５】 前記外部電源電圧検知手段は、前記閾値
越え検知信号の発生回数を計数する計数手段を有し、こ
の計数内容が所定値になったときに始めて前記保持手段
へ前記閾値越え検知信号を保持せしめるようにしたこと
を特徴とする請求項２記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276073A JP2830799B2 (ja) | 1995-10-25 | 1995-10-25 | 半導体集積回路装置 |
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| KR1019960048024A KR100237119B1 (ko) | 1995-10-25 | 1996-10-24 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276073A JP2830799B2 (ja) | 1995-10-25 | 1995-10-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09120319A JPH09120319A (ja) | 1997-05-06 |
| JP2830799B2 true JP2830799B2 (ja) | 1998-12-02 |
Family
ID=17564429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7276073A Expired - Fee Related JP2830799B2 (ja) | 1995-10-25 | 1995-10-25 | 半導体集積回路装置 |
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| JP2003022697A (ja) * | 2001-07-06 | 2003-01-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP4287678B2 (ja) * | 2003-03-14 | 2009-07-01 | Ｏｋｉセミコンダクタ株式会社 | 内部電源回路 |
| US20100327915A1 (en) * | 2008-02-06 | 2010-12-30 | Tsuyoshi Imanaka | Semiconductor device and method for resetting the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03149876A (ja) * | 1989-11-07 | 1991-06-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2778199B2 (ja) * | 1990-04-27 | 1998-07-23 | 日本電気株式会社 | 内部降圧回路 |
| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
| KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
| JPH06103782A (ja) * | 1992-09-17 | 1994-04-15 | Fujitsu Ltd | Ｍｏｓ型スタティックｒａｍ |
| JPH06103765A (ja) * | 1992-09-22 | 1994-04-15 | Sanyo Electric Co Ltd | Ｄｒａｍの基板電圧発生装置 |
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| KR970008141B1 (ko) * | 1994-11-15 | 1997-05-21 | 엘지반도체 주식회사 | 반도체장치의 번인회로 |
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- 1995-10-25 JP JP7276073A patent/JP2830799B2/ja not_active Expired - Fee Related
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- 1996-10-17 US US08/733,649 patent/US5886569A/en not_active Expired - Fee Related
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|---|---|
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| JPH09120319A (ja) | 1997-05-06 |
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| KR970024194A (ko) | 1997-05-30 |
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