KR100813548B1 - 반도체 메모리 장치의 내부 전압 생성 회로 - Google Patents

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Abstract

본 발명은 활성화를 위한 제 1 전압과 제 2 전압을 파워 다운 모드 신호에 응답하여 제어 신호로서 선택적으로 인가 받고 기준 전압과 내부 전압을 비교하여 감지 신호를 생성하는 내부 전압 감지 수단, 및 상기 감지 신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성 수단을 포함한다.
내부 전압, 파워 다운 모드

Description

반도체 메모리 장치의 내부 전압 생성 회로{Circuit for Generating Internal Voltage of Semiconductor Memory Apparatus}
도 1은 종래 반도체 메모리 장치의 내부 전압 생성 회로의 블록도,
도 2는 도 1의 내부 전압 감지 수단의 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 블록도,
도 4는 도 3의 내부 전압 감지 수단의 회로도,
도 5는 도 4의 제어 신호 생성부의 제 1 실시예를 나타낸 회로도,
도 6은 도 4의 제어 신호 생성부의 제 2 실시예를 나타낸 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 100: 내부 전압 감지 수단 20: 내부 전압 생성 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 내부 전압 생성 회로에 관한 것이다.
일반적인 반도체 메모리 장치에서는 반도체 메모리 장치가 장시간 동작을 하 고 있지 않는 경우 반도체 메모리 장치의 내부 동작을 멈추도록 하고 있다. 이러한 동작 모드를 파워 다운 모드라고 한다.
하지만 내부 전압을 파워 다운 모드에서 완전히 접지 레벨로 낮추어 버리면 파워 다운 모드 해제시 상기 내부 전압이 설정된 타겟 레벨로 복귀될 때까지 시간이 필요하다. 따라서 반도체 메모리 장치는 파워 다운 모드시 최소한 필요한 양의 드라이버와 펌프를 동작하도록 하여 상기 내부 전압 레벨을 유지한다.
도 1은 종래 반도체 메모리 장치의 내부 전압 생성 회로의 블록도이다.
종래 반도체 메모리 장치는 인에이블 신호(enable)에 응답하여 기준 전압(Vref)과 내부 전압(Vin)을 비교하여 감지 신호(DET)를 생성하는 내부 전압 감지 수단(10), 및 상기 감지 신호(DET)에 응답하여 상기 내부 전압(Vin)을 생성하는 내부 전압 생성 수단(20)을 포함한다.
도 2는 도 1의 내부 전압 감지 수단의 회로도이다.
인에이블 신호(enable)는 파워 다운 모드 또는 노멀 모드시 항상 하이로 인에이블되어 상기 내부 전압 감지 수단(10)을 항상 턴온 시킨다.
상기 내부 감지 수단(10)은 내부 전압(Vin)과 기준 전압(Vref)을 비교하여 그 정보를 출력한다. 따라서 상기 내부 전압(Vin)이 상기 기준 전압(Vref)보다 높을 경우는 하이 레벨인 감지 신호(DET)를 출력하고 상기 내부 전압(Vin)이 상기 기준 전압(Vref)보다 낮을 경우 로우 레벨인 상기 감지 신호(DET)를 출력한다.
상기 감지 신호(DET)가 하이 레벨일 경우 상기 내부 전압 생성 수단(20)은 상기 내부 전압(Vin)을 생성하지 않는다. 한편, 상기 감지 신호(DET)가 로우 레벨 일 경우 상기 내부 전압 생성 수단(20)은 펌핑 동작을 수행하여 상기 내부 전압(Vin)을 생성한다.
종래 내부 전압 생성 회로는 노멀 모드와 파워 다운 모드를 구분하지 않고 동작하였다. 즉, 노멀 모드와 파워 다운 모드 두 경우, 상기 내부 전압 생성 회로는 상기 내부 전압(Vin) 레벨에 따른 동일한 응답 속도를 갖는다.
하지만 파워 다운 모드시 상기 내부 전압(Vin)의 전압 강하는 전압의 사용에 의해서가 아니라 물리적인 리키지(leakage)로 인한 전압 강하밖에 없다. 따라서 내부 전압 생성 회로는 노멀 모드시 보다 파워 다운 모드시 상기 내부 전압(Vin) 레벨에 둔감하게 반응하여도 즉, 상기 내부 전압(Vin) 레벨에 따른 응답 속도가 느려도 반도체 메모리 장치에 아무런 영향을 끼치지 않는다. 결국, 노멀 모드와 파워 다운 모드에서 상기 내부 전압(Vin) 레벨에 따른 응답 속도가 동일한 내부 전압 생성 회로는 파워 다운 모드에서 불필요한 전류의 낭비를 초래한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치가 파워 다운 모드에 진입하면 내부 전압에 따른 응답 속도를 제어하는 반도체 메모리 장치의 내부 전압 생성 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 활성화를 위한 제 1 전압과 제 2 전압을 파워 다운 모드 신호에 응답하여 제어 신호로서 선택적으로 인가 받고 기준 전압과 내부 전압을 비교하여 감지 신호를 생성하는 내부 전압 감지 수단, 및 상기 감지 신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성 수단을 포함한다.
다른 실시예로 본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 제어 신호에 의해 활성화 여부가 결정되며, 제 1 전압과 제 2 전압의 레벨차를 파워 다운 모드 신호에 따라 분배비를 다르게 하여 생성된 분배 전압을 상기 제어 신호로서 인가 하고 기준 전압과 내부 전압을 비교하여 감지 신호를 생성하는 내부 전압 감지 수단, 및 상기 감지 신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성 수단을 포함한다.
또 다른 실시예로 본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 기준 전압과 내부 전압을 비교하여 감지 신호를 생성하고 파워 다운 모드 신호의 활성화 여부에 따라 상기 감지 신호의 레벨 천이 시간을 제어하는 내부 전압 감지 수단, 및 상기 감지 신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 블록도이다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압(Vin)과 기준 전압(Vref)을 비교하여 감지 신호(DET)를 생성하는 내부 전압 감지 수단(100), 및 상기 감지 신호(DET)에 응답하여 상기 내부 전압(Vin)을 생성하는 내부 전압 생성 수단(20)을 포함한다.
이때, 제 1 실시예에 따른 상기 내부 전압 감지 수단(100)은 제어 신호(ctrl)에 따라 동작 여부가 결정되며, 파워 다운 모드 신호(Power_Down)에 응답하여 제 1 전압(V1) 또는 제 2 전압(V2)을 선택적으로 상기 제어 신호(ctrl)로서 인가한다.
또한 제 2 실시예에 따른 상기 내부 전압 감지 수단(100)은 제어 신호(ctrl)에 따라 동작 여부가 결정되며, 제 1 전압(V1)과 제 2 전압(V2)의 레벨차를 파워 다운 모드 신호(Power_Down)에 따라 분배비를 다르게 하여 생성된 분배 전압을 상기 제어 신호(ctrl)로서 인가한다.
다른 관점에서 본 상기 내부 전압 감지 수단(100)은 파워 다운 모드 신호(Power_Down)에 따라 상기 감지 신호(DET)의 레벨 천이 시간을 제어한다.
도 4는 도 3의 내부 전압 감지 수단의 회로도이다.
내부 전압 감지 수단(100)은 제어 신호(ctrl)에 응답하여 내부 전압(Vin)과 기준 전압(Vref)을 비교하고 그 정보를 감지 신호(DET)로서 출력하는 비교기(110), 및 상기 비교기(110)의 동작을 제어하는 상기 제어 신호(ctrl)를 출력하는 제어 신호 생성부(120)를 포함한다.
상기 비교기(110)는 게이트단에 상기 내부 전압(Vin)을 인가 받는 제 1 트랜지스터(N11), 게이트단에 상기 기준 전압(Vref)을 인가 받는 제 2 트랜지스터(N12), 소오스단에 외부 전압(VDD)을 인가 받고 게이트단과 드레인단이 상기 제 1 트랜지스터(N11)의 드레인단에 공통 연결된 제 3 트랜지스터(P11), 소오스단에 외부 전압(VDD)을 인가 받고 게이트단이 상기 제 3 트랜지스터(P11)의 게이트단과 드레인단이 연결된 노드에 연결되며 드레인단에 상기 제 2 트랜지스터(N12)의 드레인단이 연결된 제 4 트랜지스터(P12), 게이트단에 상기 제어 신호(ctrl)를 입력 받고 드레인단이 상기 제 1 트랜지스터(N11)와 상기 제 2 트랜지스터(N12)의 소오스단이 연결된 노드에 연결되며 소오스단에 접지단(VSS)이 연결된 제 5 트랜지스터(N13)를 포함한다. 이때, 상기 제 2 트랜지스터(N12)와 상기 제 4 트랜지스터(P12)가 연결된 노드에서 반전된 상기 감지 신호(DET)를 출력한다.
상기 제 5 트랜지스터(N13)의 게이트단에 입력되는 상기 제어 신호(ctrl)의 레벨에 따라 상기 비교기(110)는 턴온과 턴오프를 할 수 있다. 또한 상기 비교기(110)는 상기 제어 신호(ctrl)의 전위 레벨에 따라 상기 감지 신호(DET)의 레벨 천이 시간이 제어된다. 즉, 상기 감지 신호(DET)가 하이 레벨에서 로우 레벨로 천이하는 시간이 상기 제어 신호(ctrl)의 전위 레벨에 따라 제어된다.
도 5는 도 4의 제어 신호 생성부의 제 1 실시예를 나타낸 회로도이다.
제어 신호 생성부(120)는 파워 다운 모드 신호(Power_Down)에 응답하여 제 1 전압(V1)과 제 2 전압(V2)을 상기 제어 신호(ctrl)의 전위 레벨로서 선택적으로 출력한다. 이때, 상기 제 1 전압(V1)은 상기 제 2 전압(V2) 레벨보다 높다.
상기 제어 신호 생성부(120)는 상기 파워 다운 모드 신호(Power_Down)가 인에이블되면(예를 들어 하이 레벨이면) 상기 제 2 전압(V2) 레벨의 제어 신호(ctrl)를 출력한다. 또한 상기 제어 신호 생성부(120)는 상기 파워 다운 모드 신호(Power_Down)가 디스에이블되면 상기 제 1 전압(V1) 레벨의 제어 신호(ctrl)를 출력한다.
상기 제어 신호 생성부(120)는 상기 파워 다운 모드 신호(Power_Down)를 반전시키는 제 2 인버터(IV21), 입력단에 상기 제 1 전압(V1)을 인가 받고 제 1 게이트단에 상기 파워 다운 모드 신호(Power_Down)를 입력 받으며 제 2 게이트단에 상기 제 2 인버터(IV21)의 출력단이 연결된 제 1 패스 게이트(PG21), 입력단에 상기 제 2 전압(V2)을 인가 받고 제 1 게이트단에 상기 제 2 인버터(IV21)의 출력단이 연결되며 제 2 게이트단에 상기 파워 다운 모드 신호(Power_Down)를 입력 받는 제 2 패스 게이트(PG22)를 포함한다. 이때, 상기 제 1 패스 게이트(PG21)와 상기 제 2 패스 게이트(PG22)는 출력단이 공통 연결되고 그 공통 연결된 노드의 전위 레벨이 상기 제어 신호(ctrl)의 전위 레벨로서 출력된다.
도 6은 도 4의 제어 신호 생성부의 제 2 실시예를 나타낸 회로도이다.
제어 신호 생성부(120)는 제 1 전압(V1)과 제 2 전압(V2)의 레벨차를 파워 다운 모드 신호(Power_Down)에 따라 분배비를 다르게 하여 생성된 분배 전압을 상기 제어 신호(ctrl)로서 인가한다. 이때, 상기 제 1 전압(V1)은 외부 전압을 포함하고 상기 제 2 전압(V2)은 접지단을 포함한다.
상기 제어 신호 생성부(120)는 상기 제 1 전압(V1)과 상기 제 2 전압(V2) 사이에 연결된 제 1 저항부(121), 및 제 2 저항부(R4)를 포함하며 상기 제어 신호 생성부(120)의 출력단은 상기 제 1 저항부(121)와 상기 제 2 저항부(R4)가 연결된 노드이다. 즉, 상기 제 1 저항부(121)와 상기 제 2 저항부(R4)가 연결된 노드에서 상기 제어 신호(ctrl)가 출력된다.
결국, 상기 제 1 저항부(121)와 상기 제 2 저항부(R4)의 저항비에 따라 상기 제어 신호(ctrl)의 전위 레벨이 결정된다.
상기 제 1 저항부(121)는 제 1 내지 제 3 저항 소자(R1, R2, R3)가 직렬로 연결된 저항 소자 체인(121-1), 및 상기 파워 다운 모드 신호(Power_Down)에 응답하여 상기 제 1 저항부(121)의 총 저항값을 제어하는 가변 저항부(121-2)를 포함한다. 이때, 상기 가변 저항부(121-2)의 일단은 상기 제 1 저항 소자(R1)와 상기 제 2 저항 소자(R2)가 연결된 노드에 연결되고 타단은 상기 제 3 저항 소자(R3)와 상기 제 2 저항부(R4)가 연결된 노드에 연결된다.
상기 가변 저항부(121-2)는 게이트단에 상기 파워 다운 모드 신호(Power_Down)를 공통 입력 받는 제 6 및 제 7 트랜지스터(N21, N22), 및 상기 제 6 트랜지스터(N21)와 상기 제 7 트랜지스터(N22) 사이에 연결된 제 4 저항 소자(R5)를 포함한다.
상기 제 2 저항부(R4)는 제 4 저항 소자(R4)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
내부 전압 감지 수단(100)은 기준 전압(Vref)과 내부 전압(Vin)을 인가 받아 상기 내부 전압(Vin)이 상기 기준 전압(Vref) 레벨보다 높으면 하이 레벨의 감지신호(DET)를 출력한다. 또한 상기 내부 전압 감지 수단(100)은 상기 내부 전압(Vin)이 상기 기준 전압(Vref) 레벨보다 낮으면 로우 레벨의 감지 신호(DET)를 출력한다.
상기 감지 신호(DET) 레벨에 응답하여 내부 전압 생성 수단(20)은 펌핑 동작을 수행하여 상기 내부 전압(Vin)을 생성한다. 상기 감지 신호(DET)가 하이 레벨일 경우 상기 내부 전압 생성 수단(20)은 상기 내부 전압(Vin)을 생성하지 않는다. 즉, 동작하지 않는다. 한편, 상기 감지 신호(DET)가 로우 레벨일 경우 상기 내부 전압 생성 수단(20)은 상기 내부 전압(Vin)을 생성한다. 즉, 동작한다.
상기 감지 신호(DET)가 하이 레벨에서 로우 레벨로 천이하는 속도는 상기 내부 전압 감지 수단(100)의 비교기(110)가 포함하는 상기 제 5 트랜지스터(N13)에 영향을 받는다. 상기 제 5 트랜지스터(N13)는 풀다운 트랜지스터로 드레인단에 걸리는 높은 레벨의 전압을 소오스단에 연결된 접지단(VSS)으로 유도하여 드레인단의 전압 레벨을 접지 레벨까지 낮추는 역할을 한다. 이때, 상기 제 5 트랜지스터(N13)는 게이트단에 인가되는 상기 제어 신호(ctrl)의 전위 레벨에 따라 그 유도되는 속도를 제어한다.
다음은 도 5를 참조하여 상기 제어 신호(ctrl)의 전위 레벨을 제어하는 제 1 실시예의 동작 설명이다.
상기 제어 신호(ctrl)의 전위 레벨이 제 2 전압(V2) 레벨이면 제 1 전압(V1) 레벨일 때보다 상기 유도되는 속도가 느리다. 이때, 상기 제 1 전압(V1)보다 상기 제 2 전압(V2) 레벨이 낮다. 즉, 제어 신호 생성부(120)는 파워 다운 모드 신호(Power_Down)가 인에이블되었을 경우 디스에이블되었을 경우보다 낮은 전위 레벨의 상기 제어 신호(ctrl)를 출력한다. 다시 말하면 상기 제어 신호 생성부(120)는 파워 다운 모드 신호(Power_Down)가 인에이블되면 상기 제 2 전압(V2) 레벨을 상기 제어 신호(ctrl)의 전위 레벨로서 출력하고 상기 파워 다운 모드 신호(Power_Down)가 디스에이블되면 상기 제 1 전압(V1) 레벨을 상기 제어 신호(ctrl)의 전위 레벨로서 출력한다.
상기 파워 다운 모드 신호(Power_Down)가 인에이블되어 상기 제어 신호(ctrl)의 전위 레벨이 상기 제 1 전압(V1)에서 상기 제 2 전압(V2)으로 낮아지면 상기 감지 신호(DET)는 하이에서 로우로 천이하는 시간이 길어진다.
다음은 도 6를 참조하여 상기 제어 신호(ctrl)의 전위 레벨을 제어하는 제 2 실시예의 동작 설명이다.
제 1 저항부(121)는 저항 소자 체인(121-1)과 가변 저항부(121-2)를 포함한다. 또한 상기 저항 소자 체인(121-1)과 상기 가변 저항부(121-2)는 그 연결 형태가 병렬 구조이다. 따라서 상기 가변 저항부(121-2)가 인에이블되면 상기 제 1 저항부(121)의 총 저항값은 상기 가변 저항부(121-2)가 디스에이블되었을 때보다 작아지게 된다.
즉, 파워 다운 모드 신호(Power_Down)가 하이로 인에이블되면 상기 가변 저항부(121-2)가 인에이블되어 상기 제 1 저항부(121)의 총 저항값이 상기 파워 다운 모드 신호(Power_Down)가 디스에이블되었을 때보다 낮아지게 된다.
제어 신호(ctrl)의 전위 레벨은 상기 제 1 저항부(121)와 제 2 저항부(R4)의 저항비에 따라 달라짐으로, 상기 제 2 저항부(R4)의 저항값이 고정되어 있는 상태에서 상기 제 1 저항부(121)의 총 저항값이 낮아지면 상기 제어 신호(ctrl)의 전위 레벨 또한 낮아진다.
따라서 상기 파워 다운 모드 신호(Power_Down)가 디스에이블되었을 때보다 상기 파워 다운 모드 신호(Power_Down)가 인에이블되었을 때가 상기 제어 신호(ctrl)의 전위 레벨이 낮아진다. 상기 제어 신호(ctrl)의 전위 레벨이 낮아지면 감지 신호(DET)는 하이에서 로우로 천이되는 시간이 길어지게 된다.
결국, 본 발명에 따른 내부 전압 생성 회로는 노멀 모드와 파워 다운 모드시 상기 제어 신호(ctrl)의 전위 레벨을 제어하여 상기 감지 신호(DET)가 하이에서 로우로 천이하는 시간을 길어지게 한다. 따라서 노멀 모드와 파워 다운 모드시 상기 내부 전압(Vin)을 생성하는 펌핑 빈도수가 달라진다. 노멀 모드시 상기 제어 신호(ctrl)의 전위 레벨을 파워 다운 모드시보다 높게하여 상기 감지 신호(DET)를 생성하고 상기 내부 전압(Vin)을 생성한다. 또한 파워 다운 모드시 상기 제어 신호(ctrl)의 전위 레벨을 노멀 모드시보다 낮게 하여 상기 감지 신호(DET)를 생성하고 상기 내부 전압(Vin)을 생성한다. 따라서 파워 다운 모드시 노멀 모드보다 상기 내부 전압(Vin)을 생성하는 펌핑 빈도수가 낮아진다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 파워 다운 모드시 종래의 내부 전압 생성 회로보다 전류 소모를 줄이는 효과가 있다.

Claims (16)

  1. 활성화를 위한 제 1 전압과 제 2 전압을 파워 다운 모드 신호에 응답하여 제어 신호로서 선택적으로 인가 받고 기준 전압과 내부 전압을 비교하여 감지 신호를 생성하는 내부 전압 감지 수단; 및
    상기 감지 신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성회로.
  2. 제 1 항에 있어서,
    상기 내부 전압 감지 수단은
    상기 파워 다운 모드 신호에 응답하여 상기 제 1 전압과 상기 제 2 전압 레벨의 상기 제어 신호를 선택적으로 출력하는 제어 신호 생성부, 및
    상기 제어 신호의 전위 레벨에 따라 상기 기준 전압과 상기 내부 전압을 비교하는 동작 속도가 제어되는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 제어 신호 생성부는
    상기 파워 다운 모드 신호가 인에이블되면 상기 제 2 전압 레벨의 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제어 신호 생성부는
    상기 파워 다운 모드 신호가 디스에이블되면 상기 제 1 전압 레벨의 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 1 전압은 상기 제 2 전압 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  6. 제어 신호에 의해 활성화 여부가 결정되며, 제 1 전압과 제 2 전압의 레벨차를 파워 다운 모드 신호에 따라 분배비를 다르게 하여 생성된 분배 전압을 상기 제어 신호로서 인가 하고 기준 전압과 내부 전압을 비교하여 감지 신호를 생성하는 내부 전압 감지 수단; 및
    상기 감지 신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 내부 전압 감지 수단은
    상기 제 1 전압과 제 2 전압의 레벨차를 상기 파워 다운 모드 신호에 따라 분배비를 다르게 하여 생성된 상기 분배 전압을 상기 제어 신호로서 출력하는 제어 신호 생성부; 및
    상기 제어 신호의 전위 레벨에 응답하여 상기 기준 전압과 상기 내부 전압을 비교하는 동작 속도가 제어되는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  8. 제 7 항에 있어서,
    상기 제 1 전압은 외부 전압 레벨이고 상기 제 2 전압은 접지 레벨인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  9. 제 7 항에 있어서,
    상기 제어 신호 생성부는
    상기 제 1 전압과 상기 제 2 전압 사이에 제 1 저항부, 및 제 2 저항부를 포함하고, 상기 제 1 저항부와 상기 제 2 저항부가 연결된 노드에서 상기 제어 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  10. 제 9 항에 있어서,
    상기 제어 신호 생성부는
    상기 제 1 저항부는 상기 파워 다운 모드 신호에 응답하여 총 저항값이 변하고 상기 제 2 저항부의 저항값은 고정된 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  11. 제 10 항에 있어서,
    상기 제 1 저항부는
    상기 파워 다운 모드 신호가 인에이블되면 총 저항값이 디스에이블되었을 때보다 작아지는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  12. 제 11 항에 있어서,
    상기 제 1 저항부는
    복수개의 저항 소자가 직렬로 연결된 저항 소자 체인, 및
    게이트단에 상기 파워 다운 모드 신호를 공통 입력 받는 트랜지스터 사이에 저항 소자가 연결된 가변 저항부를 포함하며 상기 저항 소자 체인과 상기 가변 저항부는 병렬로 연결된 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  13. 기준 전압과 내부 전압을 비교하여 감지 신호를 생성하고 파워 다운 모드의 활성화 여부에 따라 상기 감지 신호의 레벨 천이 시간을 제어하는 내부 전압 감지 수단; 및
    상기 감지 신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  14. 제 13 항에 있어서,
    상기 내부 전압 감지 수단은
    상기 파워 다운 모드 신호의 입력에 응답하여 상기 내부 전압 감지 수단의 활성화를 제어하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  15. 제 14 항에 있어서,
    상기 제어 신호 생성부는
    상기 내부 전압 감지 수단의 활성화를 제어하는 제어 신호를 출력하며, 상기 파워 다운 모드 신호의 활성화 여부에 따라 상기 제어 신호의 전위 레벨을 각각 다르게 하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  16. 제 15 항에 있어서,
    상기 제어 신호 생성부는
    상기 파워 다운 모드 신호 활성화시 상기 제어 신호의 전위 레벨을 노멀 모드시 보다 낮게 생성하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
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