KR100728903B1 - 반도체 메모리 장치의 내부 전압 제어 회로 - Google Patents

반도체 메모리 장치의 내부 전압 제어 회로 Download PDF

Info

Publication number
KR100728903B1
KR100728903B1 KR1020050129743A KR20050129743A KR100728903B1 KR 100728903 B1 KR100728903 B1 KR 100728903B1 KR 1020050129743 A KR1020050129743 A KR 1020050129743A KR 20050129743 A KR20050129743 A KR 20050129743A KR 100728903 B1 KR100728903 B1 KR 100728903B1
Authority
KR
South Korea
Prior art keywords
voltage
high potential
internal voltage
internal
potential voltage
Prior art date
Application number
KR1020050129743A
Other languages
English (en)
Inventor
최향화
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050129743A priority Critical patent/KR100728903B1/ko
Application granted granted Critical
Publication of KR100728903B1 publication Critical patent/KR100728903B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Abstract

본 발명은 온도 조건에 따라 내부 전압의 목표 레벨을 제어하는 반도체 메모리 장치의 내부 전압 제어 회로를 제시한다.
본 발명의 반도체 메모리 장치의 내부 전압 제어 회로는 내부 전압을 감지하여 상기 내부 전압에 대해 온도 조건에 따라 다른 인에이블 타임을 갖는 내부 전압 인에이블 신호를 생성하여 출력하는 내부 전압 감지 수단 및 상기 내부 전압 인에이블 신호의 인에이블 여부에 대응하여 상기 내부 전압의 펌핑 동작을 수행하는 내부 전압 펌프를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 온도 조건에 따라 내부 전압을 생성하는 펌프의 동작 시간을 다르게 부여함으로써 내부 전압의 목표 레벨을 제어하여 온도 조건의 변화에 따라 발생하는 트랜지스터의 특성 변화로 인한 오동작을 방지하는 이점이 있다.
반도체 메모리 장치, 내부 전압, 목표 레벨

Description

반도체 메모리 장치의 내부 전압 제어 회로{Circuit for Controlling Internal Voltate in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 고전위 전압 제어 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 고전위 전압 감지 수단의 내부 구성도,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 고전위 전압 제어 회로의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 고전위 전압 감지 수단의 내부 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10/30 : 고전위 전압 감지 수단 20 : 고전위 전압 펌프
110/310 : 전압 분배부 120/320 : 비교부
130/330 : 구동부
본 발명은 반도체 메모리 장치의 내부 전압 제어 회로에 관한 것으로, 보다 상세하게는 온도 조건에 따라 내부 전압의 목표 레벨을 제어하는 반도체 메모리 장 치의 내부 전압 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부 공급전원(VDD) 및 그라운드 전압(VSS) 등의 전압을 칩의 외부로부터 공급 받아 고전위 전압(VPP) 및 기판 바이어스 전압(VBB) 등의 내부 전압을 자체적으로 생성하여 사용한다. 이 때 반도체 메모리 장치는 상기 내부 전압의 목표 레벨을 설정하여 현재 내부 전압의 상기 목표 레벨의 초과 여부를 감지하고 미달되었을시 상기 내부 전압을 펌핑하여 상기 내부 전압이 상기 목표 레벨을 유지하도록 제어한다. 이하에서는 상기 내부 전압으로 상기 고전위 전압(VPP)이 사용되는 것을 예로 들어 설명하기로 한다.
이하, 종래의 기술에 따른 고전위 전압 감지 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 고전위 전압 제어 회로의 구성을 나타낸 블록도이다.
상기 고전위 전압 제어 회로는 상기 고전위 전압(VPP)의 레벨을 감지하여 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력하는 고전위 전압 감지 수단(10) 및 상기 고전위 전압 인에이블 신호(VPP_enb)의 인에이블 여부에 대응하여 상기 고전위 전압(VPP)의 펌핑 동작을 수행하는 고전위 전압 펌프(20)로 구성된다.
여기에서 상기 고전위 전압 인에이블 신호(VPP_enb)가 하이 레벨(High Level)이면 인에이블 된 것이고 상기 고전위 전압 인에이블 신호(VPP_enb)가 로우 레벨(Low Level)이면 디스에이블 된 것이라 칭하기로 한다.
상기 고전위 전압 감지 수단(10)은 상기 고전위 전압(VPP)의 레벨을 감지하여 감지된 고전위 전압(VPP)의 레벨이 목표 레벨보다 낮으면 하이 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력하고, 감지된 고전위 전압(VPP)의 레벨이 목표 레벨보다 높으면 로우 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력한다.
이후 상기 고전위 전압 펌프(20)는 상기 고전위 전압 감지 수단(10)으로부터 전달되는 상기 고전위 전압 인에이블 신호(VPP_enb)가 하이 레벨이면 상기 고전위 전압(VPP)의 레벨을 높이기 위한 펌핑 동작을 수행하고, 상기 고전위 전압 인에이블 신호(VPP_enb)가 로우 레벨이면 펌핑 동작을 중지한다. 상기 고전위 전압 펌프(20)가 펌핑 동작을 중지하면 상기 고전위 전압(VPP)의 레벨은 시간의 흐름에 따라 조금씩 떨어지게 된다.
도 2는 도 1에 도시한 고전위 전압 감지 수단의 내부 구성도이다.
도시한 바와 같이, 상기 고전위 전압 감지 수단(10)은 상기 고전위 전압(VPP)의 레벨을 일정 비율로 분배하기 위한 전압 분배부(110), 상기 전압 분배부(110)에서 출력되는 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하기 위한 비교부(120) 및 상기 비교부(120)에서 출력되는 신호를 구동하여 상기 고전위 전압 인에이블 신호(VPP_enb)를 출력하는 구동부(130)로 구성된다.
여기에서 상기 전압 분배부(110)는 상기 고전위 전압(VPP)이 인가되며 노드 1(N1)과 연결되는 제 1 저항(112) 및 상기 노드 1(N1)과 연결되며 그라운드 전압(VSS)이 인가되는 제 2 저항(114)으로 구성된다.
또한 상기 비교부(120)는 외부 공급전원(VDD) 및 상기 그라운드 전압(VSS)이 각각 인가되며, 상기 분배 전압(Vdiv)과 상기 기준 전압(Vref)의 입력에 대응하여 동작하는 차동 증폭기 형태로 구성된다.
그리고 상기 구동부(130)는 상기 비교부(120)에서 출력되는 신호를 구동하기 위해 직렬 연결된 복수 개의 인버터로 구성된다. 여기에서는 상기 인버터가 홀수 개의 직렬 연결로 구성되는 것을 가정하여 설명하기로 한다.
상기 전압 분배부(110)의 제 1 및 제 2 저항(112, 114)이 같은 크기의 저항이라 하면, 상기 분배 전압(Vdiv)은 상기 고전위 전압(VPP)의 2분의 1에 해당하는 레벨을 갖는 전압이다. 그리고 상기 기준 전압(Vref)은 상기 고전위 전압(VPP)의 목표 레벨의 2분의 1에 해당하는 레벨을 갖는 전압이다. 즉 상기 기준 전압(Vref)은 상기 고전위 전압(VPP)의 목표 레벨을 제시하기 위한 전압인 것이다.
상기 분배 전압(Vdiv)이 상기 기준 전압(Vref)보다 더 높은 레벨이면 상기 비교부(120)의 제 3 트랜지스터(126)에는 제 4 트랜지스터(128)보다 더 많은 양의 전류가 흐르게 된다. 따라서 노드 2(N2)의 전압 레벨은 낮아지게 되고 제 1 및 제 2 트랜지스터(122, 124)에는 이전보다 더 많은 양의 전류가 흐르게 된다. 따라서 노드 3(N3)의 전압 레벨은 높아지게 된다. 이후 상기 구동부(130)는 상기 노드 3(N3)에 인가된 하이 레벨의 신호를 반전 및 구동시켜 로우 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성한다. 상기 로우 레벨의 고전위 전압 인에이블 신호(VPP_enb)가 상기 고전위 전압 펌프(20)에 입력되면 상기 고전위 전압 펌프(20)는 펌핑 동작을 중단한다.
즉 상기 고전위 전압 감지 수단(10)에 의해 상기 고전위 전압(VPP)이 목표 레벨보다 높은 레벨임이 감지되었으므로 상기 고전위 전압 펌프(20)는 상기 고전위 전압(VPP)을 펌핑하는 동작을 중단하게 된 것이다.
그러나 상기 분배 전압(Vdiv)이 상기 기준 전압(Vref)보다 더 낮은 레벨이면 상기 비교부(120)의 제 3 트랜지스터(126)에는 제 4 트랜지스터(128)보다 더 적은 양의 전류가 흐르게 된다. 따라서 노드 2(N2)의 전압 레벨은 높아지게 되고 제 1 및 제 2 트랜지스터(122, 124)에는 이전보다 더 적은 양의 전류가 흐르게 된다. 따라서 노드 3(N3)의 전압 레벨은 낮아지게 된다. 이후 상기 구동부(130)는 상기 노드 3(N3)에 인가된 로우 레벨의 신호를 반전 및 구동시켜 하이 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성한다. 상기 하이 레벨의 고전위 전압 인에이블 신호(VPP_enb)가 상기 고전위 전압 펌프(20)에 입력되면 상기 고전위 전압 펌프(20)는 상기 고전위 전압(VPP)의 레벨을 높이기 위한 펌핑 동작을 수행한다.
즉 상기 고전위 전압 감지 수단(10)에 의해 상기 고전위 전압(VPP)이 목표 레벨보다 낮은 레벨임이 감지되었으므로 상기 고전위 전압 펌프(20)는 상기 고전위 전압(VPP)을 펌핑하는 동작을 수행하게 되는 것이다.
반도체 메모리 장치는 여러 가지 온도 조건에서 사용될 수 있다. 일반적으로 반도체 메모리 장치 내의 트랜지스터들은 저온 상황에서는 문턱 전압(Threshold Voltage)이 높아지고 고온 상황에서는 문턱 전압이 낮아지는 특성 변화를 겪는다. 셀 트랜지스터의 경우 워드라인을 활성화시키는 상기 고전위 전압(VPP)의 인에이블 여부에 따라 턴 온(turn on) 또는 턴 오프(turn off) 되는데, 이 때 온도가 상승하 면 상기 셀 트랜지스터의 문턱 전압이 낮아져 데이터 손실 등의 오동작이 발생할 가능성이 생긴다. 또한 온도가 하강하여 상기 셀 트랜지스터의 문턱 전압이 높아지면 데이터 입출력이 용이하게 이루어지지 않는 문제점이 생긴다. 그러나 현재까지는 온도에 따라 내부 전압의 레벨을 다르게 제어하지 못하여 상술한 문제점이 그대로 존재해 왔다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 온도 조건에 따라 내부 전압을 생성하는 펌프의 동작 시간을 다르게 부여함으로써 내부 전압의 목표 레벨을 제어하여 온도 조건의 변화에 따라 발생하는 트랜지스터의 특성 변화로 인한 오동작을 방지하는 반도체 메모리 장치의 내부 전압 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 제어 회로는, 내부 전압을 감지하여 상기 내부 전압에 대해 온도 조건에 따라 다른 인에이블 타임을 갖는 내부 전압 인에이블 신호를 생성하여 출력하는 내부 전압 감지 수단; 및 상기 내부 전압 인에이블 신호의 인에이블 여부에 대응하여 상기 내부 전압의 펌핑 동작을 수행하는 내부 전압 펌프;를 포함하며, 상기 내부 전압 감지 수단은, 제 1 전압의 레벨을 온도에 따라 다른 비율로 분배하는 전압 분배부; 상기 전압 분배부에서 출력되는 분배 전압과 기준 전압을 비교하기 위한 비교부; 및 상기 비교부에서 출력되는 신호를 구동하여 상기 내부 전압 인에이블 신호를 출력하는 구동부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 고전위 전압 제어 회로의 구성을 나타낸 블록도로서, 내부 전압으로 고전위 전압(VPP)이 사용되는 것을 예로 들어 나타낸 것이다.
상기 고전위 전압 제어 회로는 고전위 전압(VPP)의 레벨을 감지하여 상기 고전위 전압(VPP)에 대해 온도 조건에 따라 다른 인에이블 타임을 갖는 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력하는 고전위 전압 감지 수단(30) 및 상기 고전위 전압 인에이블 신호(VPP_enb)의 인에이블 여부에 대응하여 상기 고전위 전압(VPP)의 펌핑 동작을 수행하는 고전위 전압 펌프(20)로 구성된다.
여기에서 상기 고전위 전압 인에이블 신호(VPP_enb)가 하이 레벨(High Level)이면 인에이블 된 것이고 상기 고전위 전압 인에이블 신호(VPP_enb)가 로우 레벨(Low Level)이면 디스에이블 된 것이라 칭하기로 한다.
상기 고전위 전압 감지 수단(30)은 상기 고전위 전압(VPP)의 레벨을 감지하여 감지된 고전위 전압(VPP)의 레벨이 목표 레벨보다 낮으면 하이 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력하고, 감지된 고전위 전압(VPP)의 레벨이 목표 레벨보다 높으면 로우 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력한다.
이 때 상기 고전위 전압 감지 수단(30)의 온도 조건에 따라 상기 목표 레벨은 달라진다. 즉 기준 온도에 비해 온도가 높아지면 상기 목표 레벨은 낮아지고 그에 따라 상기 고전위 전압 감지 수단(30)은 상기 기준 온도일 때보다 인에이블 타 임이 짧은 상기 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력한다.
반면에 상기 기준 온도에 비해 온도가 높아지면 상기 목표 레벨은 높아지고 그에 따라 상기 고전위 전압 감지 수단(30)은 상기 기준 온도일 때보다 인에이블 타임이 긴 상기 고전위 전압 인에이블 신호(VPP_enb)를 생성하여 출력한다.
이후 상기 고전위 전압 펌프(20)는 상기 고전위 전압 감지 수단(10)으로부터 전달되는 상기 고전위 전압 인에이블 신호(VPP_enb)가 하이 레벨이면 상기 고전위 전압(VPP)의 레벨을 높이기 위한 펌핑 동작을 수행하고, 상기 고전위 전압 인에이블 신호(VPP_enb)가 로우 레벨이면 펌핑 동작을 중지한다. 상기 고전위 전압 펌프(20)가 펌핑 동작을 중지하면 상기 고전위 전압(VPP)의 레벨은 시간의 흐름에 따라 조금씩 떨어지게 된다.
도 4는 도 3에 도시한 고전위 전압 감지 수단의 내부 구성도이다.
도시한 바와 같이, 상기 고전위 전압 감지 수단(30)은 상기 고전위 전압(VPP)의 레벨을 온도에 따라 다른 비율로 분배하는 전압 분배부(310), 상기 전압 분배부(310)에서 출력되는 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하기 위한 비교부(320) 및 상기 비교부(320)에서 출력되는 신호를 구동하여 상기 고전위 전압 인에이블 신호(VPP_enb)를 출력하는 구동부(330)로 구성된다.
여기에서 상기 전압 분배부(310)는 코어 전압(Vcore)이 인가되며 노드 1(N1)과 연결되는 제 1 저항부(312) 및 상기 노드 1(N1)과 연결되며 그라운드 전압(VSS)이 인가되는 제 2 저항부(314)으로 구성된다.
이 때 상기 제 1 저항부(312)는 게이트 단에 상기 고전위 전압(VPP)이 입력 되고 드레인 단에 상기 코어 전압(Vcore)이 인가되며 소스 단이 상기 노드 1(N1)과 연결되는 제 1 트랜지스터(3122)로 구성된다.
또한 상기 제 2 저항부(314)는 게이트 단에 상기 코어 전압(Vcore)이 입력되고 드레인 단이 상기 노드 1(N1)과 연결되는 제 2 트랜지스터(3142) 및 상기 제 2 트랜지스터(3142)의 소스 단과 연결되며 상기 그라운드 전압(VSS)이 인가되는 저항기(3144)로 구성된다.
또한 상기 비교부(320)는 외부 공급전원(VDD) 및 상기 그라운드 전압(VSS)이 각각 인가되며, 상기 분배 전압(Vdiv)과 상기 기준 전압(Vref)의 입력에 대응하여 동작하는 차동 증폭기 형태로 구성된다.
그리고 상기 구동부(330)는 상기 비교부(320)에서 출력되는 신호를 구동하기 위해 직렬 연결된 복수 개의 인버터로 구성된다. 여기에서는 상기 인버터가 홀수 개의 직렬 연결로 구성되는 것을 가정하여 설명하기로 한다.
상기 전압 분배부(310)에서 상기 제 1 저항부(312)의 상기 제 1 트랜지스터(3122)의 게이트 단에는 상기 고전위 전압(VPP)이 입력되고 상기 제 2 저항부(314)의 상기 제 2 트랜지스터(3142)에는 상기 코어 전압(Vcore)이 입력된다. 일반적으로 상기 고전위 전압(VPP)은 상기 코어 전압(Vcore)보다 높은 레벨의 전압이므로 상기 제 2 트랜지스터(3142)와 상기 제 1 트랜지스터(3122)가 같은 크기의 트랜지스터라 하면 상기 제 2 트랜지스터(3142)가 더 큰 저항값을 갖는다. 게다가 상기 제 2 저항부(314)에는 상기 제 2 트랜지스터(3142)와 상기 저항기(3144)가 구비되므로 상기 제 2 저항부(314)는 상기 제 1 저항부(314)에 비해 큰 저항값을 갖는다. 상기 분배 전압(Vdiv)은 상기 코어 전압(Vcore)을 상기 제 1 및 제 2 저항부(312, 314)의 저항비에 의해 분배한 전압이다. 이 때 상기 고전위 전압(VPP)의 레벨이 상승하면 상기 제 1 트랜지스터(3122)의 저항값이 작아지므로 상기 분배 전압(Vdiv)의 레벨은 높아진다. 반대로 상기 고전위 전압(VPP)의 레벨이 하강하면 상기 제 1 트랜지스터(3122)의 저항값이 커지므로 상기 분배 전압(Vdiv)의 레벨은 낮아진다. 상기 기준 전압(Vref)은 이와 같이 동작하는 상기 분배 전압(Vdiv)과 비교하기 위한 전압으로서, 상기 고전위 전압(VPP)의 목표 레벨과 일정 비율을 유지하는 레벨의 전압이다. 즉 상기 기준 전압(Vref)은 상기 고전위 전압(VPP)의 목표 레벨을 제시하는 전압인 것이다.
상술한 바와 같이, 상기 제 1 저항부(312)는 하나의 트랜지스터로 구성되고 상기 제 2 저항부(314)는 하나의 트랜지스터와 하나의 저항기로 구성된다. 트랜지스터는 온도 변화에 따라 문턱 전압이 변화하게 되므로 저항기에 비해 온도 변화에 따른 저항값의 변동률이 커지게 된다. 따라서 상기 제 1 저항부(312)는 상기 제 2 저항부(314)에 비해 온도 변화에 더 민감한 반응을 보인다. 온도가 상승하면 상기 제 1 저항부(312)의 저항값의 하락폭은 상기 제 2 저항부(314)의 저항값의 하락폭보다 커지게 되고 온도가 하강하면 상기 제 1 저항부(312)의 저항값의 상승폭은 상기 제 2 저항부(314)의 저항값의 상승폭보다 커지게 된다.
상기 분배 전압(Vdiv)이 상기 기준 전압(Vref)보다 더 높은 레벨이면 상기 비교부(320)의 제 3 트랜지스터(326)에는 제 4 트랜지스터(328)보다 더 많은 양의 전류가 흐르게 된다. 따라서 노드 2(N2)의 전압 레벨은 낮아지게 되고 제 1 및 제 2 트랜지스터(322, 324)에는 이전보다 더 많은 양의 전류가 흐르게 된다. 따라서 노드 3(N3)의 전압 레벨은 높아지게 된다. 이후 상기 구동부(330)는 상기 노드 3(N3)에 인가된 하이 레벨의 신호를 반전 및 구동시켜 로우 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성한다. 상기 로우 레벨의 고전위 전압 인에이블 신호(VPP_enb)가 상기 고전위 전압 펌프(20)에 입력되면 상기 고전위 전압 펌프(20)는 펌핑 동작을 중단한다.
즉 상기 고전위 전압 감지 수단(30)에 의해 상기 고전위 전압(VPP)이 목표 레벨보다 높은 레벨임이 감지되었으므로 상기 고전위 전압 펌프(20)는 상기 고전위 전압(VPP)을 펌핑하는 동작을 중단하게 된 것이다.
그러나 상기 분배 전압(Vdiv)이 상기 기준 전압(Vref)보다 더 낮은 레벨이면 상기 비교부(320)의 제 3 트랜지스터(326)에는 제 4 트랜지스터(328)보다 더 적은 양의 전류가 흐르게 된다. 따라서 노드 2(N2)의 전압 레벨은 높아지게 되고 제 1 및 제 2 트랜지스터(322, 324)에는 이전보다 더 적은 양의 전류가 흐르게 된다. 따라서 노드 3(N3)의 전압 레벨은 낮아지게 된다. 이후 상기 구동부(330)는 상기 노드 3(N3)에 인가된 로우 레벨의 신호를 반전 및 구동시켜 하이 레벨의 고전위 전압 인에이블 신호(VPP_enb)를 생성한다. 상기 하이 레벨의 고전위 전압 인에이블 신호(VPP_enb)가 상기 고전위 전압 펌프(20)에 입력되면 상기 고전위 전압 펌프(20)는 상기 고전위 전압(VPP)의 레벨을 높이기 위한 펌핑 동작을 수행한다.
즉 상기 고전위 전압 감지 수단(30)에 의해 상기 고전위 전압(VPP)이 목표 레벨보다 낮은 레벨임이 감지되었으므로 상기 고전위 전압 펌프(20)는 상기 고전위 전압(VPP)을 펌핑하는 동작을 수행하게 되는 것이다.
이와 같이 동작하는 고전위 전압 제어 회로의 온도가 상승하면, 상기 전압 분배부(310)의 상기 제 1 저항부(312)의 저항값의 하락폭이 상기 제 2 저항부(314)의 저항값의 하락폭보다 커지게 되고 상기 분배 전압(Vdiv)은 더 높은 레벨의 전압이 된다. 상기 고전위 전압 펌프(20)의 펌핑 동작이 중단되면 상기 고전위 전압(VPP)의 레벨은 시간의 흐름에 따라 조금씩 낮아지게 된다. 이 때 상기 고전위 전압(VPP)의 레벨이 상기 목표 레벨보다 낮아져도 상기 분배 전압(Vdiv)은 여전히 상기 기준 전압(Vref)보다 높은 값을 유지하므로 상기 고전위 전압 인에이블 신호(VPP_enb)는 계속 로우 레벨로 출력된다. 따라서 상기 고전위 전압(VPP)은 기존의 목표 레벨보다 소정 레벨 낮아진 이후에 다시 펌핑되어 상승하기 시작한다. 즉 상기 고전위 전압(VPP)의 목표 레벨이 낮아진 것이다.
그러나 온도가 하강하면 상기 전압 분배부(310)의 상기 제 1 저항부(312)의 저항값의 상승폭이 상기 제 2 저항부(314)의 저항값의 상승폭보다 커지게 되고 상기 분배 전압(Vdiv)은 더 낮은 레벨의 전압이 된다. 이 때 상기 고전위 전압(VPP)이 목표 레벨이 도달한 상태이더라도 상기 분배 전압(Vdiv)이 상기 기준 전압(Vref)보다 낮기 때문에 상기 고전위 전압 인에이블 신호(VBB_enb)는 계속 하이 레벨로 출력된다. 따라서 상기 고전위 전압 펌프(20)는 상기 분배 전압(Vdiv)의 레벨이 상기 기준 전압(Vref)의 레벨에 도달할 때까지 펌핑 동작을 지속한다. 즉 상기 고전위 전압(VPP)의 목표 레벨이 높아진 것이다.
이처럼 온도가 상승하면 상기 고전위 전압(VPP)의 목표 레벨을 낮추고 온도 가 하강하면 상기 고전위 전압(VPP)의 목표 레벨을 높임으로써 온도 변화에 따른 셀 트랜지스터의 문턱 전압 변화로 인한 오동작을 방지할 수 있게 되었다. 즉 문턱 전압이 낮아진 셀 트랜지스터에는 낮은 레벨의 상기 고전위 전압(VPP)을 공급하고 문턱 전압이 높아진 셀 트랜지스터에는 높은 레벨의 상기 고전위 전압(VPP)을 공급하여 반도체 메모리 장치가 온도 변화에 유동적으로 대처할 수 있게 되는 것이다. 그러나 상술한 본 발명의 내부 전압 제어 회로는 상기 고전위 전압(VPP)에만 한정되지는 않으며 내부 전압을 감지한 후 펌핑 동작하여 생성하는 모든 내부 전압에 적용 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 내부 전압 제어 회로는 반도체 메모리 장치의 온도 조건에 따라 내부 전압을 생성하는 펌프의 동작 시간을 다르게 부여함으로써 내부 전압의 목표 레벨을 제어하여 온도 조건의 변화에 따라 발생하는 트랜지스터의 특성 변화로 인한 오동작을 방지하는 효과가 있다.

Claims (9)

  1. 내부 전압을 감지하여 상기 내부 전압에 대해 온도 조건에 따라 다른 인에이블 타임을 갖는 내부 전압 인에이블 신호를 생성하여 출력하는 내부 전압 감지 수단; 및
    상기 내부 전압 인에이블 신호의 인에이블 여부에 대응하여 상기 내부 전압의 펌핑 동작을 수행하는 내부 전압 펌프;
    를 포함하며,
    상기 내부 전압 감지 수단은,
    제 1 전압의 레벨을 온도에 따라 다른 비율로 분배하는 전압 분배부;
    상기 전압 분배부에서 출력되는 분배 전압과 기준 전압을 비교하기 위한 비교부; 및
    상기 비교부에서 출력되는 신호를 구동하여 상기 내부 전압 인에이블 신호를 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 전압 분배부는,
    상기 제 1 전압이 인가되며 제 1 노드와 연결되는 제 1 저항부; 및
    상기 제 1 노드와 연결되며 제 2 전압이 인가되는 제 2 저항부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  4. 제 3 항에 있어서,
    상기 제 1 저항부는 상기 제 2 저항부에 비해 온도 변화에 따른 저항값의 변동률이 더 큰 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  5. 제 3 항에 있어서,
    상기 제 1 저항부는,
    게이트 단에 제 3 전압이 입력되고 드레인 단에 상기 제 1 전압이 인가되며 소스 단이 상기 제 1 노드와 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  6. 제 3 항에 있어서,
    상기 제 2 저항부는,
    게이트 단에 상기 제 1 전압이 입력되고 드레인 단이 상기 제 1 노드와 연결 되는 트랜지스터; 및
    상기 트랜지스터의 소스 단과 연결되며 상기 제 2 전압이 인가되는 저항기;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  7. 제 5 항에 있어서,
    상기 제 1 전압은 코어 전압(Vcore)이고, 상기 제 2 전압은 그라운드 전압(VSS)이며, 상기 제 3 전압은 고전위 전압(VPP)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  8. 제 1 항에 있어서,
    상기 비교부는,
    제 2 및 제 3 전압이 각각 인가되며, 상기 분배 전압과 상기 기준 전압의 입력에 대응하여 동작하는 차동 증폭기 형태로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  9. 제 8 항에 있어서,
    상기 제 2 전압은 외부 공급전원(VDD)이고, 상기 제 3 전압은 그라운드 전압(VSS)인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
KR1020050129743A 2005-12-26 2005-12-26 반도체 메모리 장치의 내부 전압 제어 회로 KR100728903B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050129743A KR100728903B1 (ko) 2005-12-26 2005-12-26 반도체 메모리 장치의 내부 전압 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050129743A KR100728903B1 (ko) 2005-12-26 2005-12-26 반도체 메모리 장치의 내부 전압 제어 회로

Publications (1)

Publication Number Publication Date
KR100728903B1 true KR100728903B1 (ko) 2007-06-15

Family

ID=38359575

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050129743A KR100728903B1 (ko) 2005-12-26 2005-12-26 반도체 메모리 장치의 내부 전압 제어 회로

Country Status (1)

Country Link
KR (1) KR100728903B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050063880A (ko) * 2003-12-23 2005-06-29 삼성전자주식회사 온도감지 데이터에 응답하는 내부회로를 갖는 반도체메모리장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050063880A (ko) * 2003-12-23 2005-06-29 삼성전자주식회사 온도감지 데이터에 응답하는 내부회로를 갖는 반도체메모리장치

Similar Documents

Publication Publication Date Title
US8390265B2 (en) Circuit for generating reference voltage of semiconductor memory apparatus
US7834680B2 (en) Internal voltage generation circuit for generating stable internal voltages withstanding varying external conditions
US8194476B2 (en) Semiconductor memory device and method for operating the same
KR100798804B1 (ko) 반도체 메모리 장치
KR100757919B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로 및 방법
US9323260B2 (en) Internal voltage generation circuits and semiconductor devices including the same
US20120153986A1 (en) Semiconductor device and method for operating the same
US20120218019A1 (en) Internal voltage generating circuit and testing method of integrated circuit using the same
KR100784918B1 (ko) 반도체 메모리 장치의 내부전압 발생기
US8749299B2 (en) Semiconductor device generating varied internal voltages
KR20080043500A (ko) 내부전압 검출기 및 이를 이용한 내부전압 발생장치
KR100728903B1 (ko) 반도체 메모리 장치의 내부 전압 제어 회로
KR20070079111A (ko) 반도체 메모리 장치의 기준 전압 생성 회로
KR100784909B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로
KR20080098572A (ko) 반도체 메모리 장치의 내부 전원 전압 발생 회로
KR100825021B1 (ko) 내부전압 생성기
KR100753080B1 (ko) 내부전원 생성장치
KR20030002508A (ko) 안정적인 승압 전압을 발생시킬 수 있는 반도체 메모리장치의 승압 전압 발생 회로
KR101026380B1 (ko) 전압레벨 검출회로
KR100922885B1 (ko) 내부전압 발생회로
US7990206B2 (en) Device for supplying temperature dependent negative voltage
US7772719B2 (en) Threshold voltage control circuit and internal voltage generation circuit having the same
KR20100078223A (ko) 반도체 메모리 장치의 음 전압 감지 회로
KR20050095052A (ko) 하프 전원 전압 발생 회로
KR100613445B1 (ko) 고전압 감지회로 및 이를 이용한 고전압 펌핑장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee