KR20050063880A - 온도감지 데이터에 응답하는 내부회로를 갖는 반도체메모리장치 - Google Patents

온도감지 데이터에 응답하는 내부회로를 갖는 반도체메모리장치 Download PDF

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Abstract

온도변화에 따른 내부회로의 출력특성 변화를 보상하고 전력소모를 저감하기 위하여, 온도감지 데이터에 응답하는 내부회로를 갖는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 온도의 증가에 따라 전류가 감소하는 감소 저항 브랜치와 연결된 전류미러 타입 차동증폭기를 포함하며, 상기 반도체 메모리 장치의 주변온도에 응답하여 생성된 온도출력을 온도감지 데이터로서 출력하는 온도감지 회로와; 상기 온도감지 회로의 상기 온도감지 데이터에 응답하여 출력레벨이 조절되는 내부회로를 구비한다.

Description

온도감지 데이터에 응답하는 내부회로를 갖는 반도체 메모리 장치{semiconductor memory device having internal circuit responding to temperature sensing data}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도감지 데이터에 응답하는 내부회로를 갖는 반도체 메모리 장치에 관한 것이다.
CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(devices)은 휴대용 퍼스널 컴퓨터들, PDA, 서버들, 또는 워크스테이션들과 같은 다양한 전기적 제품(electrical products)내로 합체되어진다. 그러한 전기적 제품들이 전원절약을 위한 슬립 모드(sleep mode)에 있을 경우에 대부분의 회로 콤퍼넌트들은 턴 오프 상태로 된다. 그러나, 휘발성 반도체 메모리에 속하는 디램(DRAM)은 메모리 셀에 저장된 데이터를 계속적으로 보존하기 위해 자체적으로 메모리 셀의 데이터를 리프레쉬하여야 한다. 그러한 셀프 리프레쉬 동작의 필요에 기인하여 디램에서는 셀프 리프레쉬 전력이 소모된다. 보다 저전력을 요구하는 바테리 오퍼레이티드 시스템(battery operated system)에서 전력 소모를 줄이는 것은 매우 중요하며 크리티컬(critical)한 이슈이다.
셀프 리프레쉬에 필요한 전력소모를 줄이는 시도중 하나는 리프레쉬 주기를 온도에 따라 변화시키는 것이다. 디램 셀의 데이터 보유 시간은 온도가 낮을 수록 길어지는 것이 일반적이므로, 낮은 온도에서는 리프레쉬 클럭의 주파수를 높은 온도에서 의 경우에 비해 낮추는 것에 의해 전력소모가 줄어들 수 있다. 또한, 디램 등과 같은 반도체 메모리 장치에서 주변 온도를 감지하기 위한 온도감지 회로를 칩 내부에 설치하여 두고, 온도에 따라 전력소모를 제어하기 위한 기술의 예는 대한민국에서 2001년 1월 15일자로 공개된 공개특허공보의 공개번호 2001-0004581에 개시되어 있다. 상기 기술은 리프레쉬 동작시 전력소모를 줄이기 위해, 일정한 온도 이하에서는 리프레쉬 동작을 낮은 전압으로 수행하고 일정한 온도 이상에서는 리프레쉬 동작을 높은 전압으로 수행한다.
한편, 반도체 메모리 장치의 내부에는 리프레쉬 회로뿐만 아니라 다양한 내부회로들이 구비되어 있다. 예를 들면, 일정한 기준전압을 발생하기 위한 기준전압 발생기나 출력 드라이버가 그것이다.
상기한 종래 기술과 리프레쉬 제어를 온도에 따라 수행하기 위해 온도감지 회로를 갖는 타 종래 기술들은 리프레쉬 회로 이외의 각종 내부회로들의 제어에 대해서는 관심을 갖지 않는다. 보다 저전력을 요구하는 바테리 오퍼레이티드 시스템에 디램 등과 같은 반도체 메모리가 채용되는 경우에 그러한 각종 내부회로들이 감지온도에 따라 최적으로 제어된다면 전력 소모는 획기적으로 줄어들며, 온도변화에 따른 내부회로의 출력특성 변화가 보상될 수 있을 것이다.
따라서, 저전력 고집적 반도체 메모리 장치의 경우에 리프레쉬 회로 뿐만 아니라 칩 내부의 각종 내부회로의 동작을 감지온도에 따라 제어할 필요성이 있다.
따라서, 본 발명의 목적은 리프레쉬 회로 이외의 내부회로들의 출력특성을 온도감지 데이터에 따라 조절할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 온도변화에 따른 내부회로의 출력특성 변화를 보상하고 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 내부회로의 전력소모를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 DC 발생기의 출력특성을 온도감지 데이터에 따라 조절할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 출력 드라이버의 구동능력을 온도감지 데이터에 따라 조절할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 터미네이션 회로의 임피던스 매칭을 온도감지 데이터에 따라 조절할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 센스앰프의 센싱능력을 온도감지 데이터에 따라 조절할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 입력버퍼의 셋업 및 홀드타임을 온도감지 데이터에 따라 조절할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 구현 예에 따라, 반도체 메모리 장치는, 온도의 증가에 따라 전류가 감소하는 감소 저항 브랜치와 연결된 전류미러 타입 차동증폭기를 포함하며, 상기 반도체 메모리 장치의 주변온도에 응답하여 생성된 온도출력을 온도감지 데이터로서 출력하는 온도감지 회로와; 상기 온도감지 회로의 상기 온도감지 데이터에 응답하여 출력레벨이 조절되는 내부회로를 구비한다.
바람직하기로, 상기 온도감지 회로는 밴드 갭 레퍼런스 회로를 이용한 회로일 수 있으며, 상기 내부회로는 기준전압 발생회로, 고전압 발생회로, 기판전압 발생회로, 데이터 출력 드라이버, 온 다이 터미네이션 회로, 입출력 센스앰프 회로, 또는 입력 버퍼중 적어도 하나일 수 있다.
상기한 본 발명의 반도체 메모리 장치에 따르면, 온도변화에 따른 내부회로의 출력특성 변화가 보상되어 동작 안정성이 개선되고, 전력소모가 저감되는 이점이 있다.
이하에서는 본 발명에 따라 온도감지 데이터에 응답하는 내부회로를 갖는 반도체 메모리 장치에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 관련 블록도이다. 온도센서(100), 제어신호 생성부(200), DC 발생기(300), 출력 드라이버(400), 터미네이션 회로(500), 센스앰프(600), 및 입력버퍼(700)는 반도체 메모리 장치의 칩 내에서 설치되어, 상기 반도체 메모리 장치의 동작을 위한 구성요소들의 일부로서 기능한다. 상기 온도센서(100)와 상기 제어신호 생성부(200)는 상기 반도체 메모리 장치의 주변온도에 응답하여 생성된 온도출력을 온도감지 데이터로서 출력하는 온도감지 회로를 구성한다.
상기 제어신호 생성부(200)로부터 출력되는 상기 온도감지 데이터는 상기 DC 발생기(300), 출력 드라이버(400), 터미네이션 회로(500), 센스앰프(600), 또는 입력버퍼(700)에 선택적으로 인가될 수 있다. 즉, DC 발생기(300), 출력 드라이버(400), 터미네이션 회로(500), 센스앰프(600), 또는 입력버퍼(700)등과 같은 내부회로에서, 출력 드라이버(400)만을 온도에 따라 제어할 필요가 있는 경우에 상기 온도감지 데이터는 상기 출력 드라이버(400)만에 인가될 수 있는 것이다.
본 발명에 적용되는 온도감지 회로의 예들은 도 2a와 도 2b에 도시된다. 도 2a 및 도 2b는 도 1중 온도감지 회로의 구현 예를 각기 보여주는 회로도들이다.
먼저, 도 2a를 참조하면, 통상적인 밴드 갭 레퍼런스(band-gap reference)회로를 이용한 온도감지 회로의 회로구성이 보여진다. 도 2a에서, 상기 온도센서(100)는 전류 미러 타입의 차동증폭기를 구성하는 PMOS 트랜지스터들(PM1-PM4)과 NMOS 트랜지스터들(NM1-NM4), 저항들(Rr1, R1, R2), 및 다이오드들(D1, D2)로 구성되고, 상기 제어신호 생성부(200)는 제1, 2비교기(COMP1, COMP2)로 구성된다. 상기 온도센서(100)내의 상기 저항들(R1,R2)을 통해 각기 흐르는 전류(I1,I2)는 온도의 증가에 따라 모두 감소하므로 상기 저항들(R1,R2)이 연결되어 있는 각각의 브랜치(branch)는 감소저항 브랜치로서 칭해진다. 한편, 상기 저항(Rr1)을 통해 흐르는 전류(Ir)는 온도의 증가에 따라 증가하므로 상기 저항(Rr1)이 연결되어 있는 브랜치는 증가저항 브랜치로서 명명된다. 도면에서, 다이오드(D1)와 다이오드(D2)는 서로 동일한 사이즈의 접합 다이오드이며, PMOS 트랜지스터들(PM1-PM4)의 사이즈 비율은 PM1 : PM2 : PM3 : PM4 = M : 1 : M : M 으로 설정되며, NMOS 트랜지스터들(NM1-NM4)의 사이즈 비율도 마찬가지이다. 여기서 사이즈는 트랜지스터의 채널 길이(L)와 게이트 폭(W)의 곱에 의해 설정된다.
상기 도 2a에 도시된 온도센서(100)의 동작은 이하에서 설명된다. 상기 차동증폭기를 구성하는 PMOS 트랜지스터들(MP1,MP2)과 NMOS 트랜지스터들(MN1,MN2)의 전류 미러동작에 의해, Io:Ir=1:1의 전류가 흐르고, 각기 대응되는 브랜치들에 나타나는 전압은 서로 동일한 레벨로 된다. 통상적인 접합 다이오드에서 턴온 구간에서의 전류 식은 I=Is{e(VD/VT)-1} ≒Is*e(VD/VT)로 된다. 여기서, Is 는 역방향 포화 전류이고, VD 는 다이오드 전압이고, VT는 kT/q로서 써멀 전압(thermal voltage)을 가리킨다. 또한, *는 곱셈을 나타내는 기호(x)로서 사용되었다.
상기 브랜치(Io)와 브랜치(Ir)에 나타나는 전압은 서로 동일하므로, VD1 = VD2 + Ir*Rr1 이 되고, Io = Is*e(VD1/VT)⇒ VD1 = VT*ln(Io/Is)로 된다.
또한, Ir = Is*e(VD2/VT)⇒ VD2 = VT*ln(Ir/Is) = VT*ln(M*Io/Is)이므로, VT*ln(Io/Is) = VT*ln(M* Io/Is) + Ir*Rr1 이된다.
따라서, Ir = VT*ln(M)/Rr1 이 되므로, 브랜치(Io)에는 온도에 비례하는 전류가 흐르게 된다. 또한, I1과 Io에 비슷한 량의 전류가 흐르도록 하면 브랜치(I1)의 전압은 저항(Rr1)에 걸리는 전압과 거의 같게 되고, Ir(Rr1) = VD1 = VT*ln(Io/Is) 로 나타난다. 통상적으로 VT에 비해 역방향 포화전류 Is는 온도 증가에 따라 훨씬 크게 증가하므로 다이오드 전압은 온도에 따라 감소하는 특성을 갖는다. 따라서, I1(R1)의 전압이 온도 증가에 따라 감소하므로 전류 I1도 온도 증가에 따라 감소한다. 마찬가지로, I2(R2) 전압도 온도 증가에 따라 감소하므로 전류 I2도 온도 증가에 따라 감소한다.
그러므로, 기준전류(Ir)를 결정하고, 상기 감소 저항(R1,R2)브랜치들의 저항값들을 튜닝하면 도 3에서 보여지는 바와 같은 특정온도들(T1,T2)에서 Ir와 I1,I2의 값이 크로스(cross)되게 할 수 있다. 결국, 상기 도 2a의 온도센서(100)는 두 특정온도들(T1,T2)에서 트립 포인트(trip point)를 갖도록 설계된 온도감지기로서 기능한다.
도 3은 도 2a 및 도 2b의 온도감지 회로의 동작에 따라 나타나는 온도 대 전류변화 그래프로서, 가로축은 온도를 세로축은 전류를 나타낸다. 도면에서, 기준전류(Ir)와 제 1 감지전류(I1)가 교차하는 지점은 제 1 설정온도(T1)로 결정되고, 기준전류(Ir)와 제 2 감지전류(I2)가 교차하는 지점은 제 2 설정온도(T2)로 결정된다. 기준전류(Ir), 제 1 감지전류(I1), 및 제 2 감지전류(I2)에 각각 대응하여 나타나는 전압들(ORef, OT1, OT2)는 상기 제1,2 비교기들(COMP1, COMP2)의 입력 단자로 대응적으로 인가된다. 상기 제1,2 비교기들(COMP1, COMP2)은 상기 전압들을 서로 비교하고 온도감지 데이터(O1,O2)를 각기 출력한다. 디지털 데이터인 상기 데이터(O1, O2)는 도 3에서 전압파형(O1,O2)으로서 나타난다. 도 3에서 특정온도(T1)가 예를 들어 45℃라고 할 경우에 상기 특정온도(T2)는 예를 들어 55℃가 될 수 있다.
도 2a의 온도감지 회로는 예컨대 1.6 V 이하의 낮은 동작전압에서 사용되기 어렵다. 왜냐하면, 다이오드(D1)에 걸리는 전압(VD1)과 NMOS 트랜지스터(NM1)의 문턱전압(Vth)과 PMOS 트랜지스터(PM1)의 드레인/소스간 포화전압(Vds, sat)을 합한 값이 1.6V 근방의 전압으로 나타나기 때문이다.
따라서, 약 1.6 V 이하의 동작전원전압이 반도체 메모리 장치에 사용될 경우에는 도 2b와 같은 온도감지 회로의 채용이 권고된다.
도 2b를 참조하면, 도 2b와 유사하게 두 특정온도들(T1,T2)에서 트립 포인트(trip point)를 갖도록 설계된 온도감지기가 보여진다. 온도센서(100)는 기준출력전압(ORef)을 발생시키는 기준전압 발생회로(60), 제 1 설정온도를 검출하기 위하여 제 1 감지출력전압(OT1)을 발생시키는 제 1 온도감지부(40), 제 2 설정온도를 검출하기 위하여 제 2 감지출력전압(OT2)을 발생시키는 제 2 온도감지부(20)로 구성되고, 상기 제어신호 생성부(200)는 상기 도 2a와 마찬가지로 제1, 2비교기(COMP3, COMP4)로 구성된다. 상기 제어신호 생성부(200)는 상기 기준출력전압(ORef)과 제1 감지출력전압(OT1), 및 기준출력전압(ORef)과 제 2 감지출력전압(OT2)을 각기 서로 비교하여 제1,2 온도감지 데이터(O1,O2)를 각기 출력한다.
상기 기준전압 발생회로(60)는 전원전압(Vcc)에 연결된 소스 단자와 노드(N1)에 연결된 게이트 단자와 노드(N2)에 연결된 드레인 단자를 가지는 PMOS 트랜지스터(PM6), 전원전압(Vcc)에 연결된 소스 단자와 노드(N1)에 연결된 게이트 단자와 노드(N3)에 연결된 드레인 단자를 가지는 PMOS 트랜지스터(PM5), 노드(N2)에 연결된 일측단을 갖는 기준저항(Rr2), 기준저항(Rr2)의 타측단에 연결된 애노드와 접지에 연결된 캐소드를 가지는 다이오드(D4), 노드(N3)에 연결된 애노드와 접지에 연결된 캐소드를 가지는 다이오드(D3), 및 노드(N2)에 연결된 제 1 입력단자와 노드(N3)에 연결된 제 2 입력단자와 노드(N1)에 연결된 출력단자를 가지는 제1 연산증폭기(OP1)를 구비한다.
상기 제 1 온도감지부(40)는 전원전압(Vcc)에 연결된 소스 단자와 노드(N4)에 연결된 게이트 단자와 노드(N5)에 연결된 드레인 단자를 가지는 PMOS 트랜지스터(PM7), 노드(N5)에 연결된 일측단과 접지에 연결된 타측단을 갖는 제 1 감지저항(R3), 및 노드(N5)에 연결된 제 1 입력단자와 노드(N2)에 연결된 제 2 입력단자와 노드(N4)에 연결된 출력단자를 가지는 제2 연산증폭기(OP2)를 구비한다.
상기 제2 온도감지부(20)는 전원전압(Vcc)에 연결된 소스 단자와 노드(N6)에 연결된 게이트 단자와 노드(N7)에 연결된 드레인 단자를 가지는 PMOS 트랜지스터(PM8), 노드(N7)에 연결된 일측단과 접지에 연결된 타측단을 갖는 제 2 감지저항(R4), 및 노드(N7)에 연결된 제 1 입력단자와 노드(N2)에 연결된 제 2 입력단자와 노드(N6)에 연결된 출력단자를 가지는 제3 연산증폭기(OP3)를 구비한다.
도 2b와 같이 구성된 온도감지 회로의 동작은 이하에서 설명된다. 도 2a의 경우와 유사하게, 다이오드(D3)와 다이오드(D4)는 동일한 사이즈의 접합 다이오드라고 하고, PMOS 트랜지스터들(PM5, PM6, PM7, PM8)의 사이즈는 M : 1 : M : M 이라고 가정한다. 상기 제1-3 연산증폭기들(OP1-OP3)의 입력단자로 흐르는 전류는 무시할 수 있으므로, PMOS 트랜지스터(PM5)의 드레인 단자로 흐르는 전류는 다이오드(D3)를 따라 흐르는 전류와 같고, PMOS 트랜지스터(PM6)의 드레인 단자로 흐르는 전류는 기준저항(Rr2)을 따라 흐르는 전류와 같고, PMOS 트랜지스터(PM7)의 드레인 단자로 흐르는 전류는 제 1 감지저항(R3)을 따라 흐르는 전류와 같고, PMOS 트랜지스터(PM8)의 드레인 단자로 흐르는 전류는 제 2 감지저항(R4)을 따라 흐르는 전류와 같다. 그리고, 노드(N2), 노드(N3), 노드(N5), 및 노드(N7)는 모두 상기 제1-3 연산증폭기들(OP1-OP3)의 대응되는 입력단자에 연결되어 있으므로 노드들의 전위는 모두 동일한 전위를 갖는 다고 할 수 있다. PMOS 트랜지스터들(PM5, PM6, PM7, PM8)의 사이즈는 M : 1 : M : M 으로 설정되어 있기 때문에 상기 트랜지스터들의 드레인 단자를 따라 각기 흐르는 전류의 비도 M : 1 : M : M 으로 된다.
따라서, 턴온 조건을 만족하였을 때, 접합 다이오드에 흐르는 전류는 통상적으로 수식 1과 같이 된다.
(수학식 1)
여기서, Is는 접합 다이오드의 역방향 포화전류이고, VD는 다이오드 양단간의 전압이고, VT는 열전압(thermal voltage)으로서 (k ×T)/q 의 값을 가진다.
도 2b의 노드(N2)과 노드(N3)의 전압(V(N2), V(N3))은 서로 동일한 값을 가지므로, 수식 2와 같이 표현된다.
(수식 2)
여기서, VD3는 다이오드(D3) 양단간에 걸리는 전압이며 VD4는 다이오드(D4) 양단간에 걸리는 전압이다. Io = Is * e(VD3/VT) 이므로 VD3 = VT * ln(Io/Is)가 되고, Ir = Is * e(VD4/VT) 이므로 VD4 = VT *ln(Ir/Is) = VT *ln((Io/M)/Is) 이 된다. 수식 2에서, VD3 = VD4 + Ir *Rr2 이므로 전류(Ir)은 다음의 수식으로 표현된다.
(수식 3)
따라서, 온도에 비례하는 전류가 저항(Rr2)을 통하여 흐르게 된다. 상기한 바와 같이, 노드(N2), 노드(N3), 노드(N5), 및 노드(N7)는 모두 연산증폭기의 입력단자에 연결되어 있으므로 노드(N5)의 전위(V(N5))와 노드(N7)의 전위(V(N7))는 V(N3)와 거의 동일하다. V(N3)는 다이오드(D3) 양단간의 전압과 같고, VT ×ln(Io/Is)의 값을 가진다. 일반적으로, 온도가 증가함에 따라 VT가 증가하지만, Is가 훨씬 더 큰 비율로 증가하므로 다이오드 양단간의 전압은 온도의 증가에 따라 감소하게 된다. 온도가 증가함에 따라, V(N5)와 V(N7)는 감소하므로 제 1 감지저항(R3)을 통해 흐르는 제 1 감지전류(I1)와 제 2 감지저항(R4)을 통해 흐르는 제 2 감지전류(I2)는 모두 온도증가에 따라 감소하는 특성을 가진다.
온도가 증가함에 따라, 기준저항(Rr2)을 통해 흐르는 기준전류(Ir)은 증가하고 제1 감지저항(R3)을 통해 흐르는 전류(I1)와 제 2 감지저항(R4)을 통해 흐르는 전류(I2)는 모두 온도증가에 따라 감소한다. 그러므로, 기준전류(Ir)를 결정하고, 상기 감소 저항(R3,R4)브랜치들의 저항값들을 튜닝하면 도 3에서 보여지는 바와 같은 특정온도들(T1,T2)에서 Ir와 I1,I2의 값이 크로스(cross)되게 할 수 있다.
기준전류(Ir), 제 1 감지전류(I1), 및 제 2 감지전류(I2)에 각각 대응하여 나타나는 전압들(ORef, OT1, OT2)는 상기 제1,2 비교기들(COMP3, COMP4)의 입력 단자로 대응적으로 인가된다. 상기 제1,2 비교기들(COMP3, COMP4)은 상기 전압들을 서로 비교하고 온도감지 데이터(O1,O2)를 각기 출력한다.
도 2b에 도시된 바와 같은 온도감지 회로가 동작하기 위한 최소의 전원전압은 다이오드(D3) 양단의 전압(VD3)과 PMOS 트랜지스터(PM5)의 드레인/소스간 포화전압(Vds, sat)을 합한 값으로 설정되는데, 그 값은 약 1.1 V로 될 수 있다. 따라서, 도 2b의 회로는 도 2a에 도시된 바와 같은 온도감지 회로에 비해 낮은 전원전압에서 동작이 가능함을 알 수 있다.
따라서, 반도체 메모리 장치에 사용되는 동작전원전압의 레벨에 따라 상술한 두 개의 온도감지 회로중 하나가 선택적으로 채용될 수 있다.
이하에서는 상기한 바와 같은 온도감지 회로에서 출력된 온도감지 데이터에 의해 내부회로들의 출력특성이 어떻게 조절되어지는 가가 설명될 것이다.
도 4 내지 도 6은 도 1중 DC 발생기(300)의 구현 예를 각기 보여주는 내부회로도들로서, 도 4는 반도체 메모리 장치의 메모리 셀 어레이용 기준전압(Vrefa) 또는 주변회로용 기준전압(Vrefp)을 발생하기 위한 기준전압 발생기의 회로를 보인 것이고, 도 5는 반도체 메모리 장치의 워드라인 부스팅 등과 같은 용도로서 필요한 고전압(VPP)을 발생하는 고전압 발생기의 회로를 보인 것이다. 또한, 도 6은 반도체 메모리 장치의 기판(substrate) 또는 벌크(bulk)에 인가되는 네거티브 전압(또는 기판 바이어스 전압)을 발생하는 기판 바이어스 전압 발생회로를 보인 것이다.
먼저, 도 4의 기준전압 발생회로는, PMOS 트랜지스터(PM1-PM2)와 NMOS 트랜지스터(NM1-NM3)로 구성된 전류미러 타입 차동증폭기(10)와, 구동용 PMOS 트랜지스터(PM3)와, 제1,2 가변저항(R1,R2)으로 구성되어 있다. 본 분야에서 널리 공지된 기준전압 발생회로는 상기 제1,2 가변저항(R1,R2)을 제외하고는 도 4의 회로구성과 실질적으로 동일한 구성을 가진다.
도 2a 또는 도 2b와 같은 온도감지 회로에서 출력된 온도감지 데이터는 온도의 변화에 따라 상기 기준전압 발생회로내의 상기 제1,2 가변저항(R1,R2)의 저항값을 변화시킴에 의해 기준전압 출력특성이 조절된다. 보다 구체적으로, 기준전압(Vrefa,Vrefp)의 레벨 증가(up)는 상기 제1 가변저항(R1)의 저항값을 크게 하거나 상기 제2 가변저항(R2)의 저항값을 낮추는 것에 의해 달성되고, 기준전압(Vrefa,Vrefp)의 레벨 감소(down)는 상기 제1 가변저항(R1)의 저항값을 작게 하거나 상기 제2 가변저항(R2)의 저항값을 높이는 것에 의해 달성된다.
온도감지 데이터에 따라 상기 제1,2 가변저항(R1,R2)의 저항값을 변화시키는 것은 도 11 및 도 12에 나타나 있다. 도 11 및 도 12는 상기 내부회로들에 채용된 가변저항들의 저항 값 변화원리를 설명하기 위해 제시된 도면들이다. 먼저, 도 11을 참조하면, PMOS 트랜지스터(PM1)와 제1,2 저항(R1,R2)의 연결구성이 보여진다. 상기 PMOS 트랜지스터(PM1)의 게이트 단자에 상기 온도감지 데이터가 제어신호(CON1)로서 인가된다고 하면, 상기 PMOS 트랜지스터(PM1)의 턴온 또는 턴오프 동작에 따라 노드(ND1)의 전압(OUT)이 높거나 낮아진다. 예를 들어, 상기 PMOS 트랜지스터(PM1)가 턴 오프된 경우에는 제1 저항(R1)의 저항값이 전원전압과 노드(ND1)간에 존재한다. 상기 PMOS 트랜지스터(PM1)가 턴 온된 경우에는 상기 제1 저항(R1)의 저항값과 상기 PMOS 트랜지스터(PM1)의 턴온 저항값을 합한 병렬 합성저항값이 상기 전원전압과 노드(ND1)간에 존재한다. 상기 병렬 합성저항값은 상기 제1 저항(R1)의 저항값 보다 낮은 저항값이 되며, 이 경우에 상기 제1 저항(R1)을 통해 흐르는 전류는 거의 없으므로, 전압(V1)은 낮아진다. 결국, 도 11에서 전압(V2)은 전압(V1) * [R2/(R1+R2)]로 나타나므로, 상기 PMOS 트랜지스터(PM1)가 턴 온된 경우에 상기 노드(ND1)의 전압(OUT)은 높아진다.
도 12를 참조하면, NMOS 트랜지스터들(N1-N6)로 이루어진 직렬 저항의 제어구성이 보여진다. 제어신호(CON2)에 의해 PMOS 트랜지스터(PM1)가 턴 온되면, 상기 NMOS 트랜지스터들(N2,N3)에 의한 직렬 합성저항이 무시될 수 있으므로, 상기 PMOS 트랜지스터(PM1)가 턴 오프된 경우에 비해, 출력되는 전압(OUT)은 높아진다.
상기한 바와 같이, 도 11 및 도 12와 같은 구성으로 가변저항 소자를 구성함에 의해 온도감지 데이터에 따라 출력특성이 조절된다. 필요한 경우에 도 11의 노드(ND1)와 접지단자 간에 제2 저항(R2)과는 병렬로 제어용 트랜지스터를 더 설치하여 출력 전압(OUT)의 레벨을 조절할 수 있음은 물론이다.
다시 도 4를 참조하면, 상기 기준전압 발생회로내의 상기 제1,2 가변저항(R1,R2)의 저항값을 도 11 및 도 12와 같은 원리로 변화시킴에 의해 기준전압 출력특성은 조절된다. 온도의 증가에 따라 기준전압(Vrefa,Vrefp)의 레벨이 낮아지는 것을 보상하여야 할 경우에는 도 11 및 도 12에서와 같은 제어 트랜지스터들을 턴오프 시킴에 의해 상기 제1 가변저항(R1)의 저항값이 커지도록 하거나 상기 제2 가변저항(R2)의 저항값이 낮아 지도록 한다. 반대로, 온도의 감소에 따라 기준전압(Vrefa,Vrefp)의 레벨이 높아지는 것을 보상하여야 할 경우에는 상기 제1 가변저항(R1)의 저항값이 작아기도록 하거나 상기 제2 가변저항(R2)의 저항값이 높아지도록 한다. 온도 감소의 경우에는 전력의 소모 역시 줄어들므로 반도체 메모리 장치의 파워 세이빙이 달성된다.
도 5를 참조하면, 고전압(VPP)을 발생하는 고전압 발생기의 회로구성이 보여진다. 도 5의 고전압 발생기는, PMOS 트랜지스터(PM1-PM2)와 NMOS 트랜지스터(NM1-NM3)로 구성된 전류미러 타입 차동증폭기(10)와, 발진기(20)와, 차아지 펌프(30)와, 제1,2 가변저항(R1,R2)으로 구성되어 있다. 본 분야에서 널리 공지된 고전압 발생기의 회로구성은 상기 제1,2 가변저항(R1,R2)을 제외하고는 도 5의 회로구성과 실질적으로 동일한 구성을 가진다.
도 2a 또는 도 2b와 같은 온도감지 회로에서 출력된 온도감지 데이터는 온도의 변화에 따라 상기 고전압 발생회로내의 상기 제1,2 가변저항(R1,R2)의 저항값을 변화시킴에 의해 고전압 출력특성이 조절된다. 도 4의 경우와 유사하게, 고전압(Vpp)의 레벨 증가(up)는 상기 제1 가변저항(R1)의 저항값을 크게 하거나 상기 제2 가변저항(R2)의 저항값을 낮추는 것에 의해 달성되고, 고전압(Vpp)의 레벨 감소(down)는 상기 제1 가변저항(R1)의 저항값을 작게 하거나 상기 제2 가변저항(R2)의 저항값을 높이는 것에 의해 달성된다. 상기 온도감지 데이터에 따라 상기 제1,2 가변저항(R1,R2)의 저항값을 변화시키는 것은 전술한 도 11 및 도 12에 의해 동일하게 구현될 수 있다. 따라서, 도 5의 경우에도 온도감지 데이터에 따라 고전압 출력특성이 조절되며 낮은 온도 영역에서는 전력의 소모가 줄어들 수 있다.
도 6을 참조하면, 네거티브 전압(Vbb)을 발생하는 기판 바이어스 전압 발생기의 회로구성이 보여진다. 도 6의 기판 바이어스 전압 발생기는, PMOS 트랜지스터(PM1-PM2)와 NMOS 트랜지스터(NM1-NM3)로 구성된 전류미러 타입 차동증폭기(10)와, 발진기(20)와, 차아지 펌프(30)와, 제1,2 가변저항(R1,R2)으로 구성되어 있다. 본 분야에서 널리 공지된 기판 바이어스 전압 발생기의 회로구성은 상기 제1,2 가변저항(R1,R2)을 제외하고는 도 6의 회로구성과 실질적으로 동일한 구성을 가진다.
도 2a 또는 도 2b와 같은 온도감지 회로에서 출력된 온도감지 데이터는 온도의 변화에 따라 상기 기판 바이어스 전압 발생기내의 상기 제1,2 가변저항(R1,R2)의 저항값을 변화시킴에 의해 네거티브 전압의 출력특성이 조절된다. 도 5의 경우와 유사하게, 기판 바이어스 전압(Vbb)의 레벨 증가(up)는 상기 제1 가변저항(R1)의 저항값을 작게 하거나 상기 제2 가변저항(R2)의 저항값을 크게 하는 것에 의해 달성되고, 네거티브 전압의 레벨 감소(down)는 상기 제1 가변저항(R1)의 저항값을 크게 하거나 상기 제2 가변저항(R2)의 저항값을 작게 하는 것에 의해 달성된다. 상기 온도감지 데이터에 따라 상기 제1,2 가변저항(R1,R2)의 저항값을 변화시키는 것은 전술한 도 11 및 도 12에 의해 동일하게 구현될 수 있다. 따라서, 도 6의 경우에도 온도감지 데이터에 따라 기판 바이어스 전압의 출력특성이 조절되며, 낮은 온도 영역에서는 차아지 펌프(30)의 펌핑동작의 클럭주파수를 높은 온도 영역에서 보다 낮게 함에 전력의 소모가 줄어들게 된다.
도 7은 도 1중 출력 드라이버(400)의 구현 예를 보여주는 내부회로도이다. 도면을 참조하면, 풀업용 PMOS 트랜지스터들(PM1-PM3)과, 풀다운용 NMOS 트랜지스터들(NM1-NM3)과, 제1-2 낸드 게이트들(ND1,ND3)과, 제1-2 앤드 게이트들(ND2,ND4)의 연결구성이 보여진다.
도 7의 제1-2 낸드 게이트들(ND1,ND3)의 일측 입력단(UP)에는 풀업 제어신호(UP)가 인가되고, 타측 입력단들(O1,O2)에는 도 2a 또는 도 2b와 같은 온도감지 회로에서 출력된 온도감지 데이터가 제어신호(O1,O2)로서 인가된다. 제1-2 앤드 게이트들(ND1,ND3)의 일측 입력단(DN)에는 풀다운 제어신호(DN)가 이 인가되고, 타측 입력단들(O1,O2)에는 도 2a 또는 도 2b와 같은 온도감지 회로에서 출력된 온도감지 데이터가 제어신호(O1,O2)로서 인가된다. 예를 들어, 상기 풀업 제어신호(UP)와, 상기 풀다운 제어신호(DN)와, 상기 온도감지 데이터(O1)가 모두 논리 하이(H)로서 인가되는 경우에, 풀업용 PMOS 트랜지스터들(PM1-PM2)과, 풀다운용 NMOS 트랜지스터들(NM1-NM2)이 출력 드라이빙 동작에 참여하므로 출력(DOUT)의 세기는, 풀업용 PMOS 트랜지스터(PM1)와 풀다운용 NMOS 트랜지스터(NM1)가 구동되는 경우에 비해 강하게 된다. 또한, 상기 온도감지 데이터(O2)가 추가로 논리 하이(H)로서 인가되면, 도 7의 단위 드라이버 모두가 구동되므로 출력(DOUT)의 세기는 더욱 강하게 된다. 따라서, 도 7의 경우에는 온도감지 데이터에 따라 출력 드라이버의 데이터 출력특성이 조절되며, 낮은 온도 영역에서는 단위 드라이버의 구동 개수를 높은 온도 영역에서 보다 줄이는 것에 의해 전력소모는 줄어든다.
도 8은 도 1중 터미네이션 회로(500)의 구현 예를 보여주는 내부회로도이다. 도면을 참조하면, PMOS 트랜지스터들(PM1-PM3)과, NMOS 트랜지스터들(NM1-NM3)과, 제1-2 낸드 게이트들(ND1,ND2)과, 제1-2 앤드 게이트들(AD1,AD2)과, 저항들(R10,R20)의 연결구성이 보여진다. 임피던스 매칭을 이루기 위해 노드(NO1)에 인가되는 신호(Din)에 대한 온 다이(On Die)터미네이션의 조절은 온도의 변화에 따라 수행된다. 예를 들어, 인에이블 제어신호(EN)와, 상기 온도감지 데이터(O1,O2)가 모두 논리 하이(H)로서 인가되는 경우에, 풀업용 PMOS 트랜지스터들(PM1-PM3)과, 풀다운용 NMOS 트랜지스터들(NM1-NM3)이 모두 턴온된다. 한편, 온도가 낮아져서 온도감지 데이터(O1)가 논리 하이(H)로서 인가되면, 풀업용 PMOS 트랜지스터들(PM1,PM2)과, 풀다운용 NMOS 트랜지스터들(NM1,NM2)가 턴온된다. 결국, 터미네이션 저항의 변화가 온도의 증감에 따라 이루어지게 된다.
도 9는 도 1중 센스앰프(600)의 구현 예를 보여주는 내부회로도이다. 도면을 참조하면, 입출력(I/O) 라인에 설치되는 통상의 센스앰프의 구성이 보여진다. 센싱 인에이블 신호(EN)가 논리 하이로서 인가되고, 상기 온도감지 데이터(O1,O2)를 반전한 온도감지 데이터(/O1,/O2)가 모두 논리 로우(L)로서 인가되는 경우에, PMOS 트랜지스터들(PM7-PM10)이 턴온되어 센스 앰프의 센싱 출력의 세기는 증가된다. 한편, 온도가 하강하여 상기 온도감지 데이터(/O1,/O2)가 모두 논리 하이(L)로서 인가되는 경우에, PMOS 트랜지스터들(PM7-PM10)이 턴오프되어 센스 앰프의 센싱 출력의 세기는 감소된다.
도 10은 도 1중 입력버퍼(700)의 구현 예를 보여주는 내부회로도로서, 상기 온도감지 데이터(O1,O2) 및 상기 온도감지 데이터(O1,O2)를 반전한 온도감지 데이터(/O1,/O2)는 NMOS 트랜지스터들(N1,N2)과 PMOS 트랜지스터들(P1,P2)의 게이트에 각기 대응적으로 인가된다. 상기 NMOS 트랜지스터들(N1,N2)과 PMOS 트랜지스터들(P1,P2)이 모두 턴온되는 경우에 대응되는 저항들(RU1,RU2,RD1,RD2)은 동작적으로 디스커넥팅 상태로 되어 지연동작에는 참여하지 않는다. 상기 NMOS 트랜지스터들(N1,N2)과 PMOS 트랜지스터들(P1,P2)이 모두 턴 오프되는 경우에 상기 저항들(RU1,RU2,RD1,RD2)은 동작적으로 커넥팅 상태로 되어 지연동작에 참여한다. 따라서, 온도감지 데이터에 따라 데이터 입력버퍼의 셋업 및 홀드 타임이 조절될 수 있다.
도 13 및 도 14는 종래기술과 본 발명의 실시 예에 따른 온도 대 전류 소모량의 차이를 대조적으로 보여주는 그래프들로서, 도 13은 통상의 기준전압 발생기의 경우를 보인 것이고, 도 14는 도 4에서 보여지는 바와 같은 기준전압 발생기의 경우를 보인 것이다. 도면들에서, 가로축은 온도를 세로축은 전압 및 전류를 나타낸다. 도 14의 전류 그래프는 도 13의 전류 그래프에 비해 낮은 레벨의 커브를 가지므로 온도감지 데이터에 따라 출력특성을 제어하는 본 발명의 경우에 전류의 소모량은 현저히 줄어든다.
상술한 바와 같이, 온도 영역을 2개 이상의 영역으로 분할하여 두고 온도감지 데이터에 따라 출력 특성을 조절하면, 출력 특성이 온도에 따라 보상이 되어 동작안정성이 개선되면서도, 전력소모가 절감된다.
상기한 설명에서는 본 발명의 실시 예들를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 온도감지 데이터의 개수나 온도감지 데이터가 내부회로에 인가되도록 하는 방법을 다양하게 변경할 수 있음은 물론이다.
상기한 바와 같이 본 발명에 따르면, 상기한 본 발명의 반도체 메모리 장치에 따르면, 온도변화에 따른 내부회로의 출력특성 변화가 보상되어 동작 안정성이 개선되고, 전력소모가 저감되는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 관련 블록도
도 2a 및 도 2b는 도 1중 온도감지 회로의 구현 예를 각기 보여주는 회로도들
도 3은 도 2a 및 도 2b의 온도감지 회로의 동작에 따라 나타나는 온도 대 전류변화 그래프도
도 4 내지 도 6은 도 1중 DC 발생기(300)의 구현 예를 각기 보여주는 내부회로도들
도 7은 도 1중 출력 드라이버(400)의 구현 예를 보여주는 내부회로도
도 8은 도 1중 터미네이션 회로(500)의 구현 예를 보여주는 내부회로도
도 9는 도 1중 센스앰프(600)의 구현 예를 보여주는 내부회로도
도 10은 도 1중 입력버퍼(700)의 구현 예를 보여주는 내부회로도
도 11 및 도 12는 상기 내부회로들에 채용된 가변저항들의 저항 값 변화원리를 설명하기 위해 제시된 도면들
도 13 및 도 14는 종래기술과 본 발명의 실시 예에 따른 온도 대 전류 소모량의 차이를 대조적으로 보여주는 그래프들

Claims (17)

  1. 반도체 메모리 장치에 있어서:
    온도의 증가에 따라 전류가 감소하는 감소 저항 브랜치와 연결된 전류미러 타입 차동증폭기를 포함하며, 상기 반도체 메모리 장치의 주변온도에 응답하여 생성된 온도출력을 온도감지 데이터로서 출력하는 온도감지 회로와;
    상기 온도감지 회로의 상기 온도감지 데이터에 응답하여 출력레벨이 조절되는 내부회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 온도감지 회로는 밴드 갭 레퍼런스 회로를 이용한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 내부회로는 기준전압 발생회로임을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 내부회로는 상기 반도체 메모리 장치의 내부전원전압의 레벨 보다 높은 레벨을 갖는 고전압을 생성하기 위한 고전압 발생회로임을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 내부회로는 상기 반도체 메모리 장치의 내부전원전압의 레벨에 대하여 네거티브 전압레벨을 갖는 네거티브 전압을 생성하기 위한 기판전압 발생회로임을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 내부회로는 상기 반도체 메모리 장치의 데이터 출력 드라이버임을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 내부회로는 상기 반도체 메모리 장치의 온 다이 터미네이션 회로임을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 내부회로는 상기 반도체 메모리 장치의 입출력 라인에 연결된 입출력 센스앰프 회로임을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 내부회로는 상기 반도체 메모리 장치에 인가되는 각종 입력신호를 버퍼링하는 입력 버퍼임을 특징으로 하는 반도체 메모리 장치.
  10. 제3항 또는 제4항에 있어서, 상기 온도감지 데이터는 상기 내부회로의 출력단 저항을 가변적으로 변화시키는 트랜지스터의 게이트 단자에 인가됨을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 온도감지 회로는 온도 센서와 제어신호 생성부로 구성되고, 상기 온도센서는 기준출력전압을 발생시키는 기준전압 발생회로, 제1 설정온도를 검출하기 위하여 제1 감지출력전압을 발생시키는 제1 온도감지부, 제2 설정온도를 검출하기 위하여 제2 감지출력전압을 발생시키는 제2 온도감지부를 포함하며, 상기 제어신호 생성부는 상기 기준출력전압과 상기 제1,2 감지출력전압을 각기 서로 비교하여 제1,2 온도감지 데이터를 생성하는 제1, 2비교기로 구성됨을 특징으로 하는 반도체 메모리 장치.
  12. 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치의 주변온도를 전압신호로서 검출하는 온도센서와;
    상기 온도센서로부터 출력된 상기 전압신호를 기준신호와 비교하여 온도감지 데이터를 생성하는 제어신호 생성부와;
    상기 제어신호 생성부의 상기 온도감지 데이터에 응답하여 전압 출력레벨이 조절되는 DC 발생기를 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치의 주변온도를 전압신호로서 검출하는 온도센서와;
    상기 온도센서로부터 출력된 상기 전압신호를 기준신호와 비교하여 온도감지 데이터를 생성하는 제어신호 생성부와;
    상기 제어신호 생성부의 상기 온도감지 데이터에 응답하여 구동 출력레벨이 조절되는 출력 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치.
  14. 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치의 주변온도를 전압신호로서 검출하는 온도센서와;
    상기 온도센서로부터 출력된 상기 전압신호를 기준신호와 비교하여 온도감지 데이터를 생성하는 제어신호 생성부와;
    상기 제어신호 생성부의 상기 온도감지 데이터에 응답하여 터미네이션 저항 값이 조절되는 터미네이션 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치의 주변온도를 전압신호로서 검출하는 온도센서와;
    상기 온도센서로부터 출력된 상기 전압신호를 기준신호와 비교하여 온도감지 데이터를 생성하는 제어신호 생성부와;
    상기 제어신호 생성부의 상기 온도감지 데이터에 응답하여 센싱 출력레벨이 조절되는 센스앰프를 구비함을 특징으로 하는 반도체 메모리 장치.
  16. 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치의 주변온도를 전압신호로서 검출하는 온도센서와;
    상기 온도센서로부터 출력된 상기 전압신호를 기준신호와 비교하여 온도감지 데이터를 생성하는 제어신호 생성부와;
    상기 제어신호 생성부의 상기 온도감지 데이터에 응답하여 입력신호에 대한 셋업 및 홀드 타임이 조절되는 입력버퍼를 구비함을 특징으로 하는 반도체 메모리 장치.
  17. 내부회로들을 구비하는 반도체 메모리 장치에서의 출력특성 제어방법에 있어서:
    상기 반도체 메모리 장치의 주변온도에 대응되는 온도감지 데이터를 생성하는 단계와;
    상기 온도감지 데이터를 상기 내부회로들의 출력 변화단자에 인가함에 의해 상기 내부회로의 출력레벨이 조절되도록 하는 단계를 구비함을 특징으로 하는 출력특성 제어방법.
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