KR100666930B1

KR100666930B1 - 온-다이 터미네이션 회로를 구비하는 반도체메모리소자

Info

Publication number: KR100666930B1
Application number: KR1020040087455A
Authority: KR
Inventors: 이현철
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-10-29
Filing date: 2004-10-29
Publication date: 2007-01-11
Also published as: KR20060038234A

Abstract

본 발명은 PVT 변동에 상관없이 JEDEC 스펙의 규격을 만족시킬 수 있는 온-다이-터미네이션 회로를 갖는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 출력노드가 공통으로 접속되어 출력신호를 출력하기 위한 복수의 출력드라이버를 갖는 ODT 출력드라이버; 출력신호를 피드백 입력받아 레벨을 감지하기 위한 레벨 감지수단; 및 사용자의 설정 및 상기 레벨 감지수단의 출력신호에 응답하여 상기 복수의 출력드라이버 중 소정 개수를 턴온시키기 위한 제어수단을 포함하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자를 제공한다.

PVT 변동, 터미네이션, 저항, 불일치, 레벨 감지

Description

온-다이 터미네이션 회로를 구비하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING ON-DIE TERMINATION CIRCUIT}

도 1은 종래기술에 따른 온 다이 터미네이션 회로의 블록 구성도.

도 2는 본 발명의 일 실시예에 따른 온 다이 터미네이션 회로의 블록 구성도.

도 3은 도 2의 레벨 감지부의 내부 회로도.

* 도면 주요 부분에 대한 부호의 설명

200 : 레벨 감지부

320 : 디코딩부

340 : 제어신호 생성부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 PVT(Process, Voltage, Temperature) 변동에 상관없이 원하는 터미네이션-저항값을 얻을 수 있는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자에 관한 것이다.

CPU, 메모리, 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 소자들(devices)은 퍼스널 컴퓨터, 서버, 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체 되어진다. 대부분의 경우에, 상기 반도체 장치들은 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와, 내부의 신호들을 출력 패드들을 통해 외부로 제공하기 위한 출력회로를 가지고 있다.

한편, 전기적 제품의 동작스피드가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어 들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, 이하 '부정합'이라고 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다

따라서, 동작스피드의 고속화가 요구되는 수신측의 반도체 장치는 온-칩 터 미네이션(On-Chip Termination) 또는 온-다이 터미네이션 이라고 불리우는 임피던스 매칭회로를 상기 집적회로 칩내의 패드 근방에 채용하게 된다. 통상적으로 온-다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

도 1은 종래기술에 따른 반도체메모리소자의 온 다이 터미네이션 회로의 블록 구성도이다.

도 1를 참조하면, 종래기술에 따른 온 다이 터미네이션은 사용자의 선택에 따라 터미네이션-저항값을 조절하기 위한 저항 조절부(10)와, 저항조절부(10)에 응답하여 턴온/턴오프되며, 출력신호를 출력하는 노드가 병렬 연결되는 복수의 출력드라이버(22, 24, 26)를 갖는 ODT 출력드라이버(20)를 구비한다.

그리고 저항조절부(10)는 사용자에 의해 설정된 EMRS(Extend Mode Register Set)를 디코딩하여 출력드라이버(22, 24, 26)를 턴온(turn-on) 내지 턴오프(turn-off)시키기 위한 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)를 생성하기 위한 제어신호 생성부(12)와, 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)를 리커버리(recovery)하기 위한 버퍼부(14)를 구비한다.

그런데, 버퍼부(14)는 제어신호생성부(12)와 ODT 출력드라이버(20) 사이의 물리적 거리가 멀어 노이즈에 의해 제어신호의 전원레벨 떨어지는 것을 보완하기 위한 것으로, 제어신호 생성부(12)와 ODT 출력드라이버(20) 사이의 거리가 짧다면 필요하지 않은 구성요소이다.

한편, ODT 출력드라이버(20)가 구비하는 출력드라이버(22, 24, 26)는 모든 출력노드가 공통으로 묶여있기 때문에, 각 출력드라이버(22, 24, 26)가 출력노드에 병렬 연결된 형태를 갖는다. 따라서, 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)에 따라 턴온된 출력드라이버의 수가 많아질 수록 병렬 연결되는 저항 수가 증가하는 것이므로 터미네이션-저항값이 작아지며, 반대로 턴온된 출력드라이버의 수가 적어질 수록 터미네이션-저항값은 커진다.

사용자는 ERMS 설정을 통해 터미네이션 저항값을 50Ω, 75Ω, 150Ω 중 어느 하나로 설정할 수 있는데, 구체적으로 출력드라이버(22, 24, 26)의 턴온 저항값을 고려하여 이를 살펴보도록 한다.

출력드라이버(22, 24, 26)의 턴온 저항값은 각각 150Ω으로, ODT 출력드라이버(20)가 전부 턴온된 경우에는 150Ω 저항 3개가 병렬 연결되어 터미네이션-저항값은 50Ω이 된다. 또한, 출력드라이버 2개가 턴온된 경우에는 150Ω 저항 2개가 병렬 연결되어 터미네이션-저항값은 75Ω이 되며, 1개만 턴온된 경우에는 150Ω이 된다.

다음에서는 사용자의 EMRS 설정에 따라 터미네이션-저항값이 조절되는 과정을 살펴보도록 한다.

먼저, 사용자는 원하는 저항값을 EMRS에 설정한다.

이어, 제어신호 생성부(12)는 EMRS에 50 Ω이 설정된 경우 ODT 출력드라이버(20)가 모두 턴온되도록 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)를 모두 활성화시킨 다. 또한, 75Ω이 설정된 경우에는 3개의 출력드라이버(22, 24, 26) 중 출력 드라이버 2개만이 턴온되도록 해당 제어신호(ODT_PU<1：2>, ODT_PD<1：2>)를, 150Ω이 설정된 경우에는 출력 드라이버 1개만이 턴온되도록 해당 제어신호(ODT_PU<1>, ODT_PD<1>)를 활성화시킨다.

한편, JEDEC에서는 이러한 온 다이 터미네이션이 갖는 터미네이션-저항값에 대한 오차범위와, 출력신호의 전압레벨의 오차범위에 대해 각각 규정하고 있다.

먼저, 유효 터미네이션-저항값(Effective On-Die-Termination Resistance) Rtt(eff)는 하기 수학식 1에 정의된 바와 같으면, 오차범위는 ± 20％이다.

Rtt(eff) ＝ (V_IH(ac) － V_IL(ac))／I(V_IH(ac) － V_IL(ac))

또한, 출력신호의 전압레벨은 항상 전원전압 VDDQ/2를 유지되어야 하는데, 이 레벨은 풀업 경로 내 저항과 풀다운 경로 내 저항 사이에 부정합이 발생하면 유지되지 못한다. JEDEC에 규정된 출력신호의 전압레벨의 오차범위는 ± 6％이며, 출력신호가 갖는 전압레벨은 하기 수학식 2에 정의된 바와 같다.

delta VM ＝ (2×Vm/VDDQ － 1) × 100％

참고적으로, Vm은 출력신호(ODT_OUT)의 전원레벨을 의미한다.

한편, 전술한 바와 같은 온 다이 터미네이션 회로를 구비하는 반도체메모리소자는 공정 과정, 주변 온도, 구동전원의 레벨 등이 변동되면, 트랜지스터의 턴온 저항값이 변동되기 때문에, 유효 터미네이션-저항값(Rtt(eff))이나 출력신호의 전압레벨의 오차가 전술한 바와 같은 JEDEC 스펙을 만족시키지 못해 칩이 페일되는 문제점을 갖는다. 또한, 칩의 페일로 수율이 감소한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, PVT 변동에 상관없이 JEDEC스펙의 규격을 만족시킬 수 있는 온-다이-터미네이션 회로를 갖는 반도체메모리소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 출력노드가 공통으로 접속되어 출력신호를 출력하기 위한 복수의 출력드라이버를 갖는 ODT 출력드라이버; 출력신호를 피드백 입력받아 레벨을 감지하기 위한 레벨 감지수단; 및 사용자의 설정 및 상기 레벨 감지수단의 출력신호에 응답하여 상기 복수의 출력드라이버 중 소정 개수를 턴온시키기 위한 제어수단을 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 온 다이 터미네이션 회로의 블록 구성도이다.

도 2를 참조하면, 본 발명의 일 실시에에 따른 온 다이 터미네이션 회로는 출력노드가 공통으로 접속되어 출력신호(ODT_OUT)를 출력하기 위한 복수의 출력드라이버(110, 120, …, 190)를 갖는 ODT 출력드라이버(100)와, 출력신호(ODT_OUT)를 피드백 입력받아 레벨을 감지하기 위한 레벨 감지부(200)와, 사용자의 설정 및 레벨 감지부(200)의 출력신호(dtc)에 응답하여 복수의 출력드라이버(110, 120, …, 180) 중 소정 개수를 턴온시키기 위한 제어부(300)를 구비한다.

그리고 제어부(300)는 사용자의 EMRS 설정을 디코딩하여 출력하기 위한 디코딩부(320)와, 디코딩부(320) 및 레벨감지부(200)의 출력신호(dtc)에 응답하여 출력드라이버를 턴온시키기 위한 제어신호(ODT_PU<1:9>, ODT_PD<1:9>)를 생성하는 제어신호 생성부(340)를 구비한다.

또한, ODT 출력드라이버(100)는 동일한 회로적 구현을 가지며 출력노드가 공통으로 묶인 9개의 출력드라이버(110, 120, …, 190)를 구비하므로, 예시로서 제1 출력드라이버(110)를 살펴보도록 한다.

제1 출력드라이버(110)는 풀업-제어신호 ODT_PU<1>에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버(PM1)와, 풀업-드라이버(PM1)와 출력노드 사이에 위치하여 출력신호의 선형성을 유지시키기 위한 풀업-저항(R1)과, 풀다운-제어신호 ODT_PD<1>에 응답하여 출력노드를 풀다운 구동하기 위한 풀다운-드라이버(NM1)와, 풀다운-드라이버(NM1)와 출력노드 사이에 위치하여 출력신호의 선형성을 유지시키기 위한 풀다운-저항(R2)을 구비한다.

언급한 제1 출력드라이버(110)를 트랜지스터 레벨로 다시 살펴보면, 풀업-제어신호 ODT_PU<1>를 게이트 입력으로 가지며 자신의 소스단이 전원전압 VDDQ에 접속된 PMOS트랜지스터(PM1)와, PMOS트랜지스터(PM1)의 드레인단과 출력노드 사이에 연결된 풀업-저항(R1)과, 풀다운-제어신호 ODT_PD<1>를 게이트 입력으로 가지며 자신의 소스단이 전원전압 VSSQ에 접속된 NMOS트랜지스터(NM1)와, NMOS트랜지스터(NM1)의 드레인단과 출력노드 사이에 연결된 풀다운-저항(R2)을 구비한다.

도 3은 도 2의 레벨 감지부(200)의 내부 회로도이다.

도 3을 참조하면, 레벨 감지부(200)는 출력신호(ODT_OUT)의 레벨을 감지하여 ODT 출력드라이버(100) 내 풀업-드라이버의 제어를 위한 풀업-감지신호(dtc_pu)를 생성하기 위한 제1 레벨 감지부(220)와, 출력신호(ODT_OUT)의 레벨을 감지하여 ODT 출력드라이버(100) 내 풀다운-드라이버의 제어를 위한 풀다운-감지신호(dtc_pd)를 생성하기 위한 제2 레벨 감지부(240)와, 파워업신호(PW_UP)와, EMRS-셋팅신호(EMRS_ST)에 응답하여 제1 및 제2 레벨 감지부(26)를 구동시키기 위한 구동제어부(260)를 구비한다.

그리고 구동제어부(260)는 소자의 초기 구동시 전원전압의 레벨이 안정화되면 발생하는 파워업신호(PW_UP)에 응답하여 구동제어신호(on)를 활성화시키고, EMRS 셋팅 시 발생하는 EMRS 셋팅신호(EMRS_ST)에 응답하여 구동제어신호(on)를 비 활성화 시킨다. 이와같은 구동제어부(260)는 파워업신호(PW_UP)를 셋신호(S)로, EMRS-셋팅신호(EMRS_ST)를 리셋신호(R)로 갖는 RS래치(RS Latch)로 구현된다.

또한, 제1 및 제2 레벨감지부(220, 240)는 각각의 기준전압(Vref)을 공급하기 위한 기준전압 공급부(222, 242)와, 구동제어부(260)에 제어받아 출력신호(ODT_OUT)와 기준전압(Vref) 사이의 레벨 차이를 감지 및 증폭하여 출력하기 위한 차동감지증폭기(224, 244)를 구비한다.

제1 및 제2 레벨 감지부를 보다 구체적으로 살펴보면, 먼저, 기준전압 공급부(222, 242)는 동일한 회로적 구현을 갖는데, 전원전압 VDDQ와 전원전압 VSSQ 사이에 직렬 연결된 저항을 통해 생성된다.

그리고 차동 감지증폭기(224, 244)는 구동제어신호(on)에 응답하여 바이어스 전류를 공급하기 위한 전류원 트랜지스터(224a, 244a)와, 전류원 트랜지스터(224a, 244a)에 접속되며, 기준전압(Vref)과 출력신호(ODT_OUT)의 전압을 차동 입력으로 하는 차동 입력트랜지스터(224b, 244b)와, 차동입력 트랜지스터(224b, 244b)에 접속되어 각각 풀업-감지신호(dtc_pu) 및 풀다운-감지신호(dtc_pd)를 출력하는 전류미러(224c, 244c)를 구비한다.

그리고 차동감지증폭기(224, 244) 내 차동 입력트랜지스터(224b, 244b)는 각각 NMOS트랜지스터와, PMOS트랜지스터로 구성되는데, 이는 제1 레벨 감지부(220)의 풀업-감지신호(dtc_pu)를 통해 PMOS 트랜지스터를 제어하기 위한 풀업-제어신호(ODT_PU)를 생성하기 때문이며, 제2 레벨 감지부(240)의 풀다운-감지신호(dtc_pd)를 통해 NMOS트랜지스터의 제어를 위한 풀다운-제어신호(ODT_PD)를 생성하기 때문 이다.

다음에서는 도 2 및 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체메모리소자가 출력신호를 PVT 변동에 관계없이 안정적인 레벨을 유지하여 출력하는 과정을 살펴보도록 한다.

먼저, 사용자가 EMRS 셋팅을 통해 원하는 터미네이션-저항값을 설정하면, 디코딩부(320)는 EMRS값을 디코딩하여 출력한다. 제어신호 생성부(340)는 디코딩부(320)의 출력신호에 응답하여 풀업-제어신호(ODT_PU<1：9>) 및 풀다운-제어신호(ODT_PD<1：9>)의 활성화 개수를 조절하여 출력한다.

이어, 레벨감지부(200)는 출력신호(ODT_OUT)를 피드백 입력받아 기준전압(Vref)과 레벨을 비교하여 풀업-감지신호(dtc_pu) 및 풀다운-감지신호(dtc_pd)를 출력한다.

이때, 출력신호(ODT_OUT)의 레벨이 기준전압(Vref)보다 낮으면, 제1 레벨 감지부(220)는 풀업-감지신호(dtc_pu)의 전원레벨을 낮추므로서 제어신호 생성부(340)가 이전 보다 많은 수의 풀업-제어신호(ODT_PU<1：9>)를 활성화시키도록 한다. 그리고 제2 레벨 감지부(240)는 풀다운-감지신호(dtc_pd)의 전원레벨을 낮추므로 제어신호 생성부(340)가 이전 보다 적은 수의 풀다운-제어신호(ODT_PD<1：9>)를 활성화시키도록 한다.

또한, 출력신호(ODT_OUT)의 레벨이 기준전압(Vref)보다 높으면, 제1 및 제2 레벨 감지부(220, 240)는 풀업-감지신호(dtc_pu) 및 풀다운-감지신호(dtc_pd)를 보다 높게 출력한다.

이어, 제어신호 생성부(340)는 풀업-감지신호(dtc_pu) 및 풀다운-감지신호(dtc_pd)를 아날로그디지털변환부를 통해 디지털신호로 변환하여, 이에 따라 풀업-제어신호(ODT_PU<1：9>) 및 풀다운-제어신호(ODT_PD<1：9>)의 활성화 개수를 조절한다.

그러므로, 본 발명의 일 실시예에 따른 반도체메모리소자는 PVT 변동으로 PMOS 및 NMOS트랜지스터의 턴온-저항값이 변하여도, 레벨 감지부를 통해 출력신호의 레벨을 감지하고 이를 통해 ODT 출력드라이버의 턴온되는 개수 조절할 수 있기 때문에, 출력신호의 레벨을 안정적으로 유지한다. 또한, PVT 변동 시에도 레벨 감지부의 감지를 통해 사용자의 설정에 따른 터미네이션-저항값을 반도체메모리소자가 갖도록 조절한다.

따라서, 반도체메모리소자는 PVT 변동에 상관없이 JEDEC 스펙을 만족시킬 수 있어 칩의 수율을 향상시킨다.

한편, 전술한 바와 같은 온-다이-터미네이션 회로를 갖는 반도체메모리소자는 DDR2 SDRAM, DDR2 SGRAM, DDR3 SDRAM 및 DDR3 SGRAM을 포함한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 레벨감지부를 통해 출력신호의 전원레벨를 감지하여 복수의 ODT 출력드라이버의 턴온 개수를 조절하므로서, PVT 변동 시에도 이에 상관없이 JEDEC 스펙을 만족시킬 수 있어 칩의 수율을 향상시킨다.

Claims

삭제
출력노드가 공통으로 접속되어 출력신호를 출력하기 위한 복수의 출력드라이버를 갖는 ODT 출력드라이버;

출력신호를 피드백 입력받아 레벨을 감지하기 위한 레벨 감지수단; 및

사용자의 설정 및 상기 레벨 감지수단의 출력신호에 응답하여 상기 복수의 출력드라이버 중 소정 개수를 턴온시키기 위한 제어수단을 포함하며,

상기 제어수단은,

사용자의 EMRS 설정을 디코딩하여 출력하기 위한 디코딩부와, 상기 디코딩부 및 상기 레벨감지부의 출력신호에 응답하여 출력드라이버를 턴온시키기 위한 제어신호를 생성하는 제어신호 생성부를 포함하는

온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제2항에 있어서,

상기 제어신호 생성부는,

상기 레벨 감지수단의 출력신호를 아날로그디지털변환부를 통해 디지털신호로 변환하여, 이에 따라 풀업-제어신호 및 풀다운-제어신호의 활성화 개수를 조절하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제3항에 있어서,

상기 출력드라이버는,

해당 풀업-제어신호에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버;

상기 풀업-드라이버와 상기 출력노드 사이에 위치하여 출력신호의 선형성을 유지시키기 위한 풀업-저항;

해당 풀다운-제어신호에 응답하여 상기 출력노드를 풀다운 구동하기 위한 풀다운-드라이버; 및

상기 풀다운-드라이버와 상기 출력노드 사이에 위치하여 상기 출력신호의 선형성을 유지시키기 위한 풀다운-저항

을 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제3항에 있어서,

상기 출력드라이버는,

해당 풀업-제어신호를 게이트 입력으로 가지며 자신의 소스단이 제1 전원전압에 접속된 제1 PMOS트랜지스터;

상기 제1 PMOS트랜지스터의 드레인단과 출력노드 사이에 연결된 풀업-저항;

해당 풀다운-제어신호를 게이트 입력으로 가지며 자신의 소스단이 제2 전원전압에 접속된 제1 NMOS트랜지스터; 및

상기 제1 NMOS트랜지스터의 드레인단과 상기 출력노드 사이에 연결된 풀다운-저항

을 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제4항 또는 제5항에 있어서,

상기 레벨 감지수단은

상기 출력신호의 레벨을 감지하여 상기 ODT 출력드라이버 내 풀업-드라이버의 제어를 위한 풀업-감지신호를 생성하기 위한 제1 레벨 감지부;

상기 출력신호의 레벨을 감지하여 상기 ODT 출력드라이버 내 풀다운-드라이버의 제어를 위한 풀다운-감지신호를 생성하기 위한 제2 레벨 감지부; 및

파워업신호와, EMRS-셋팅신호에 응답하여 상기 제1 및 제2 레벨 감지부를 구 동시키기 위한 구동제어부

를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제6항에 있어서,

상기 구동제어부는,

초기 구동시 전원전압의 레벨이 안정화되면 발생하는 상기 파워업신호에 응답하여 구동제어신호를 활성화시키고, EMRS 셋팅 시 발생하는 상기 EMRS 셋팅신호에 응답하여 상기 구동제어신호를 비활성화 시키는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제7항에 있어서,

상기 제1 및 제2 레벨감지부는,

상기 기준전압을 공급하기 위한 기준전압 공급부와, 상기 구동제어신호에 응답하여 상기 출력신호와 기준전압(Vref) 사이의 레벨 차이를 감지 및 증폭하여 출력하기 위한 차동감지증폭기를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제8항에 있어서,

상기 제1 레벨감지부 내 차동 감지증폭기는,

상기 구동제어신호에 응답하여 바이어스 전류를 공급하기 위한 제1 전류원 트랜지스터와,

상기 제1 전류원 트랜지스터에 접속되며, 상기 기준전압과 상기 출력신호의 전압을 차동 입력으로 하는 제1 차동 입력트랜지스터와,

상기 제1 차동입력 트랜지스터에 접속되어 상기 풀업-감지신호를 출력하는 제1 전류미러를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제9항에 있어서,

상기 제2 레벨감지부 내 차동 감지증폭기는,

상기 구동제어신호에 응답하여 바이어스 전류를 공급하기 위한 제2 전류원 트랜지스터와,

상기 제2 전류원 트랜지스터에 접속되며, 상기 기준전압과 상기 출력신호의 전압을 차동 입력으로 하는 제2 차동 입력트랜지스터와,

상기 제2 차동입력 트랜지스터에 접속되어 상기 풀다운-감지신호를 출력하는 제2 전류미러를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제10항에 있어서,

상기 제1 차동입력트랜지스터는 NMOS트랜지스터로, 상기 제2 차동입력트랜지스터를 PMOS트랜지스터로 구현되는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제11항에 있어서,

상기 기준전압 공급부는 제1 전원전압과 제2 전원전압 사이에 직렬 연결된 저항를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제12항에 있어서,

상기 구동제어부는 상기 파워업신호를 셋신호로, 상기 EMRS-셋팅신호를 리셋신호로 갖는 RS래치로 구현되는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.
제13항에 있어서,

상기 ODT 출력드라이버는 동일한 회로적 구현을 가지며 출력노드가 공통으로 묶인 9개의 상기 출력드라이버를 구비하는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자.