KR100744004B1

KR100744004B1 - 온 다이 터미네이션 회로를 구비하는 반도체메모리소자 및그의 구동방법

Info

Publication number: KR100744004B1
Application number: KR1020060061407A
Authority: KR
Inventors: 유민영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-06-30
Filing date: 2006-06-30
Publication date: 2007-07-30
Also published as: US7495468B2; US20080001622A1

Abstract

본 발명은 전류소모를 줄이며 출력 데이터의 전압 레벨에 왜곡이 발생하지 않도록 하는 온 다이 터미네이션 회로를 갖는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 출력 패드에 접속되어 복수의 풀업-제어신호와 풀다운-제어신호에 대응되는 터미네이션-저항을 공급하기 위한 터미네이션 저항 공급수단; 복수의 ODT 설정신호를 디코딩하여 ODT-구동신호와 복수의 디코딩-출력신호로 출력하기 위한 디코딩수단; ODT-오프신호와 클럭에 응답하여 상기 복수의 디코딩-출력신호를 상기 복수의 풀업-제어신호와 풀다운-제어신호로 출력하기 위한 제어신호 생성수단; 및 읽기구동-감지신호의 활성화 동안 상기 복수의 풀업-제어신호 중 하나와, 상기 복수의 풀다운-제어신호 중 하나만을 활성화하여 출력하기 위한 출력 제어수단을 구비하는 반도체메모리소자를 제공한다.

ODT(On Die Termination), 읽기 구동, 플래그, 패드, 전류소모

Description

온 다이 터미네이션 회로를 구비하는 반도체메모리소자 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE WITH ON DIE TERMINATION CIRCUIT AND THEREFOR OPERATION METHOD}

도 1은 종래기술에 따른 반도체메모리소자의 온 다이 터미네이션 회로의 블록 구성도.

도 2는 온다이 터미네이션을 구비하는 반도체메모리소자의 쓰기 구동 및 읽기 구동을 간략히 도시한 도면.

도 3은 본 발명에 따른 반도체메모리소자의 온 다이 터미네이션 회로의 블록 구성도.

도 4는 본 발명에 따른 온다이 터미네이션 회로의 터미네이션-저항을 소자의 쓰기 구동 및 읽기 구동과 함께 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

100 : 디코딩부

200 : 입력 버퍼

300 : 제어신호 생성부

400 : 출력 제어부

500 : 터미네이션 저항부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 전류소모를 줄이며 출력 데이터의 전압 레벨에 왜곡이 발생하지 않도록 하는 온 다이 터미네이션 회로에 관한 것이다.

일반적으로 CPU, 메모리, 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 소자들(devices)은 퍼스널 컴퓨터, 서버, 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체 되어진다. 대부분의 경우에, 상기 반도체 소자는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와, 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.

한편, 전기적 제품의 동작스피드가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어 들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, 이하 '부정합'이라고함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 소자가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.

따라서, 동작스피드의 고속화가 요구되는 수신측의 반도체 소자는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션 이라고 불리우는 임피던스 매칭회로를 상기 집적회로 칩 내의 패드 근방에 채용하게 된다. 통상적으로 온-다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

도 1은 종래기술에 따른 반도체메모리소자의 온 다이 터미네이션 회로의 블록 구성도이다.

도 1를 참조하면, 종래기술에 따른 온 다이 터미네이션 회로는 복수의 ODT 설정신호(A2, A6)를 디코딩하여 ODT-구동신호(ODT_ENB)와 복수의 디코딩-출력신호(DC_OUT)로 출력하기 위한 디코딩부(10)와, ODT-구동신호(ODT_ENB)에 응답하여 기준전압(VREF)에 대응되는 외부-ODT신호(ODT)를 인가받아 ODT-오프신호(ODT_OFF)로 출력하기 위한 입력 버퍼(20)와, ODT-오프신호(ODT_OFF)에 응답하여 클럭(CLK) 에 동기 되어 복수의 디코딩-출력신호(DC_OUT)를 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)로 출력하기 위한 제어신호 생성부(30)와, 패드(DQ_PAD)에 접속되어 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)에 대응되는 터미네이션-저항을 공급하기 위한 터미네이션 저항부(40)를 구비한다.

여기서, 터미네이션 저항부(40)는 모든 출력노드가 공통으로 묶여있으며, 해당 풀업-제어신호(ODT_PU<0：2>)와 풀다운-제어신호(ODT_PD<0:2>)에 응답하여 턴온되는 복수의 PMOS트랜지스터, NMOS트랜지스터, 이들 사이에 접속된 복수개의 저항를 구비한다.

동작을 간략히 살펴보면, 먼저 디코딩부(10)는 복수의 ODT 설정신호(A2, A6)를 디코딩하여 ODT-구동신호(ODT_ENB)와 복수의 디코딩-출력신호(DC_OUT)로 출력한다.

이어, 입력 버퍼(20)는 ODT-구동신호(ODT_ENB)의 활성화 시 기준전압(VREF)을 통해 외부-ODT신호(ODT)를 인가받고, 이를 내부전압 레벨의 ODT-오프신호(ODT_OFF)로 출력한다.

이어, 제어신호 생성부(30)는 ODT-오프신호(ODT_OFF)의 비활성화 시 복수의 디코딩-출력신호(DC_OUT)에 응답하여 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>) 중 해당 신호를 활성화한다. 또한, ODT-오프신호(ODT_OFF)의 활성화 시에는 복수의 디코딩-출력신호(DC_OUT)에 관계없이 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)를 비활성화한다.

이어, 터미네이션 저항부(40)는 전술한 바와 같은 과정을 통해 생성된 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)에 대응되는 터미네이션-저항을 공급한다. 여기서, 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)에 따라 턴온된 MOS트랜지스터의 수가 많아질수록 병렬 연결되는 저항 수가 증가하는 것이므로 터미네이션-저항이 작아지며, 반대로 턴온된 MOS트랜지스터의 수가 적어질수록 터미네이션-저항은 커진다.

한편, 도 2는 온다이 터미네이션을 구비하는 반도체메모리소자의 쓰기 구동 및 읽기 구동을 간략히 도시한 도면이다. 참고적으로, 터미네이션-저항이 75Ω으로 설정된 것으로 가정한다.

도 2에 도시된 바와 같이, 전술한 과정을 통해 설정된 터미네이션-저항 75Ω은 쓰기 커맨드 또는 읽기 커맨드가 인가되어 해당 구동을 수행하는 동안에도 지속적으로 유지된다.

이와 같이, 터미네이션-저항을 지속적으로 턴온하면 읽기 구동 시 불필요한 전류소모가 발생한다. 그러나, 읽기 구동 시 터미네이션-저항에 의한 전류소모를 방지하기 위해 터미네이션-저항을 턴오프하면, 터미네이션-저항을 온/오프하는 지연시간에 의해 읽기레이턴시을 만족시키지 못하는 특성 열화가 발생한다. 따라서, 읽기 구동 시에 발생하는 불필요한 전류소모에도 불구하고, 터미네이션-저항을 유지한다.

참고적으로, 읽기레이턴시는 읽기커맨드가 인가된 시점으로 부터 해당 커맨드에 의한 데이터가 출력될 때까지 걸리는 지연시간을 의미한다.

한편, 소자의 구동과 관계없이 일정한 터미네이션-저항을 공급하는 종래기술은 읽기 구동 시 데이터가 데이터 패드를 통해 외부로 출력될 때, 터미네이션-저항과 출력 드라이버의 저항비에 의해서 출력 데이터의 전압 레벨에 왜곡이 발생한다. 따라서, 제품의 불량의 원인이 되어 수율이 저하된다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 전류소모를 줄이며 출력 데이터의 전압 레벨에 왜곡이 발생하지 않도록 하는 온 다이 터미네이션 회로를 갖는 반도체메모리소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 출력 패드에 접속되어 복수의 풀업-제어신호와 풀다운-제어신호에 대응되는 터미네이션-저항을 공급하기 위한 터미네이션 저항 공급수단; 복수의 ODT 설정신호를 디코딩하여 ODT-구동신호와 복수의 디코딩-출력신호로 출력하기 위한 디코딩수단; ODT-오프신호와 클럭에 응답하여 상기 복수의 디코딩-출력신호를 상기 복수의 풀업-제어신호와 풀다운-제어신호로 출력하기 위한 제어신호 생성수단; 및 읽기구동-감지신호의 활성화 동안 상기 복수의 풀업-제어신호 중 하나와, 상기 복수의 풀다운-제어신호 중 하나만을 활성화하여 출력하기 위한 출력 제어수단을 구비한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 반도체메모리소자의 온 다이 터미네이션 회로의 블록 구성도이다.

도 3을 참조하면, 온 다이 터미네이션 회로는 복수의 ODT 설정신호(A2, A6)를 디코딩하여 ODT-구동신호(ODT_ENB)와 복수의 디코딩-출력신호(DC_OUT)로 출력하기 위한 디코딩부(100)와, ODT-구동신호(ODT_ENB)에 응답하여 기준전압(VREF)에 대응되는 외부-ODT신호(ODT)를 인가받아 ODT-오프신호(ODT_OFF)로 출력하기 위한 입력 버퍼(200)와, ODT-오프신호(ODT_OFF)와 읽기구동-감지신호(OESUM)와 클럭(CLK)에 응답하여 복수의 디코딩-출력신호(DC_OUT)를 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)로 출력하기 위한 저항 제어부(300, 400)와, 패드(DQ_PAD)에 접속되어 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)에 대응되는 터미네이션-저항을 공급하기 위한 터미네이션 저항부(500)를 구비한다.

그리고 저항 제어부(300, 400)는 ODT-오프신호(ODT_OFF)과 클럭(CLK)에 응답하여 복수의 디코딩-출력신호(DC_OUT)를 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)로 출력하기 위한 제어신호 생성부(300)와, 읽기구동-감지신호(OESUM)에 응답하여 복수의 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신 호(ODT_PD<0:2>)의 출력을 제어하기 위한 출력 제어부(400)를 포함한다.

또한, 터미네이션 저항부(500)는 모든 출력노드가 공통으로 묶여있으며, 해당 풀업-제어신호(ODT_PU<0:5>)와 풀다운-제어신호(ODT_PD<0:2>)에 의해 턴온되어 저항을 공급하기 위한 제1 내지 제3 저항부(520, 540, 560)를 포함한다.

제1 내지 제3 저항부(520, 540, 560)는 동일한 회로적 구현을 가지므로, 제1 저항부만을 살펴보도록 한다.

제1 저항부(520)는 풀업-제어신호 ODT_PU<0>를 게이트 입력으로 가지며 내부전압 VDDQ에 소스단이 접속된 PMOS트랜지스터(PM1)와, PMOS트랜지스터(PM1)의 드레인단과 출력노드 사이에 접속된 저항(R1)과, 풀다운-제어신호 ODT_PD<0>를 게이트 입력으로 가지며 내부전압 VSSQ에 소스단이 접속된 NMOS트랜지스터(NM1)와, NMOS트랜지스터(NM1)의 드레인과 출력노드 사이에 접속된 저항(R2)를 포함한다.

참고적으로, 읽기구동-감지신호(OESUM)는 읽기커맨드에 의해 출력되는 데이터가 카스레이턴시에 대응되는 지연을 갖고 출력되도록, 데이터의 출력시점을 제어하기 위해 생성되는 플래그들의 논리합으로 생성되는 신호이다. 예를 들어, 데이터의 출력을 제어하기 위한 복수의 출력인에이블신호(OE00, OE01, …) 중 적어도 하나가 활성화되면, 읽기구동-감지신호(OESUM)는 활성화된다. 따라서, 읽기구동-감지신호(OESUM)는 단순히 읽기커맨드를 소정시간 지연시킨 신호 등, 읽기 구동을 감지할 수 있는 모든 신호를 인가받아 사용이 가능하다.

또한, 전술한 본 발명에서 저항 제어부(300, 400)는 출력 제어부(400)를 포함하지 않고, 읽기구동-감지신호(OESUM)에 응답하여 복수의 디코딩-출력신 호(DC_OUT)가 제어신호 생성부(300)에 인가되는 것을 제어하기 위한 입력 제어부를 포함할 수 있다. 이때, 입력 제어부는 읽기구동-감지신호(OESUM)의 활성화 시 터미네이션-저항이 가장 큰 값을 갖도록 복수의 디코딩-출력신호(DC_OUT) 중 적어도 하나의 신호를 활성화한다.

이와 같이, 본 발명에 따른 온 다이터미네이션 회로는 출력 제어부를 더 구비하므로서, 읽기구동 시 활성화되는 읽기구동-감지신호(OESUM)를 통해 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)의 출력을 제어하여 복수의 ODT 설정신호(A2, A6)의 입력과는 관계없이 터미네이션-저항이 최대의 값을 갖도록 한다.

따라서, 본 발명은 읽기 구동 시 터미네이션-저항이 최대값을 가지므로, 이에 의해 소모되는 전류량이 최소로 되어, 패드(DQ_PAD)를 통해 출력되는 데이터의 논리레벨이 왜곡되지 않는다.

한편, 다음에서는 사용자의 EMRS 설정에 따라 터미네이션-저항이 조절되는 과정을 살펴보도록 한다.

먼저, 사용자는 초기 구동 시 원하는 저항값을 EMRS에 설정한다. 여기서, EMRS에 설정된 신호가 복수의 ODT 설정신호(A2, A6)이다.

이어, 디코딩부(100)는 복수의 ODT 설정신호(A2, A6)를 디코딩하여 ODT-구동신호(ODT_ENB)와 복수의 디코딩-출력신호(DC_OUT)로 출력한다.

이어, 입력 버퍼(200)는 ODT-구동신호(ODT_ENB)에 응답하여 기준전압(VREF)을 통해 외부-ODT신호(ODT)의 레벨을 내부전압 레벨로 변환하여 ODT-오프신 호(ODT_OFF)로 출력한다.

이어, 제어신호 생성부(300)는 ODT-오프신호(ODT_OFF)가 비활성화된 경우에 복수의 디코딩-출력신호(DC_OUT)에 응답하여 해당 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)를 활성화한다. 그리고 ODT-오프신호(ODT_OFF)가 활성화되면, 복수의 디코딩-출력신호(DC_OUT)의 논리값과는 관계없이 모든 풀업-제어신호와 풀다운-제어신호(ODT_PD<0:2>)를 비활성화한다.

이어, 출력 제어부(400)는 읽기구동-감지신호(OESUM)의 비활성화 동안에는 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)를 그대로 전달한다. 그러나 읽기구동-감지신호(OESUM)의 활성화 시에는 복수의 풀업- 및 풀다운-제어신호(ODT_PU<0:2>, ODT_PD<0:2>) 중 단 하나의 신호만이 활성화된다.

따라서, 터미네이션 저항부(500)는 읽기구동-감지신호(OESUM)와 ODT-오프신호(ODT_OFF)의 비활성화 시에는 해당 풀업-제어신호(ODT_PU<0:2>)와 풀다운-제어신호(ODT_PD<0:2>)의 활성화에 응답하여 턴온되거나, 턴오프되어 사용자가 설정한 터미네이션-저항으로 패드(DQ_PAD)에 접속된다. 그리고 ODT-오프신호(ODT_OFF)의 활성화 시에는 모든 풀업- 및 풀다운-제어신호(ODT_PD<0:2>)가 비활성화되어 터미네이션-저항이 오프된다. 반면, 읽기구동-감지신호(OESUM)가 활성화되면 복수의 ODT 설정신호(A2, A6)와는 관계없이 풀업- 및 풀다운-제어신호(ODT_PD<0:2>) 중 단 하나만이 활성화되므로, 가장 큰 터미네이션-저항을 공급한다.

한편, 앞서 언급한 사용자의 EMRS의 설정에 따른 터미네이션-저항은 하기 표 1과 같다.

A6	A2	Rtt
0	0	ODT Disable
0	1	75 Ohm
1	0	150 Ohm
1	1	50 Ohm

상기 표 1에 도시된 바와 같이, 사용자는 ODT 설정신호(A2, A6)의 인가를 통해 터미네이션-저항을 50Ω, 75Ω, 150Ω 중 어느 하나로 설정할 수 있다.

전술한 제1 내지 제3 저항부 각각의 턴온 저항은 각각 150Ω으로, 터미네이션 저항부(500)가 전부 턴온된 경우에는 150Ω 저항 3개가 병렬 연결되어 터미네이션-저항은 50Ω이 된다. 또한, 터미네이션 저항부(500) 내 2개의 저항부가 턴온된 경우에는 150Ω 저항 2개가 병렬 연결되어 터미네이션-저항은 75Ω이 되며, 1개만 턴온된 경우에는 150Ω이 된다.

도 4는 본 발명에 따른 온다이 터미네이션 회로의 터미네이션-저항을 소자의 쓰기 구동 및 읽기 구동과 함께 도시한 도면이다. 참고적으로, 터미네이션-저항이 75Ω으로 설정된 것으로 가정한다.

도 4에 도시된 바와 같이, 쓰기 커맨드가 인가되어 이에 대한 구동이 수행되는 동안에는 복수의 ODT 설정신호(A2, A6)의 인가를 통해 설정된 터미네이션-저항 75Ω이 지속적으로 유지된다.

그런데, 읽기커맨드가 인가되어 읽기 구동이 수행되는 동안에는 읽기구동-감지신호(OESUM)가 활성화되므로, 터미네이션-저항은 복수의 ODT 설정신호(A2, A6)에 관계없이 150Ω을 갖는다.

전술한 바와 같이, 본 발명에 따른 온 다이 터미네이션 회로를 구비하는 반도체메모리소자는 읽기 구동 시에는 EMRS 설정과는 관계없이 가장 큰 터미네이션-저항을 공급하고, 읽기 구동 이외에는 EMRS의 설정된 터미네이션-저항을 유지한다. 따라서, 종래 소자의 모든 구동에서 EMRS의 설정된 터미네이션-저항을 유지하므로, 읽기 구동 시 발생하던 출력 데이터의 레벨 왜곡(VoutH/L)과 전류소모를 방지할 수 있다. 출력 데이터의 레벨 왜곡으로 인한 불량을 감소시킬 수 있어, 수율 역시 향상시킨다.

특히, 읽기구동-감지신호의 활성화를 감지하여 터미네이션-저항을 크게 한다. 여기서, 읽기구동-감지신호는 읽기커맨드에 의한 해당 데이터의 출력 시점을 제어하기 위한 플래그신호의 논리합을 통해 생성된 신호이기 때문에, 데이터의 출력 시점보다 앞서 터미네이션-저항을 변경할 수 있다. 따라서, 터미네이션-저항의 조절에 따른 특성 열화등이 발생하지 않는다.

또한, 전술한 반도체메모리소자를 구비하는 모바일 제품의 경우 전술한 효과가 더욱 크게 나타난다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 읽기 구동시에만 터미네이션-저항을 크게 조절하므로서, 전류소모와 출력 데이터의 레벨 왜곡을 방지하여 수율을 향상한다.

Claims

출력 패드에 접속되어 복수의 풀업-제어신호와 풀다운-제어신호에 대응되는 터미네이션-저항을 공급하기 위한 터미네이션 저항 공급수단;

복수의 ODT 설정신호를 디코딩하여 ODT-구동신호와 복수의 디코딩-출력신호로 출력하기 위한 디코딩수단;

ODT-오프신호와 클럭에 응답하여 상기 복수의 디코딩-출력신호를 상기 복수의 풀업-제어신호와 풀다운-제어신호로 출력하기 위한 제어신호 생성수단; 및

읽기구동-감지신호의 활성화 동안 상기 복수의 풀업-제어신호 중 하나와, 상기 복수의 풀다운-제어신호 중 하나만을 활성화하여 출력하기 위한 출력 제어수단

을 구비하는 반도체메모리소자.
제1항에 있어서,

상기 읽기구동-감지신호는 읽기커맨드에 출력되는 데이터가 카스레이턴시에 대응되는 지연을 갖고 출력되도록, 상기 데이터의 출력시점을 제어하기 위해 생성되는 플래그인 것을 특징으로 하는 반도체메모리소자.
제1항에 있어서,

상기 읽기구동-감지신호는 데이터의 출력을 제어하기 위한 복수의 출력인에이블신호 중 적어도 하나가 활성화되면 액티브되는 신호인 것을 특징으로 하는 반도체메모리소자.
제2항 또는 제3항에 있어서,

상기 터미네이션 저항 공급수단은,

복수의 풀업-제어신호와 풀다운-제어신호 중 해당 신호의 활성화에 의해 턴온되어 저항을 공급하기 위한 제1 내지 제3 저항부를 포함하며,

상기 제1 내지 제3 저항부의 출력노드가 공통으로 묶여 있어 이를 상기 터미네이션 저항으로 출력하는 것

을 특징으로 하는 반도체메모리소자.
제4항에 있어서,

상기 제1 저항부는,

제1 풀업-제어신호를 게이트 입력으로 가지며 제1 내부전압에 소스단이 접속된 PMOS트랜지스터와,

상기 PMOS트랜지스터의 드레인단과 상기 출력노드 사이에 접속된 제1 저항과,

제1 풀다운-제어신호를 게이트 입력으로 가지며 제2 내부전압에 소스단이 접속된 NMOS트랜지스터와,

상기 NMOS트랜지스터의 드레인과 상기 출력노드 사이에 접속된 제2 저항를 포함하는 것

을 특징으로 하는 반도체메모리소자.
제5항에 있어서,

상기 ODT-구동신호에 응답하여 기준전압을 기준으로 외부-ODT신호의 레벨을 내부전압 레벨로 변환하여 상기 ODT-오프신호로 출력하기 위한 입력 버퍼를 더 포함하는 것

을 특징으로 하는 반도체메모리소자.
출력 패드에 접속되어 복수의 풀업-제어신호와 풀다운-제어신호에 대응되는 터미네이션-저항을 공급하기 위한 터미네이션 저항 공급수단;

복수의 ODT 설정신호를 디코딩하여 ODT-구동신호와 복수의 디코딩-출력신호로 출력하기 위한 디코딩수단; 및

ODT-오프신호와 클럭에 응답하여 상기 복수의 디코딩-출력신호를 상기 복수의 풀업-제어신호와 풀다운-제어신호로 출력하되, 읽기구동-감지신호의 활성화 시 상기 복수의 풀업-제어신호와 풀다운-제어신호 중 각각 하나씩만이 활성화되도록 제어하기 위한 저항 제어수단

을 구비하는 반도체메모리소자.
제7항에 있어서,

상기 저항 제어수단은,

상기 읽기구동-감지신호에 응답하여 상기 복수의 디코딩-출력신호의 출력을 제어하기 위한 입력 제어부와,

상기 입력 제어부의 출력신호를 ODT-오프신호와 클럭에 응답하여 상기 복수의 풀업-제어신호와 풀다운-제어신호로 출력하기 위한 제어신호 생성부를 포함하는 것

을 구비하는 반도체메모리소자.
제8항에 있어서,

상기 읽기구동-감지신호는 읽기커맨드에 출력되는 데이터가 카스레이턴시에 대응되는 지연을 갖고 출력되도록, 상기 데이터의 출력시점을 제어하기 위해 생성되는 플래그인 것을 특징으로 하는 반도체메모리소자.
읽기 구동 시 상기 터미네이션 저항이 가장 큰 값을 갖도록 설정하는 읽기 설정단계; 및

상기 읽기 구동 이외에는 터미네이션 저항이 EMRS 설정에 따른 값을 갖도록 설정하는 기본 설정단계

를 갖는 반도체메모리소자의 구동 방법.
제10항에 있어서,

상기 읽기 설정단계는,

읽기커맨드의 인가를 감지하는 단계와,

상기 감지 단계 이후 상기 일정시간 동안 터미네이션 저항을 가장 큰 값으로 조절하는 단계를 포함하는 것

을 특징으로 하는 반도체메모리소자의 구동방법.
제11항에 있어서,

상기 기본 설정단계는,

상기 EMRS 설정을 디코딩하여 이에 대응되는 제어신호를 생성하는 단계와,

상기 제어신호에 따라 상기 터미네이션 저항을 공급하는 단계를 포함하는 것

을 특징으로 하는 반도체메모리소자의 구동방법.