KR100857438B1 - 전압 생성 회로 및 이를 이용한 반도체 메모리 장치의 기준전압 생성 회로 - Google Patents

전압 생성 회로 및 이를 이용한 반도체 메모리 장치의 기준전압 생성 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 외부의 데이터 출력 수단이 로우 데이터를 출력할 경우 상기 데이터 출력 수단의 임피던스와 온 다이 터미네이션 신호에 의한 임피던스 조합으로 외부 전압을 분배하여 상기 로우 데이터의 전위 레벨과 동일한 내부 데이터 로직 전압을 생성하는 데이터 로직 전압 생성 수단을 포함한다.
데이터, 기준 전압

Description

전압 생성 회로 및 이를 이용한 반도체 메모리 장치의 기준 전압 생성 회로{Voltage Generating Circuit and Circuit for Generating Reference Voltage of Semiconductor Memory Apparatus Using The Same}
도 1은 종래 기술에 따른 전압 생성 회로를 적용한 반도체 메모리 장치의 회로도,
도 2는 본 발명에 따른 전압 생성 회로를 적용한 반도체 메모리 장치의 블록도,
도 3은 도 2의 전압 생성 수단의 블록도,
도 4는 도 3의 데이터 로직 전압 생성부의 회로도,
도 5는 도 3의 기준 전압 생성부의 회로도,
도 6은 종래 기술과 본 발명에 따른 기준 전압 생성 회로의 출력을 비교한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100: 전압 생성 수단 20: 입력 버퍼
110: 데이터 로직 전압 생성부 120: 기준 전압 생성부
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 외부 데이터를 입력 받아 데이터 값을 판별하기 위한 기준 전압을 생성하는 기준 전압 생성 회로에 관한 것이다.
반도체 메모리 장치가 데이터의 로직값을 판별할 때 기준 전압보다 높은 레벨의 로직값을 갖는 데이터는 하이로 판별하여 인식한다. 또한 상기 기준 전압보다 낮은 레벨의 로직값을 갖는 데이터는 로우로 판별하여 인식한다.
도 1은 종래 기술에 따른 전압 생성 회로를 적용한 반도체 메모리 장치의 회로도이다.
종래의 데이터를 판별하는 반도체 메모리 장치는 기준 전압(Vref)을 생성하는 전압 생성 수단(10), 및 상기 기준 전압(Vref)을 인가 받아 상기 기준 전압(Vref)과 데이터의 로직 레벨을 비교하여 데이터를 판별하는 데이터 드라이버(20)를 포함한다.
상기 전압 생성 수단(10)은 두개의 저항(R1, R2)으로 외부 전압(VDD)을 분배하여 외부 전압(VDD) 레벨의 0.7배에 해당하는 전압을 기준 전압(Vref)으로 생성한다.
상기 데이터 드라이버(20)는 상기 기준 전압(Vref)을 인가 받아 입력되는 데이터의 로직 레벨을 판별한다.
하이 값을 갖는 데이터의 최고 전위 레벨을 VIH로 표시하며 그 전위 레벨은 외부 전압(VDD) 레벨이다. 또한 로우 값을 갖는 데이터의 최저 전위 레벨을 VIL로 표시한다. 따라서 상기 데이터 드라이버(20)에 입력되어야 하는 이상적인 기준 전압 레벨은 데이터의 최고 전위 레벨과 최저 전위 레벨의 중간 레벨 즉, (VIH+VIL)/2 가 되어야 한다. VIH는 VDD와 레벨이 같으므로 기준 전압 레벨은 (VDD+VIL)/2 가 되어야 한다.
하지만 종래 기술에 따른 전압 생성 수단(10)은 무조건 외부 전압(VDD)의 0.7배에 해당하는 상기 기준 전압(Vref)을 생성한다.
따라서 종래 기술에 따른 기준 전압(Vref = 0.7VDD)과 이상적인 기준 전압(Vref = (VDD+VIL)/2) 레벨이 차이가 발생하여 그 차이가 커지면 데이터 드라이버(20)는 정상적인 동작을 수행할 수 없다. 따라서 반도체 메모리 장치는 외부에서 입력되는 데이터를 정상적으로 받아들일 수 없다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 외부에서 입력되는 데이터의 최고 전위 레벨과 최저 전위 레벨의 평균 레벨에 해당하는 기준 전압을 생성하는 전압 생성 회로를 제공함에 그 목적이 있다. 또한 데이터의 하이 레벨과 로우 레벨의 중간 레벨에 해당하는 기준 전압을 사용하여 데이터를 판별하는 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 반도체 메모리 장치 외부의 데이터 출력 수단이 로우 데이터를 출력할 경우 상기 데이터 출력 수단의 임피던스와 온 다이 터미네이션 신호에 의한 임피던스 조합으로 외부 전압을 분배하여 상기 로우 데이터의 전위 레벨과 동일한 내부 데이터 로직 전압을 생성하는 데이터 로직 전압 생성 수단을 포함한다.
또한 본 발명에 따른 전압 생성 회로를 이용한 반도체 메모리 장치의 기준 전압 생성 회로는 반도체 메모리 장치 외부의 데이터 출력 수단이 로우 데이터를 출력할 경우 상기 데이터 출력 수단의 임피던스와 온 다이 터미네이션 신호에 의한 임피던스 조합으로 외부 전압을 분배하여 상기 로우 데이터의 전위 레벨과 동일한 내부 데이터 로직 전압을 생성하는 데이터 로직 전압 생성부, 및 입력 데이터의 최고 전위 레벨과 상기 데이터 로직 전압 레벨의 평균 레벨인 기준 전압을 생성하는 기준 전압 생성 수단을 포함한다.
이하, 본 발명에 따른 전압 생성 회로를 이용한 기준 전압 생성 회로와 기준 전압 생성 회로를 적용한 반도체 메모리 장치의 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다. 또한 이하 설명에서 외부 전압(VDD)은 데이터를 송수신할 때 사용하는 외부 전압(VDDQ)을 포함한다.
도 2는 본 발명에 따른 전압 생성 회로를 적용한 반도체 메모리 장치의 블록도이다.
전압 생성 수단(100)은 데이터(IN<0:1>), 온 다이 터미네이션 신호(pcode<0:4>), 및 파워 업 신호(pwrup)를 입력으로 하여 기준 전압(Vref)을 생성한다. 이때, 상기 데이터(IN<0:1>)를 출력하는 데이터 출력 수단(30)은 반도체 메모리 장치 외부에 배치되어 있다. 상기 데이터(IN<0:1>)의 최고 전위 레벨은 외부 전압(VDD)이고 최저 전위 레벨은 기설정된 전압(VIL_ext = VIL_int)이다. 상기 데이터 출력 수단(30)은 반도체 메모리 장치의 외부에 배치된 GPU(graphics processing unit) 또는 칩셋(chip set)이다.
본 발명에 따른 전압 생성 수단(100)은 상기 외부 전압(VDD)과 상기 기설정된 전압(VIL_int)의 평균값에 해당하는 레벨의 상기 기준 전압(Vref)을 생성한다. 상기 기준 전압(Vref) 레벨을 수식으로 표현하자면 (VDD+VIL_int)/2가 된다.
데이터 드라이버(20)는 상기 기준 전압(Vref = (VDD+VIL_int)/2)을 인가 받아 상기 데이터(IN<0:1>)가 상기 기준 전압(Vref) 레벨보다 높으면 하이값을 갖는 내부 데이터(IND<0:1>)로서 출력하고 상기 데이터(IN<0:1>)가 상기 기준 전압(Vref) 레벨보다 낮으면 로우값을 갖는 내부 데이터(IND<0:1>)로서 출력한다.
도 3은 도 2의 전압 생성 수단의 블록도이다.
전압 생성 수단(100)은 데이터(IN<0:1>), 온 다이 터미네이션 신호(pcode<0:4>), 및 파워 업 신호(pwrup)에 응답하여 기준 전압(Vref= (VDD+VIL_int)/2)을 생성한다. 이때, 상기 전압 생성 수단(100)은 데이터 출력 수단(30)이 로우 레벨의 최저 전위를 출력할 때의 임피던스 값과 온 다이 터미네이션 신호(pcode<0:4>)에 응답하여 생성된 임피던스 값에 따라 분배비를 생성한다. 상기 전압 생성 수단(100)은 상기 분배비로 외부 전압(VDD)을 분배하여 상기 데이터 출력 수단(30)이 출력하는 데이터(IN<0:1>)의 로우 레벨의 최저 전위 전압(VIL_ext)을 생성하고 이와 동일한 레벨의 내부 데이터 로직 전압(VIL_int)을 생성한다. 상기 전압 생성 수단(100)은 상기 데이터 로직 전압(VIL_int)으로 상기 기준 전압(Vref=(VDD+VIL_int)/2)을 생성한다.
따라서 상기 전압 생성 수단(100)은 상기 데이터(IN<0:1>), 상기 온 다이 터미네이션 신호(pcode<0:4>), 및 파워 업 신호(pwrup)에 응답하여 상기 내부 데이터 로직 전압(VIL_int)을 생성하는 상기 데이터 로직 전압 생성부(110), 및 상기 데이터 로직 전압(VIL_int)을 인가 받아 상기 기준 전압(Vref)를 생성하는 상기 기준 전압 생성부(120)를 포함한다.
데이터 로직 전압 생성부(110)는 상기 데이터 로직 전압(VIL_int)을 생성한다.
데이터 로직 전압 생성부(110)는 상기 데이터 출력 수단(30)이 로우 값의 데이터를 출력할 경우 즉, 로우 드라이빙할 경우 갖는 임피던스, 온 다이 터미네이션 신호(pcode<0:4>), 및 파워 업 신호(pwrup)를 입력으로 하여 상기 내부 데이터 로직 전압(VIL_int)을 생성한다. 이하, 상기 내부 데이터 로직 전압(VIL_int)을 편의상 데이터 로직 전압(VIL_int)이라 한다.
기준 전압 생성부(120)는 상기 데이터 로직 전압(VIL_int)을 입력으로 하여 기준 전압(Vref)을 생성한다. 이때, 상기 기준 전압(Vref) 레벨은 외부 전압(VDD)과 상기 데이터 로직 전압(VIL_int)의 평균값 즉, (VDD+VIL_int)/2의 레벨을 갖는 전압이다.
도 4는 도 3의 데이터 로직 전압 생성부의 회로도이다.
데이터 로직 전압 생성부(110)는 제 1 임피던스부(113), 및 로직 전압 생성부(117)를 포함한다.
상기 제 1 임피던스부(113)는 온 다이 터미네이션 신호(pcode<0:4>)에 응답하여 임피던스 값이 결정된다. 이때, 상기 제 1 임피던스부(113)의 임피던스값과 데이터 출력 수단(30)이 로우 드라이빙할 때 갖는 임피던스(R2)가 분배비를 형성한다. 상기 제 1 임피던스부(113)는 상기 외부 전압(VDD)을 상기 분배비에 따라 분배하여 외부 데이터 로직 전압(VIL_ext)을 생성한다. 이때, 상기 데이터 출력 수단(30)은 도 4에 도시된 것처럼 구성되고, 상기 데이터 출력 수단(30)은 EMRS가 설 정한 소정시간동안 로우 드라이빙한다. 즉, 상기 데이터 출력 수단(30)의 스위치(SW1)는 턴오프(off), 스위치(SW2)는 턴온(on) 상태를 상기 EMRS가 설정한 소정시간동안 유지한다.
상기 로직 전압 생성부(117)는 상기 외부 데이터 로직 전압(VIL_ext)과 상기 온 다이 터미네이션 신호(pcode<0:4>)를 입력으로 하여 상기 외부 데이터 로직 전압(VIL_ext)과 동일한 레벨의 내부 데이터 로직 전압(VIL_int)을 생성한다.
상기 로직 전압 생성부(117)는 상기 온 다이 터미네이션 신호(pcode<0:4>)를 입력으로 하여 상기 제 1 임피던스부(113)의 임피던스값과 동일한 임피던스 값을 갖는 제 2 임피던스부(114), 상기 제 2 임피던스부(114)의 임피던스 값과의 임피던스 분배비에 따라 상기 외부 전압(VDD)을 분배하여 상기 데이터 로직 전압(VIL_int)을 생성하는 가변 임피던스부(116)를 포함한다.
상기 가변 임피던스부(116)는 상기 데이터 로직 전압(VIL_int)과 상기 외부 데이터 로직 전압(VIL_ext)을 비교하는 제 1 비교기(com11), 상기 제 1 비교기(com11)의 출력 신호에 응답하여 가변 저항 코드(rcode<0:4>)를 카운팅하는 카운터(111), 상기 파워 업 신호(pwrup)에 응답하여 상기 가변 저항 코드(rcode<0:4>)를 초기화시키고 상기 가변 저항 코드(rcode<0:4>)를 출력하는 레지스터(112), 상기 가변 저항 코드(node<0:4>)에 응답하여 임피던스값이 정해지는 제 3 임피던스부(115)를 포함한다.
상기 제 1 임피던스부(113), 상기 제 2 임피던스부(114), 및 상기 제 3 임피던스부(115)는 각 임피던스부의 임피던스값을 결정하는 입력 신호 와 각 출력단이 연결되는 부분만이 다를 뿐 그 구성이 동일하여 상기 제 1 임피던스부(113)만을 설명한다.
상기 제 1 임피던스부(113)는 상기 온 다이 터미네이션 신호(pcode<0:4>)에 응답하여 임피던스 값이 결정된다.
상기 제 1 임피던스부(113)는 게이트단에 pcode<0>가 입력되고 소오스단에 외부 전압(VDD)가 인가되며 드레인단에 제 1 저항(R11)의 일단이 연결된 제 1 트랜지스터(P11), 게이트단에 pcode<1>가 입력되고 소오스단에 외부 전압(VDD)가 인가되며 드레인단에 제 2 저항(R12)의 일단이 연결된 제 2 트랜지스터(P12), 게이트단에 pcode<2>가 입력되고 소오스단에 외부 전압(VDD)가 인가되며 드레인단에 제 3 저항(R13)의 일단이 연결된 제 3 트랜지스터(P13), 게이트단에 pcode<3>가 입력되고 소오스단에 외부 전압(VDD)가 인가되며 드레인단에 제 4 저항(R14)의 일단이 연결된 제 4 트랜지스터(P14), 게이트단에 pcode<4>가 입력되고 소오스단에 외부 전압(VDD)가 인가되며 드레인단에 제 5 저항(R15)의 일단이 연결된 제 5 트랜지스터(P15)를 포함한다. 이때, 상기 제 1 내지 제 5 저항(R11~15)의 타단이 공통 연결된다.
상기 제 1 임피던스부(113)는 5비트의 상기 온 다이 터미네이션 신호(pcode<0:4>)가 1비트씩 상기 제 1 내지 제 5 트랜지스터(P11~P15)의 게이트단에 연결되어 있다. 따라서 상기 제 1 내지 제 5 트랜지스터(P11~P15)가 턴온되는 수에 따라 상기 제 1 임피던스부(113)의 임피던스 값이 결정된다.
도 5는 도 3의 기준 전압 생성부의 회로도이다.
기준 전압 생성부(120)는 데이터 로직 전압(VIL_int)을 인가 받아 예비 기준 전압(Vref_pre)을 생성하는 전압 분배부(121), 및 상기 예비 기준 전압(Vref_pre)을 인가 받아 버퍼링하여 기준 전압(Vref)으로서 출력하는 버퍼(122)를 포함한다.
상기 전압 분배부(121)는 양단에 외부 전압(VDD)과 상기 데이터 로직 전압(VIL_int) 레벨의 전압을 인가 받아 상기 예비 기준 전압(Vref_pre)을 생성하는 직렬 저항부(121-1), 및 상기 직렬 저항부(121)에 상기 데이터 로직 전압(VIL_int) 레벨의 전압을 인가하는 전압 인가부(121-2)를 포함한다.
상기 직렬 저항부(121-1)는 동일한 저항 값을 갖는 제 1 및 제 2 저항 소자(R31, R32)가 직렬로 연결되고 일단에는 외부 전압(VDD)을 인가 받고 타단에는 상기 전압 인가부(121-2)의 출력 전압을 인가 받는다. 이때, 상기 예비 기준 전압(Vref_pre)은 상기 제 1 및 제 2 저항 소자(R31, R32)가 연결된 노드에서 출력된다.
상기 전압 인가부(121-2)는 제 1 입력단에 상기 데이터 로직 전압(VIL_int)을 인가 받는 제 2 비교기(com31), 게이트단에 상기 제 2 비교기(com31)의 출력 신호를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단이 상기 제 2 비교기(com31)의 제 2 입력단과 상기 직렬 저항부(121-1)에 공통 연결되는 제 6 트랜지스터(N31)를 포함한다.
상기 버퍼(122)는 제 1 입력단에 상기 예비 기준 전압(Vref_pre)이 인가되고 출력단과 제 2 입력단에 연결된 제 3 비교기(com32)이다. 이때, 출력단에서 상기 기준 전압(Vref)이 출력된다.
이하, 첨부된 도면(도 2, 도 3, 도 4, 도 5)을 참조하여 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로 및 이를 이용한 기준 전압 생성 회로의 동작을 설명한다.
반도체 메모리 장치 외부에 있는 데이터 출력 수단(30)이 로우 드라이빙하여 데이터(IN<0:1>)를 출력할 경우 생성되는 임피던스 값(R2)과 온 다이 터미네이션 신호(pcode<0:4>)에 따른 제 1 임피던스부(113)의 임피던스 값으로 분배비가 생성되어 외부 전압(VDD)을 분배한다. 상기 외부 전압(VDD)이 분배되어 외부 데이터 로직 전압(VIL_ext)이 생성된다.
상기 제 2 임피던스부(114)는 상기 온 다이 터미네이션 신호(pcode<0:4>)를 입력 받아 상기 제 1 임피던스부(113)가 갖는 임피던스 값과 동일한 임피던스 값을 갖는다.
상기 가변 임피던스부(116)는 상기 외부 데이터 로직 전압(VIL_ext)과 동일한 상기 데이터 로직 전압(VIL_int)을 생성하기 위해 가변 저항 코드(rcode<0:4>)를 생성한다. 제 3 임피던스부(115)는 상기 가변 저항 코드(rcode<0:4>)를 입력 받아 임피던스 값을 결정한다. 상기 제 2 임피던스부(114)와 상기 제 3 임피던스부(115)의 임피던스 값으로 분배비를 구성하여 외부 전압(VDD)를 분배한다. 따라서 분배된 상기 외부 전압(VDD) 즉, 상기 데이터 로직 전압(VIL_int)은 상기 외부 데이터 로직 전압(VIL_ext) 레벨과 동일해진다. 상기 데이터 로직 전압(VIL_int)과 상기 외부 데이터 로직 전압(VIL_ext)이 동일해 지는 동작을 설명한다. 제 1 비교기(com11)가 상기 외부 데이터 로직 전압(VIL_ext)과 상기 데이터 로직 전 압(VIL_int) 레벨을 비교하여 상기 외부 데이터 로직 전압(VIL_ext)과 상기 데이터 로직 전압(VIL_int) 레벨이 동일해질 때까지 카운터(111)를 동작시킨다. 상기 카운터(111)는 상기 가변 저항 코드(rcode<0:4>)를 카운팅하는 동작을 한다. 또한 레지스터(112)는 파워 업 신호(pwrup)에 의해 상기 가변 저항 코드(rcode<0:4>)를 초기화시킨다. 초기화된 상기 가변 저항 코드(rcode<0:4>)는 상기 카운터(111)에 의해 카운팅된다. 카운팅된 상기 가변 저항 코드(rcode<0:4>)는 상기 제 3 임피던스부(115)에 입력된다.
결국, 상기 제 2 임피던스부(114)의 임피던스 값은 상기 온 다이 터미네이션 신호(pcode<0:4>)에 의해 결정되고, 상기 제 3 임피던스부(115)의 임피던스값은 상기 외부 데이터 로직 전압(VIL_ext)과 상기 데이터 로직 전압(VIL_int) 레벨이 동일해질 때까지 변한다. 상기 외부 데이터 로직 전압(VIL_ext)과 상기 데이터 로직 전압(VIL_int) 레벨이 동일해지면 상기 레지스터(112)가 상기 가변 저항 코드(rcode<0:4>)를 저장하여 상기 제 3 임피던스부(115)의 임피던스 값을 고정시킨다.
따라서 상기 제 2 임피던스부(114)와 상기 제 3 임피던스부(115)의 임피던스값에 의해 결정되는 분배비에 따라 상기 외부 데이터 로직 전압(VIL_ext)과 동일한 레벨의 상기 데이터 로직 전압(VIL_int)이 출력된다.
상기 데이터 로직 전압(VIL_int)이 전압 분배부(121)의 전압 인가부(121-2)에 인가된다. 따라서 도 5의 노드 a(node a)가 상기 데이터 로직 전압(VIL_int) 레벨이 되며 상기 직렬 저항부(121-1)는 외부 전압(VDD)과 상기 데이터 로직 전 압(VIL_int) 레벨의 센터값, 즉 평균값에 해당하는 전압 레벨을 갖는 예비 기준 전압(Vref_pre = (VDD+VIL_int)/2)을 출력한다.
버퍼(122)는 상기 예비 기준 전압(Vref_pre)을 버퍼링하여 상기 예비 기준 전압(Vref_pre)을 기준 전압(Vref)으로서 출력한다.
데이터 드라이버(20)는 상기 기준 전압(Vref = (VDD+VIL_int)/2)을 기준으로 입력되는 데이터(IN<0:1>)의 데이터 전위 레벨이 상기 기준 전압(Vref)보다 높으면 하이 값을 갖는 데이터(IND<0:1>)로서 출력하고 상기 기준 전압(Vref)보다 낮으면 로우 값을 갖는 데이터(IND<0:1>)로서 출력한다.
도 6은 종래 기술과 본 발명에 따른 기준 전압 생성 회로의 출력을 비교한 도면이다. 이때, 본 발명에 따른 전압 생성 회로, 및 기준 전압 생성 회로 또한 기준 전압 생성 회로를 적용한 반도체 메모리 장치에 관하여 같이 설명한다.
종래 기술에서는 반도체 메모리 장치의 외부에서 입력되는 데이터를 판별하기 위해 외부 전압(VDD)을 0.7배한 기준 전압(Vref = 0.7VDD)을 기준으로 입력되는 데이터의 값을 판별하였다. 종래 기술에 따른 기준 전압(Vref)이 데이터가 스윙하는 전위 레벨의 센터값 즉, 평균값과 다를 경우 반도체 메모리 장치는 올바르게 데이터를 받아 들이지 못한다. 이때, 데이터가 스윙하는 전위 레벨은 외부 전압(VDD)과 기설정된 전위 레벨(VIL_ext)이다.
따라서 본 발명에 따른 전압 생성 회로는 데이터의 로우값에 해당하는 전위 레벨(VIL_ext)을 갖는 데이터 로직 전압(VIL_int)을 생성한다.
도 4를 참조하여 상기 데이터 로직 전압(VIL_int)을 생성하는 동작을 간단히 설명한다.
데이터 출력 수단(30)은 EMRS가 설정한 소정시간동안 로우 드라이빙한다.
온 다이 터미네이션 신호(pcode<0:4>)에 의한 제 1 임피던스부(113)의 임피던스와 상기 데이터 출력 수단(30)의 저항 소자(R2)에 따른 분배비에 따라 외부 전압(VDD)을 분배하여 외부 데이터 로직 전압(VIL_ext)을 생성한다.
제 2 임피던스부(114)는 상기 제 1 임피던스부(113)와 동일한 임피던스를 갖는다. 이유는 동일한 구조와 동일한 상기 온 다이 터미네이션 신호(pcode<0:4>)를 입력 받기 때문이다.
상기 제 3 임피던스부(115)는 초기화된 가변 저항 코드(rcode<0:4>)를 입력 받아 초기 임피던스가 결정된다. 상기 초기화된 가변 저항 코드(rcode<0:4>)란 초기화된 레지스터(112)에서 출력되는 신호이다.
상기 제 2 임피던스부(114)와 상기 제 3 임피던스부(115)의 임피던스에 따른 분배비에 따라 데이터 로직 전압(VIL_int)이 형성된다.
제 1 비교기(com11)는 상기 데이터 로직 전압(VIL_int)과 외부 데이터 로직 전압(VIL_ext)의 레벨을 비교한다.
카운터(111)는 상기 제 1 비교기(com11)의 출력 신호에 응답하여 상기 가변 저항 코드(rcode<0:4>)를 카운팅한다.
상기 레지스터(112)는 상기 가변 저항 코드(rcode<0:4>)를 저장하고 출력한다. 이때, 상기 레지스터(112)는 MRS(mode register set)가 설정한 시간동안 상기 카운터(111)에 의해 카운팅된 상기 가변 저항 코드(rcode<0:4>)를 출력하며 설정된 시간이 끝나면 마직막에 저장된 가변 저항 코드(rcode<0:4>)만을 출력한다.
결국, 상기 제 1 비교기(com11), 상기 카운터(111), 및 상기 레지스터(112)는 상기 외부 데이터 로직 전압(VIL_ext)과 동일한 레벨인 상기 데이터 로직 전압(VIL_int)을 생성한다.
도 5를 참조하여 기준 전압(Vref)을 생성하는 동작을 간단히 설명한다.
제 2 비교기(com31)는 상기 데이터 로직 전압(VIL_int)과 노드 a(node a)의 전압을 비교하여 상기 노드 a(node a)의 전압을 상기 데이터 로직 전압(VIL_int)과 동일한 레벨이 되도록 한다.
직렬 저항부(121-1)는 외부 전압(VDD)과 상기 노드 a(node a)의 전압의 평균값에 해당하는 예비 기준 전압(Vref_pre = (VDD+VIL_int)/2)을 출력한다.
버퍼(122)는 상기 예비 기준 전압(Vref_pre)을 버퍼링하여 기준 전압(Vref)으로서 출력한다.
상기 전압 생성 회로를 이용한 기준 전압 생성 회로는 외부 전압(VDD)과 데이터 로직 전압(VIL_int)의 센터값 즉, 평균값에 해당하는 기준 전압(Vref = (VDD+VIL_int)/2)을 생성한다. 또한 상기 기준 전압 생성 회로를 적용한 반도체 메모리 장치는 데이터가 스윙하는 센터값에 해당하는 기준 전압(Vref = (VDD+VIL_int)/2)을 인가 받아 데이터 값을 판별한다.
결국, 외부 전압(VDD)과 외부 데이터 로직 전압(VIL_ext) 레벨 사이에서 스윙하는 데이터(IN<0:1>)를 입력 받는 반도체 메모리 장치는 상기 외부 전압(VDD)과 상기 외부 데이터 로직 전압(VIL_ext) 레벨의 센터값 즉, 평균값 레벨의 기준 전 압(Vref)으로 데이터(IN<0:1>)를 판별함으로써 반도체 메모리 장치의 데이터 신뢰성을 높이는 효과가 있다.
또한 본 발명은 반도체 메모리 장치의 외부에 배치된 데이터 출력 수단(30)이 로우 드라이빙할때 갖는 임피던스를 이용하지만 동일한 임피던스를 갖는 저항 소자를 이용하여 본 발명을 구현할 수 있음은 자명하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 전압 생성 회로 및 이를 이용한 반도체 메모리 장치의 기준 전압 생성 회로는 외부에서 입력되는 데이터의 하이 값과 로우 값의 중간 레벨의 기준 전압을 생성한다. 따라서 이를 이용한 반도체 메모리 장치는 데이터의 하이와 로우의 평균 레벨인 기준 전압으로 외부 데이터를 판별함으로써 반도체 메모리 장치의 데이터 신뢰도를 높이는 효과가 있다.

Claims (13)

  1. 반도체 메모리 장치 외부의 데이터 출력 수단이 로우 데이터를 출력할 경우 상기 데이터 출력 수단의 임피던스와 온 다이 터미네이션 신호에 의한 임피던스 조합으로 외부 전압을 분배하여 상기 로우 데이터의 전위 레벨과 동일한 내부 데이터 로직 전압을 생성하는 데이터 로직 전압 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 데이터 로직 전압 생성 수단은
    상기 로우 데이터를 출력하는 상기 데이터 출력 수단의 임피던스와 상기 온 다이 터미네이션 신호에 의한 임피던스 조합으로 분배비를 생성하고, 상기 외부 전압을 상기 분배비로 분배하여 외부 데이터 로직 전압을 생성하며, 상기 외부 데이터 로직 전압과 동일한 레벨의 상기 내부 데이터 로직 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 데이터 로직 전압 생성 수단은
    상기 온 다이 터미네이션 신호에 응답하여 임피던스 값이 결정되는 제 1 임피던스부, 및
    상기 외부 데이터 로직 전압과 상기 내부 데이터 로직 전압을 비교하여 상기 외부 데이터 로직 전압과 동일한 레벨의 상기 내부 데이터 로직 전압을 생성하기 위한 로직 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 로직 전압 생성부는
    상기 온 다이 터미네이션 신호에 응답하여 상기 제 1 임피던스부의 임피던스 값과 동일한 임피던스 값을 갖는 제 2 임피던스부, 및
    상기 외부 데이터 로직 전압과 동일한 레벨의 상기 내부 데이터 로직 전압을 생성하기 위해 상기 제 2 임피던스부의 임피던스값과 분배비를 이루는 가변 임피던스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 가변 임피던스부는
    상기 외부 데이터 로직 전압과 상기 내부 데이터 로직 전압을 비교하는 비교기,
    상기 비교기의 출력 신호에 응답하여 가변 저항 코드를 카운팅하는 카운터,
    파워 업 신호에 응답하여 상기 가변 저항 코드를 초기화시키고 상기 가변 저항 코드를 출력하는 레지스터, 및
    상기 레지스터에서 출력된 상기 가변 저항 코드에 응답하여 임피던스값이 결 정되는 제 3 임피던스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  6. 반도체 메모리 장치 외부의 데이터 출력 수단이 로우 데이터를 출력할 경우 상기 데이터 출력 수단의 임피던스와 온 다이 터미네이션 신호에 의한 임피던스 조합으로 외부 전압을 분배하여 상기 로우 데이터의 전위 레벨과 동일한 내부 데이터 로직 전압을 생성하는 데이터 로직 전압 생성부; 및
    입력 데이터의 최고 전위 레벨과 상기 데이터 로직 전압 레벨의 평균 레벨인 기준 전압을 생성하는 기준 전압 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 기준 전압 생성 수단은
    상기 데이터 로직 전압을 인가 받아 상기 데이터의 최고 전위 레벨인 상기 외부 전압과 최저 전위 레벨인 상기 데이터 로직 전압의 평균값에 해당하는 예비 기준 전압을 생성하는 전압 분배부, 및
    상기 예비 기준 전압을 인가 받아 버퍼링한 후 상기 예비 기준 전압을 상기 기준 전압으로서 출력하는 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 전압 분배부는
    상기 외부 전압과 상기 데이터 로직 전압을 양단에 인가 받아 상기 외부 전압과 상기 데이터 로직 전압의 레벨 평균값을 상기 예비 기준 전압으로서 출력하는 직렬 저항부, 및
    상기 직렬 저항부의 일단에 상기 데이터 로직 전압을 인가하는 전압 인가부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  10. 제 9 항에 있어서,
    상기 직렬 저항부는
    일단에 상기 외부 전압을 인가 받는 제 1 저항 소자, 및
    일단에 상기 제 1 저항 소자의 타단이 연결되고 타단에 상기 데이터 로직 전압을 인가 받는 제 2 저항 소자를 포함하며,
    상기 제 1 저항 소자와 상기 제 2 저항 소자가 연결된 노드에서 상기 예비 기준 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  11. 제 10 항에 있어서,
    상기 제 1 저항 소자와 상기 제 2 저항 소자는
    저항값이 동일한 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  12. 제 9 항에 있어서,
    상기 전압 인가부는
    제 1 입력단에 상기 데이터 로직 전압을 인가 받는 비교기,
    게이트단에 상기 비교기의 출력 신호를 입력 받고 소오스단에 접지단이 연결되며 드레인단이 상기 비교기의 제 2 입력단과 상기 직렬 저항부에 공통으로 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  13. 제 8 항에 있어서,
    상기 버퍼는
    제 1 입력단에 상기 예비 기준 전압을 인가 받고 제 2 입력단과 출력단이 연결된 비교기인 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
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