KR100410978B1 - 반도체 메모리 장치의 임피이던스 매칭회로 - Google Patents

반도체 메모리 장치의 임피이던스 매칭회로 Download PDF

Info

Publication number
KR100410978B1
KR100410978B1 KR10-2000-0028063A KR20000028063A KR100410978B1 KR 100410978 B1 KR100410978 B1 KR 100410978B1 KR 20000028063 A KR20000028063 A KR 20000028063A KR 100410978 B1 KR100410978 B1 KR 100410978B1
Authority
KR
South Korea
Prior art keywords
resistance value
output signal
comparison
voltage
pull
Prior art date
Application number
KR10-2000-0028063A
Other languages
English (en)
Other versions
KR20010106948A (ko
Inventor
이진호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2000-0028063A priority Critical patent/KR100410978B1/ko
Priority to US09/824,915 priority patent/US6459320B2/en
Publication of KR20010106948A publication Critical patent/KR20010106948A/ko
Application granted granted Critical
Publication of KR100410978B1 publication Critical patent/KR100410978B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치의 임피이던스 매칭회로를 공개한다. 그 회로는 소정 사이클 동안 최대 저항값과 최소 저항값의 중간값과 외부 저항값에 의해서 분배된 전압을 제1비교전압으로 발생하고, 소정 사이클 후에 카운팅 출력신호에 응답하여 가변되는 저항값과 외부 저항값에 의해서 분배된 전압을 제1비교전압으로 발생하는 임피이던스 검출수단, 제1비교전압과 기준전압을 비교하여 제1비교 출력신호를 발생하기 위한 제1비교기, 소정 사이클 동안 제1비교전압과 기준전압을 비교하여 제2비교 출력신호를 발생하기 위한 제2비교기, 제1비교 출력신호에 응답하여 복수 비트의 카운팅 출력신호를 발생하기 위한 카운터, 및 제2비교 출력신호에 응답하여 초기 저항값이 설정되고 복수 비트의 카운팅 출력신호에 응답하여 저항값이 조절되어 리드 데이터를 구동하기 위한 복수개의 출력 드라이버들로 구성되어 있다. 따라서, 카운터의 비트 수를 증가함이 없이 저항값을 미세하게 조절할 수 있다.

Description

반도체 메모리 장치의 임피이던스 매칭회로{Impedance matching circuit of a semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 외부에 연결된 장치와 반도체 메모리 장치사이의 임피이던스를 매칭하기 위한 반도체 메모리 장치의 임피이던스 매칭회로에 관한 것이다.
반도체 메모리 장치의 임피이던스 매칭회로는 반도체 메모리 장치와 외부 장치사이의 임피이던스를 매칭시키기 위하여 사용되는 회로이다.
신호선과 신호선, 및 신호선과 출력 드라이버사이의 임피이던스 미스매치(mismatch)로 인하여 반사파가 발생될 수 있다. 그래서, 이러한 반사파를 흡수하지 않으면 신호 왜곡의 원인이 되기 때문에 신호선과 신호선, 및 드라이버와 신호선간의 임피이던스를 매칭시키기 위하여 임피이던스 매칭회로가 필연적으로 요구된다.
도1은 종래의 반도체 메모리 장치의 임피이던스 매칭회로의 블록도로서, ZQ, DQ1, DQ2, ..., DQn패드들, PMOS어레이들(10, 12), NMOS어레이(14), 비교기(16), ZQ카운터(18), ZQ드라이버(20), 및 데이터 출력버퍼 및 드라이버들(30-1, 30-2, ..., 30-n)로 구성되어 있다.
도1에서, 데이터 출력버퍼 및 드라이버들(30-1, 30-2, ..., 30-n) 각각은 데이터 출력버퍼들(22-1, ...)과 출력 드라이버들(24-1, ...)로 구성되어 있다.
도1에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
PMOS어레이(12)와 NMOS어레이(14)는 카운팅 출력신호(CTQx)에 응답하여 저항값이 조절되어 기준전압(Vref)을 발생한다. 이때, 발생되는 전압은 VDDQ/2가 된다. PMOS어레이(10)는 카운팅 출력신호(CTQx)에 응답하여 저항값이 조절되고, 외부 저항(Rzq)에 의해서 분배된 전압(Vzq)을 발생한다. 비교기(16)는 전압(Vzq)과 기준전압(Vref)을 비교하여 비교 출력신호를 발생한다. 전압(Vzq)이 기준전압(Vref)보다 크면 "하이"레벨의 신호를 발생하고, 전압(Vzq)이 기준전압(Vref)보다 작으면 "로우"레벨의 신호를 발생한다. ZQ카운터(18)는 "하이"레벨의 신호가 입력되면 업 카운팅을 수행하고, "로우"레벨의 신호가 인가되면 다운 카운팅을 수행한다. ZQ카운터(18)는 소정 비트의 카운팅 출력신호를 발생하게 되고, 이 출력 신호는 PMOS어레이들(10, 12), 및 NMOS어레이(14)의 저항값을 변화하게 된다. ZQ드라이버(20)는 ZQ카운터(18)로부터 출력되는 카운팅 출력신호를 구동한다. 데이터 출력버퍼들(22-1, ...) 각각은 데이터 출력신호쌍들(DLAT1/B, DLAT2/B, ..., DLATn/B)을 각각 버퍼하여 데이터를 발생하고, ZQ드라이버(20)로부터 출력되는 출력신호와 데이터를 조합함에 의해서 출력 데이터를 발생한다. 출력 드라이버들(24-1, ...) 각각은 데이터 출력버퍼들(22-1, ...) 각각으로부터 출력되는 데이터에 응답하여 저항값이 조절되어 데이터 입출력 패드들(DQ1, DQ2, ..., DQn)로 데이터를 출력한다.
도2는 도1에 나타낸 PMOS어레이들, 및 NMOS어레이의 실시예의 회로도로서, 전원전압(VDDQ)과 ZQ패드(ZQ)사이에 병렬 연결된 PMOS트랜지스터들(P1, P2, P3, P4, P5, P6, P7)로 구성된 PMOS어레이(10), 전원전압(VDDQ)과 기준전압(Vref)발생 노드사이에 병렬 연결된 PMOS트랜지스터들(P8, P9, P10, P11, P12, P13, P14)로 구성된 PMOS어레이(12), 기준전압(Vref) 발생노드와 접지전압사이에 병렬 연결된 NMOS트랜지스터들(N1, N2, N3, N4, N5, N6, N7)로 구성된 NMOS어레이(14), 및 인버터(I)로 구성되어 있다.
도2에서, PMOS어레이들(10, 12)을 구성하는 PMOS트랜지스터들(P1, P2, P13, P14)의 게이트들은 접지전압에 연결되어 항상 온되어 있고, 다른 PMOS트랜지스터들(P3, ..., P7, P8, ..., P12)의 게이트들은 ZQ카운터의 반전 카운팅 출력신호(CTQxB)에 각각 연결되어 있다. NMOS어레이(14)를 구성하는 NMOS트랜지스터들(N6, N7)의 게이트들은 전원전압(VDDQ)에 연결되어 항상 온되어 있고, 다른 NMOS트랜지스터들(N1, ..., N5)의 게이트들은 ZQ카운터의 카운팅 출력신호(CTQx)에 각각 연결되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
초기에, ZQ카운터(18)의 카운팅 출력신호(CTQx)는 "00000"이므로, PMOS어레이들(10, 12)과 NMOS어레이(14)의 PMOS트랜지스터들(P3, ..., P7, P8, ..., P12)과 NMOS트랜지스터들(N1, ..., N5)이 모두 오프되어 PMOS트랜지스터들(P13, P14)과 NMOS트랜지스터들(N6, N7)에 의해서 분배된 기준전압(Vref)과 PMOS트랜지스터들(P1, P2)과 저항(Rzq)에 의해서 분배된 전압(Vzq)을 발생한다.
도1에 나타낸 다음 단의 비교기(16)가 비교 동작을 수행함에 의해서 업/다운 카운팅 출력신호를 발생하여 PMOS어레이들(10, 12)과 NMOS어레이(14)의 저항값을 조절하게 된다.
도3은 도1에 나타낸 출력 드라이버의 실시예의 회로도로서, 전원전압(VDDQ)과 출력신호(DQ) 발생 노드사이에 병렬 연결된 PMOS트랜지스터들(P15, P16, P17, P18, P19, P20, P21)로 구성된 PMOS어레이(32)와 출력신호(DQ) 발생 노드와 접지전압사이에 병렬 연결된 NMOS트랜지스터들(N8, N9, N10, N11, N12, N13, N14)로 구성된 NMOS어레이(34)로 구성되어 있다.
도3에서, 데이터 출력버퍼의 출력 데이터쌍을 각각 DOU, DOD로 각각 나타내었다. 출력 데이터쌍(DOU, DOD)은 데이터 출력버퍼로 인가되는 데이터를 버퍼한 데이터와, ZQ드라이버(20)로부터 출력되는 5비트의 데이터를 조합함에 의해서 발생되는 5비트의 데이터로 각각 구성된 데이터이다. 그리고, 데이터(D)는 데이터 출력버퍼에 의해서 버퍼된 1비트의 데이터이다.
도3에서, 데이터(DOU)는 PMOS트랜지스터들(P15, P16, P17, P18, P19)의 게이트들로 인가되고, 데이터(DOD)는 NMOS트랜지스터들(N8, N9, 10, N11, N12)의 게이트들로 인가된다. 데이터(D)는 PMOS트랜지스터들(P20, P21)의 게이트들과 NMOS트랜지스터들(N13, N14)의 게이트들로 인가된다.
결과적으로, 종래의 반도체 메모리 장치의 출력 드라이버의 PMOS트랜지스터들(P15, P16, P17, P18, P19)과 NMOS트랜지스터들(N8, N9, N10, N11, N12)은 5비트의 데이터(DOU, DOD)에 의해서 온, 오프가 결정되고, PMOS트랜지스터들(P20, P21)과 NMOS트랜지스터들(N13, N14)은 데이터 출력버퍼로부터 출력되는 1비트의 데이터(D)에 응답하여 온, 오프가 결정된다.
출력 드라이버는 데이터(D)가 "로우"레벨이면 PMOS어레이(32)가 동작을 수행하여 "하이"레벨의 데이터를 발생한다. 이때, 데이터(DOU)가 "00000"이면 PMOS트랜지스터들(P15, P16, P17, P18, P19)이 모두 온되어 저항값이 최소 저항값으로 설정되고, 데이터(DOU)가 "11111"이면 PMOS트랜지스터들(P15. P16, P17, P18, P19)이 모두 오프되어 저항값이 최대 저항값으로 설정된다. PMOS어레이(32)는 데이터(DOU)가 "00000"으로부터 "11111"까지 32단계로 변화됨에 따라 최소 저항값으로부터 최대 저항값까지 총 32단계로 저항값이 조절된다.데이터(D)가 "하이"레벨이면 NMOS어레이(34)가 동작을 수행하여 "로우"레벨의 데이터를 발생한다. 이때, 데이터(DOD)가 "00000"이면 NMOS트랜지스터들(N8, N9, N10, N11, N12)이 모두 오프되어 저항값이 최대 저항값으로 설정되고, 데이터(DOD)가 "11111"이면 NMOS트랜지스터들(N8, N9, N10, N11, N12)이 모두 온되어 저항값이 최소 저항값으로 설정된다. NMOS어레이(34)는 데이터(DOD)가 "00000"으로부터 "11111"까지 32단계로 변화됨에 따라 최대 저항값으로부터 최소 저항값까지 총 32단계로 저항값이 조절된다.
따라서, 종래의 반도체 메모리 장치의 임피이던스 매칭회로는 최대 저항값으로부터 최소 저항값까지 최대 32단계로 변화해가면서 임피이던스 매칭 동작을 수행하게 된다.
즉, 종래의 반도체 메모리 장치의 임피이던스 매칭회로는 최대 저항값과 최소 저항값사이의 단계가 카운터의 출력 비트수에 의해서 결정되고, 각 단계별 저항값사이의 간격이 커지게 됨으로써 저항값을 미세하게 맞추는 것이 어렵다는 문제점이 있다.
물론, 카운터의 비트수를 늘림에 의해서 최대 저항값과 최소 저항값사이의 각 단계별 저항값의 차이를 줄임에 의해서 저항값을 미세하게 맞출 수도 있다.
그러나, 단순하게 카운터의 비트수를 늘리는 경우에는 최대 저항값으로부터 최소 저항값으로 변화하면서 저항값을 맞추어가기 때문에 외부 저항값이 아주 작은 경우에는 많은 단계를 거쳐야만 임피이던스가 매칭되게 된다는 문제점이 있다.
본 발명의 목적은 카운터의 비트수를 늘리지 않고 저항값을 미세하게 조절할 수 있는 반도체 메모리 장치의 임피이던스 매칭회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 임피이던스 매칭회로는 소정 사이클 동안 최대 저항값과 최소 저항값의 중간값과 외부 저항값에 의해서 분배된 전압을 제1비교전압으로 발생하고, 상기 소정 사이클 후에 카운팅 출력신호에 응답하여 가변되는 저항값과 상기 외부 저항값에 의해서 분배된 전압을상기 제1비교전압으로 발생하는 임피이던스 검출수단, 상기 제1비교전압과 기준전압을 비교하여 제1비교 출력신호를 발생하기 위한 제1비교수단, 상기 소정 사이클 동안 상기 제1비교전압과 상기 기준전압을 비교하여 제2비교 출력신호를 발생하기 위한 제2비교수단, 상기 제1비교 출력신호에 응답하여 상기 복수 비트의 카운팅 출력신호를 발생하기 위한 카운팅 수단, 및 상기 제2비교 출력신호에 응답하여 초기 저항값이 설정되고 상기 복수 비트의 카운팅 출력신호에 응답하여 저항값이 조절되어 리드 데이터를 구동하기 위한 복수개의 출력 드라이버들을 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 임피이던스 매칭회로의 실시예의 블럭도이다.
도2는 도1에 나타낸 PMOS어레이들, NMOS어레이의 실시예의 회로도이다.
도3은 도1에 나타낸 출력 드라이버의 실시예의 회로도이다.
도4는 본 발명의 반도체 메모리 장치의 임피이던스 매칭회로의 실시예의 블록도이다.
도5는 도4에 나타낸 출력 드라이버의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 임피이던스 매칭회로를 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 임피이던스 매칭회로의 실시예의 블록도로서, 도1에 나타낸 임피이던스 매칭회로에 사이클 검출기(40), 비교기(42), PMOS트랜지스터(P), 및 저항(R)을 추가하여 구성되어 있다.
PMOS트랜지스터(P)와 저항(R)은 전원전압(VDDQ)과 전압(Vzq) 발생 노드사이에 직렬 연결되고, 사이클 검출기(40)는 클럭신호(CLK)에 응답하여 초기에 소정 사이클을 검출하여 PMOS트랜지스터(P)를 온한다. 비교기(42)는 사이클 검출기(40)에 의해서 소정 사이클 동안 전압(Vzq)과 기준전압(Vref)을 비교하고 비교 출력을 출력 드라이버들(24-1, ...)로 인가한다.
도4에서, 초기에 전원이 인가되면 사이클 검출기(40)가 소정 사이클 동안 PMOS트랜지스터(P)를 온한다. 이때, PMOS트랜지스터(P)의 저항값과 저항(R)에 의한 저항값을 더한 저항값이 출력 드라이버의 최소 저항값과 최대 저항값사이의 중간 값이 되도록 설정한다. 비교기(42)는 사이클 검출기(40)의 출력신호에 응답하여 소정 사이클 동안 전압(Vzq)의 값이 기준전압(Vref)보다 크다면 "하이"레벨의 신호(C)를 발생하고, 전압(Vzq)의 값이 기준전압(Vref)보다 작다면 "로우"레벨의 신호(C)를 발생한다. 이때 발생되는 신호(C)는 출력 드라이버들(24-1, ...) 각각으로 인가되어 초기 저항값을 설정하게 된다.
도5는 도4에 나타낸 출력 드라이버의 실시예의 회로도로서, 도3에 나타낸 출력 드라이버의 구성과 동일하다. 단지, PMOS트랜지스터(P21)와 NMOS트랜지스터(N14)가 신호들(C, CB)에 각각 응답하도록 구성되어 있다.도5에서, PMOS트랜지스터들(P20, P21)이 모두 온되는 경우의 저항값이 (최대 저항값+최소 저항값)/2가 되도록 구성하고, PMOS트랜지스터(P20)가 온되고 PMOS트랜지스터(P21)가 오프되는 경우의 저항값이 최대 저항값이 되도록 구성한다. 그리고, NMOS트랜지스터들(N13, N14)이 모두 온되는 경우의 저항값이 (최대 저항값+최소 저항값)/2가 되도록 구성하고, NMOS트랜지스터(N13)가 온되고 NMOS트랜지스터(N14)가 오프되는 경우의 저항값이 최대 저항값이 되도록 구성한다.
도4에 나타낸 비교기(42)가 초기에 소정 사이클동안 전압(Vzq)과 기준전압(Vref)을 비교하여 전압(Vzq)이 기준전압(Vref)보다 크면 "하이"레벨의 신호(C)를 발생하고, 전압(Vzq)이 기준전압(Vref)보다 작으면 "로우"레벨의 신호(C)를 발생한다. 그리고, 신호(C)를 반전하여 신호(CB)를 발생한다.
도5에 나타낸 출력 드라이버를 구성하는 PMOS트랜지스터(P21)와 NMOS트랜지스터(N14)는 초기에 소정 사이클 동안 온, 오프가 결정되고 그 상태가 고정된다.데이터(D)가 "로우"레벨이면 PMOS어레이(32)가 동작을 수행하여 "하이"레벨의 데이터를 발생한다. 데이터(D)가 "로우"레벨이면 PMOS트랜지스터(P20)가 온되고, 신호(C)가 "로우"레벨로 고정되면, PMOS트랜지스터(P21)가 온된다. 따라서, PMOS트랜지스터들(P20, 21)이 모두 온되어 최대 저항값이 (최대 저항값+최소 저항값)/2로 설정된다. 그리고, 데이터(DOU)가 "00000"부터 "11111"까지 변화하게 되면 출력 드라이버를 구성하는 PMOS어레이(32)의 저항값이 최소 저항값에서 (최대 저항값+최소 저항값)/2까지 총 32단계로 변화하게 된다. 반면에, 신호(C)가 "하이"레벨로 고정되면, PMOS트랜지스터(P21)가 오프되어 (최대 저항값+최소 저항값)/2으로부터 최대 저항값까지 총 32단계로 변화하게 된다. 결과적으로, 신호(C)의 상태에 따라 출력 드라이버의 PMOS어레이(32)의 저항값을 64단계로 미세하게 조절하는 것이 가능하다.데이터(D)가 "하이"레벨이면 NMOS어레이(34)가 동작을 수행하여 "로우"레벨의 데이터를 발생한다. "하이"레벨의 데이터(D)가 입력되면 NMOS트랜지스터(N13)가 온되고, 신호(CB)가 "하이"레벨로 고정되면 NMOS트랜지스터(N14)가 온된다. 데이터(DOD)가 "00000"부터 "11111"까지 변화하게 되면 출력 드라이버를 구성하는 NMOS어레이(34)의 저항값이 (최대 저항값+최소 저항값)/2에서 최소 저항값까지 총 32단계로 변화하게 된다. 반면에, 신호(CB)가 "로우"레벨로 고정되면, NMOS트랜지스터(N14)가 오프되어 최대 저항값으로부터 (최대 저항값+최소 저항값)/2까지 총 32단계로 변화하게 된다. 결과적으로, 신호(CB)의 상태에 따라 출력 드라이버의 풀다운 저항값을 64단계로 미세하게 조절하는 것이 가능하다.따라서, 본 발명의 임피이던스 매칭 회로는 초기에 전압(Vzq)의 값이 기준전압(Vref)보다 크면 출력 드라이버의 저항값이 최대 저항값에서 (최대 저항값 +최소 저항값)/2까지의 저항값으로 32단계로 조절가능하게 되고, 반면에, 전압(Vzq)의 값이 기준전압(Vref)보다 작으면 출력 드라이버의 저항값이 (최대 저항값+ 최소 저항값)/2에서 최소 저항값까지의 저항값으로 32단계로 조절가능하게 된다.
즉, 본 발명의 반도체 메모리 장치의 임피이던스 매칭회로는 최대 저항값과 최소 저항값까지의 저항값의 범위내에서 64단계로 저항값을 미세 조절하는 것이 가능하다.
다시 말하면, 본 발명의 반도체 메모리 장치의 임피이던스 매칭 회로는 PMOS트랜지스터(P)와 저항(R)의 저항값을 중간 값으로 설정해 두고, 초기에 소정 사이클 동안 전압(Vzq)과 기준전압(Vref)을 비교하여 전압(Vzq)이 기준전압(Vref)보다 크면 "하이"레벨의 신호(C)를 발생하여 출력 드라이버의 초기 저항값을 최대 저항값으로 설정하고, 전압(Vzq)이 기준전압(Vref)보다 작으면 "로우"레벨의 신호(C)를 발생하여 출력 드라이버의 초기 저항값을 (최대 저항값+ 최소 저항값)/2로 설정한다. 그 후에, 종래의 임피이던스 매칭회로의 동작과 마찬가지로 ZQ카운터의 5비트 카운팅 출력신호에 응답하여 최대 저항값의 1/2범위내에서 저항값을 32단계로 미세 조절하게 된다.
즉, 종래의 반도체 메모리 장치의 임피이던스 매칭회로가 최대 저항값으로부터 최소 저항값까지 32단계로 조절할 수 있었던 것에 비해서, 본 발명의 반도체 메모리 장치의 임피이던스 매칭 회로는 최대 저항값에서 (최대 저항값+ 최소 저항값)/2까지 32단계로 조절하고, (최대 저항값+ 최소 저항값)/2에서 최소 저항값까지 32단계로 조절하여 총 64단계로 조절하는 것이 가능하다.
예를 들어 설명하면, 만일 저항값의 범위가 40-80까지라면, 종래의 임피이던스 매칭회로는 80에서 40까지의 범위내에서 32단계로 저항값을 조절하는 것이 가능하였으나, 본 발명의 임피이던스 매칭회로는 60에서 40까지의 범위와 80에서 60까지의 각각의 범위내에서 저항값을 32단계로 미세하게 조절하는 것이 가능하다는 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 임피이던스 매칭회로는 카운터의 비트 수를 증가함이 없이 저항값을 미세하게 조절할 수 있다.

Claims (3)

  1. 소정 사이클 동안 최대 저항값과 최소 저항값의 중간값과 외부 저항값에 의해서 분배된 전압을 제1비교전압으로 발생하고, 상기 소정 사이클 후에 카운팅 출력신호에 응답하여 가변되는 저항값과 상기 외부 저항값에 의해서 분배된 전압을 상기 제1비교전압으로 발생하는 임피이던스 검출수단;
    상기 제1비교전압과 기준전압을 비교하여 제1비교 출력신호를 발생하기 위한 제1비교수단;
    상기 소정 사이클 동안 상기 제1비교전압과 상기 기준전압을 비교하여 제2비교 출력신호를 발생하기 위한 제2비교수단;
    상기 제1비교 출력신호에 응답하여 상기 복수 비트의 카운팅 출력신호를 발생하기 위한 카운팅 수단; 및
    상기 제2비교 출력신호에 응답하여 초기 저항값이 설정되고 상기 복수 비트의 카운팅 출력신호에 응답하여 저항값이 조절되어 리드 데이터를 구동하기 위한 복수개의 출력 드라이버들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 임피이던스 매칭회로.
  2. 제1항에 있어서, 상기 임피이던스 검출수단은
    전원전압과 상기 제1비교 전압 발생단자사이에 병렬 연결되고 상기 카운팅 출력신호에 응답하는 복수개의 제1풀업 트랜지스터들;
    상기 전원전압에 연결되고 상기 사이클 검출수단의 출력신호에 응답하는 제2풀업 트랜지스터; 및
    상기 제2풀업 트랜지스터와 상기 제1비교 전압 발생단자사이에 연결된 저항을 구비하고,
    상기 제2풀업 트랜지스터와 상기 저항에 의한 저항값이 최대 저항값과 최소 저항값의 중간값으로 설정되는 것을 특징으로 하는 반도체 메모리 장치의 임피이던스 매칭회로.
  3. 제1항에 있어서, 상기 복수개의 출력 드라이버들 각각은
    상기 카운팅 출력신호 및 리드 데이터에 각각 응답하는 병렬 연결된 복수개의 제3풀업 트랜지스터들;
    상기 복수개의 제3풀업 트랜지스터들에 직렬 연결되고 상기 카운팅 출력신호 및 리드 데이터에 각각 응답하는 병렬 연결된 복수개의 제1풀다운 트랜지스터들;
    상기 제2비교 출력신호에 응답하고 상기 복수개의 제3풀업 트랜지스터들에 병렬 연결된 제4풀업 트랜지스터; 및
    상기 제2비교 출력신호에 응답하고 상기 복수개의 제1풀다운 트랜지스터들에 병렬 연결된 제2풀다운 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 임피이던스 매칭회로.
KR10-2000-0028063A 2000-05-24 2000-05-24 반도체 메모리 장치의 임피이던스 매칭회로 KR100410978B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2000-0028063A KR100410978B1 (ko) 2000-05-24 2000-05-24 반도체 메모리 장치의 임피이던스 매칭회로
US09/824,915 US6459320B2 (en) 2000-05-24 2001-04-03 Impedance matching circuit for semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0028063A KR100410978B1 (ko) 2000-05-24 2000-05-24 반도체 메모리 장치의 임피이던스 매칭회로

Publications (2)

Publication Number Publication Date
KR20010106948A KR20010106948A (ko) 2001-12-07
KR100410978B1 true KR100410978B1 (ko) 2003-12-18

Family

ID=19670032

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0028063A KR100410978B1 (ko) 2000-05-24 2000-05-24 반도체 메모리 장치의 임피이던스 매칭회로

Country Status (2)

Country Link
US (1) US6459320B2 (ko)
KR (1) KR100410978B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657906B2 (en) * 2001-11-28 2003-12-02 Micron Technology, Inc. Active termination circuit and method for controlling the impedance of external integrated circuit terminals
US7019553B2 (en) * 2003-12-01 2006-03-28 Micron Technology, Inc. Method and circuit for off chip driver control, and memory device using same
US7057415B2 (en) * 2003-12-10 2006-06-06 Hewlett-Packard Development Company, L.P. Output buffer compensation control
US7888962B1 (en) * 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
US7227402B2 (en) * 2004-08-23 2007-06-05 Micron Technology, Inc. System and method for controlling input buffer biasing current
US7215579B2 (en) 2005-02-18 2007-05-08 Micron Technology, Inc. System and method for mode register control of data bus operating mode and impedance
KR100655083B1 (ko) * 2005-05-11 2006-12-08 삼성전자주식회사 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스콘트롤 방법
KR100630625B1 (ko) * 2005-05-31 2006-10-02 삼성전자주식회사 저전압 차동 신호 수신기 및 이를 구비하는 저전압 차동신호 인터페이스 시스템
KR100738961B1 (ko) * 2006-02-22 2007-07-12 주식회사 하이닉스반도체 반도체 메모리의 출력 드라이빙 장치
US7551020B2 (en) * 2007-05-31 2009-06-23 Agere Systems Inc. Enhanced output impedance compensation
US7688105B2 (en) * 2008-07-09 2010-03-30 Integrated Device Technology, Inc. Impedance matching logic
US8598941B2 (en) * 2011-06-21 2013-12-03 Lsi Corporation Hybrid impedance compensation in a buffer circuit
CN102937669B (zh) * 2012-11-06 2017-09-22 宁波敏实汽车零部件技术研发有限公司 一种汽车电动滑门防夹条检测电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142985A (ja) * 1993-11-16 1995-06-02 Mitsubishi Electric Corp 出力回路
JPH11186896A (ja) * 1997-12-24 1999-07-09 Nec Ic Microcomput Syst Ltd 半導体装置
JPH11340810A (ja) * 1998-05-25 1999-12-10 Toshiba Corp 半導体装置
KR20000034041A (ko) * 1998-11-27 2000-06-15 윤종용 임피던스 조절기능을 갖는 반도체 장치
KR20010026462A (ko) * 1999-09-07 2001-04-06 윤종용 반도체 장치의 프로그래머블 임피던스 콘트롤 출력회로 및 프로그래머블 임피던스 콘트롤 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448182A (en) * 1994-05-02 1995-09-05 Motorola Inc. Driver circuit with self-adjusting impedance matching
DE19825258B4 (de) * 1998-06-05 2005-11-17 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis
JP3462104B2 (ja) * 1998-12-11 2003-11-05 株式会社東芝 プログラマブルインピーダンス回路及び半導体装置
US6204683B1 (en) * 1999-05-18 2001-03-20 Intel Corporation Apparatus and method for reducing crosstalk in an integrated circuit which includes a signal bus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142985A (ja) * 1993-11-16 1995-06-02 Mitsubishi Electric Corp 出力回路
JPH11186896A (ja) * 1997-12-24 1999-07-09 Nec Ic Microcomput Syst Ltd 半導体装置
JPH11340810A (ja) * 1998-05-25 1999-12-10 Toshiba Corp 半導体装置
KR20000034041A (ko) * 1998-11-27 2000-06-15 윤종용 임피던스 조절기능을 갖는 반도체 장치
KR20010026462A (ko) * 1999-09-07 2001-04-06 윤종용 반도체 장치의 프로그래머블 임피던스 콘트롤 출력회로 및 프로그래머블 임피던스 콘트롤 방법

Also Published As

Publication number Publication date
KR20010106948A (ko) 2001-12-07
US20010045836A1 (en) 2001-11-29
US6459320B2 (en) 2002-10-01

Similar Documents

Publication Publication Date Title
CN1808902B (zh) 输出电路、半导体器件和调整输出电路的特性的方法
KR100583636B1 (ko) 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
JP4916699B2 (ja) Ｚｑキャリブレーション回路及びこれを備えた半導体装置
JP3670563B2 (ja) 半導体装置
US20110128037A1 (en) Data output circuit
KR100410978B1 (ko) 반도체 메모리 장치의 임피이던스 매칭회로
US10884674B2 (en) Semiconductor memory device
US7208973B2 (en) On die termination circuit
JP2006345494A (ja) インピーダンス制御回路
US20180114586A1 (en) Impedance calibration circuit and semiconductor memory device including the same
US10580466B2 (en) Transmitting device using calibration circuit, semiconductor apparatus and system including the same
US7282968B2 (en) Data output driver and semiconductor memory device having the same
US11651806B2 (en) Reference voltage training circuit and semiconductor apparatus including the same
US5517142A (en) Output buffer with a reduced transient bouncing phenomenon
US7278046B2 (en) Circuit and method for outputting aligned strobe signal and parallel data signal
KR102297400B1 (ko) 버퍼 회로를 포함하는 반도체 디바이스
KR100857438B1 (ko) 전압 생성 회로 및 이를 이용한 반도체 메모리 장치의 기준전압 생성 회로
US6043683A (en) Output pad circuit using control signal
JP3805802B2 (ja) 半導体メモリ装置のデータ出力回路
US7432743B2 (en) Data input butter for use in a semiconductor device
KR100524936B1 (ko) 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법
KR20190116023A (ko) 리시버 회로
US11854651B2 (en) Systems and methods for improved dual-tail latch with wide input common mode range
EP0496319A1 (en) Pulse generator having a pulse-edge detection function and semiconductor device having the pulse generator
KR100411023B1 (ko) 출력 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 11