JPH11340810A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11340810A JPH11340810A JP10143303A JP14330398A JPH11340810A JP H11340810 A JPH11340810 A JP H11340810A JP 10143303 A JP10143303 A JP 10143303A JP 14330398 A JP14330398 A JP 14330398A JP H11340810 A JPH11340810 A JP H11340810A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
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- Dram (AREA)
Abstract
(57)【要約】
【課題】 出力バッファのインピーダンスを外部抵抗の
インピーダンス又はその整数倍のインピーダンスに±１
０％以内の誤差で合わせること。 【解決手段】 基準電流検出回路はＺＱ端子の電圧を外
部抵抗ＲＱの値に依らず、内部で発生した基準電圧と
し、この時ＲＱを流れる電流を検出することによってＲ
Ｑのインピーダンスを検出するが、ＲＱを流れる電流は
内部のカレントミラー回路を通してダミーバッファであ
るＡ／Ｄ変換回路に供給される。この時、基準電流検出
回路１内の制御回路はダミーバッファのインピーダンス
をＲＱのインピーダンスに合わせ込み、その後前記合わ
せ込み情報に基づいて出力バッファのインピーダンスを
ＲＱのインピーダンス又はその整数倍のインピーダンス
に合わせ込む。この際ＺＱ端子の電圧はＲＱの値に依ら
ず一定なので、ダミーバッファを構成するＭＯＳトラン
ジスタの特性誤差の影響を受けず、前記出力バッファの
合わせ込み誤差を±１０％以内とすることができる。
インピーダンス又はその整数倍のインピーダンスに±１
０％以内の誤差で合わせること。 【解決手段】 基準電流検出回路はＺＱ端子の電圧を外
部抵抗ＲＱの値に依らず、内部で発生した基準電圧と
し、この時ＲＱを流れる電流を検出することによってＲ
Ｑのインピーダンスを検出するが、ＲＱを流れる電流は
内部のカレントミラー回路を通してダミーバッファであ
るＡ／Ｄ変換回路に供給される。この時、基準電流検出
回路１内の制御回路はダミーバッファのインピーダンス
をＲＱのインピーダンスに合わせ込み、その後前記合わ
せ込み情報に基づいて出力バッファのインピーダンスを
ＲＱのインピーダンス又はその整数倍のインピーダンス
に合わせ込む。この際ＺＱ端子の電圧はＲＱの値に依ら
ず一定なので、ダミーバッファを構成するＭＯＳトラン
ジスタの特性誤差の影響を受けず、前記出力バッファの
合わせ込み誤差を±１０％以内とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ等の半導
体装置に係り、特に前記半導体装置の出力バッファのイ
ンピーダンス制御に関する。
体装置に係り、特に前記半導体装置の出力バッファのイ
ンピーダンス制御に関する。
【０００２】
【従来の技術】高速インタフェースとして最近使われて
いる、ＨＳＴＬなどの微小振幅インタフェースにおいて
は、システムボードでのバスラインのインピーダンスと
そのバスラインに繋げる例えばＳＲＡＭ等の出力バッフ
ァのインピーダンスを一致させることが重要であり、一
致していない場合は信号の反射が生じ、システムとして
高速動作が得られなかった。
いる、ＨＳＴＬなどの微小振幅インタフェースにおいて
は、システムボードでのバスラインのインピーダンスと
そのバスラインに繋げる例えばＳＲＡＭ等の出力バッフ
ァのインピーダンスを一致させることが重要であり、一
致していない場合は信号の反射が生じ、システムとして
高速動作が得られなかった。
【０００３】そこで、メモリの出力バッファとシステム
のバスラインのインピーダンスを一致させる技術とし
て、プログラマブルインピーダンス出力回路という仕様
が標準化されてきた。プログラマブルインピーダンス出
力回路とは、ユーザが仕様で決められたある範囲の大き
さの外部抵抗をメモリのＺＱピンと電源ＶＳＳとの間に
接続すると、メモリ側があるサイクルでサンプリングし
ながら出力バッファのインピーダンスを外部抵抗の定数
倍（一例として１／５）のインピーダンスに設定して、
プログラムする技術である。
のバスラインのインピーダンスを一致させる技術とし
て、プログラマブルインピーダンス出力回路という仕様
が標準化されてきた。プログラマブルインピーダンス出
力回路とは、ユーザが仕様で決められたある範囲の大き
さの外部抵抗をメモリのＺＱピンと電源ＶＳＳとの間に
接続すると、メモリ側があるサイクルでサンプリングし
ながら出力バッファのインピーダンスを外部抵抗の定数
倍（一例として１／５）のインピーダンスに設定して、
プログラムする技術である。
【０００４】これにより、システムの電源電圧が変化し
ても、メモリの出力バッファのインピーダンスは、ユー
ザが指定していたインピーダンスに常に合わせ込まれる
ことになり、高速動作を可能とする。
ても、メモリの出力バッファのインピーダンスは、ユー
ザが指定していたインピーダンスに常に合わせ込まれる
ことになり、高速動作を可能とする。
【０００５】図６は従来のＺＱピンに接続した外部抵抗
ＲＱの抵抗値をモニタする回路（基準電圧検出回路に同
じ）である。ＭＯＳトランジスタなどの負荷回路１１と
外部抵抗ＲＱの抵抗比により、ＺＱの電位が決まる。こ
のＺＱの電位を検出して外部抵抗ＲＱの抵抗値を検出す
る。
ＲＱの抵抗値をモニタする回路（基準電圧検出回路に同
じ）である。ＭＯＳトランジスタなどの負荷回路１１と
外部抵抗ＲＱの抵抗比により、ＺＱの電位が決まる。こ
のＺＱの電位を検出して外部抵抗ＲＱの抵抗値を検出す
る。
【０００６】図７は従来のプログラマブルインピーダン
ス出力回路の構成図である。インピーダンス合わせ込み
回路８１は基準電圧検出回路とＡ／Ｄ変換回路から成
り、外部抵抗ＲＱの値をＺＱピンの電位によって検出
し、サンプリングクロック発生回路８４から供給される
サンプリングクロックに同期して、Ａ／Ｄ変換回路（ダ
ミーバッファ）のインピーダンスを外部抵抗ＲＱのイン
ピーダンスに合わせる。その後、インピーダンス合わせ
込み回路８１は出力バッファ８２のインピーダンスを外
部抵抗ＲＱのインピーダンスに又は、その定数倍のイン
ピーダンスに合わせる。
ス出力回路の構成図である。インピーダンス合わせ込み
回路８１は基準電圧検出回路とＡ／Ｄ変換回路から成
り、外部抵抗ＲＱの値をＺＱピンの電位によって検出
し、サンプリングクロック発生回路８４から供給される
サンプリングクロックに同期して、Ａ／Ｄ変換回路（ダ
ミーバッファ）のインピーダンスを外部抵抗ＲＱのイン
ピーダンスに合わせる。その後、インピーダンス合わせ
込み回路８１は出力バッファ８２のインピーダンスを外
部抵抗ＲＱのインピーダンスに又は、その定数倍のイン
ピーダンスに合わせる。
【０００７】図８は図７に示したインピーダンス合わせ
込み回路８１の詳細例である。点線で囲った部分は基準
電圧検出回路８２２である。外部抵抗ＲＱはパッドＺＱ
と電源ＶＳＳの間に挿入されている。抵抗Ｒ０、Ｒ１は
固定であるため、ＲＱが大きくなるとＶＺＱの電位は高
くなり、逆にＲＱが小さくなると、ＶＺＱの電位は低く
なる。
込み回路８１の詳細例である。点線で囲った部分は基準
電圧検出回路８２２である。外部抵抗ＲＱはパッドＺＱ
と電源ＶＳＳの間に挿入されている。抵抗Ｒ０、Ｒ１は
固定であるため、ＲＱが大きくなるとＶＺＱの電位は高
くなり、逆にＲＱが小さくなると、ＶＺＱの電位は低く
なる。
【０００８】制御回路８２１は負荷回路（例えばＭＯＳ
トランジスタ）１１をオンにした後、ＶＺＱの電位とＶ
ＥＶＡＬの電位が一致するようにＭＯＳトランジスタ１
Ｘ、２Ｘ、３Ｘ、４Ｘをオンオフするように、Ａ０、Ａ
１、Ａ２、Ａ３の値（１か０）を決める。又、上記した
ＭＯＳトランジスタ１Ｘ、２Ｘ、３Ｘ、４Ｘは外部抵抗
ＲＱとメモリの出力バッファ８２とを合わせ込むための
ダミーバッファであり、制御回路８２１は出力バッファ
８２を図８に示した合わせ込み情報（Ａ０〜Ａ３）に基
づいて、外部抵抗ＲＱのインピーダンス又は、その定数
倍に合わせ込む。
トランジスタ）１１をオンにした後、ＶＺＱの電位とＶ
ＥＶＡＬの電位が一致するようにＭＯＳトランジスタ１
Ｘ、２Ｘ、３Ｘ、４Ｘをオンオフするように、Ａ０、Ａ
１、Ａ２、Ａ３の値（１か０）を決める。又、上記した
ＭＯＳトランジスタ１Ｘ、２Ｘ、３Ｘ、４Ｘは外部抵抗
ＲＱとメモリの出力バッファ８２とを合わせ込むための
ダミーバッファであり、制御回路８２１は出力バッファ
８２を図８に示した合わせ込み情報（Ａ０〜Ａ３）に基
づいて、外部抵抗ＲＱのインピーダンス又は、その定数
倍に合わせ込む。
【０００９】ところで、ＭＯＳトランジスタの１Ｘ、２
Ｘ、３Ｘ、４Ｘのドレイン、ソース電圧ＶＤＳは、外部
抵抗ＲＱにより異なる。ＭＯＳトランジスタの３極管特
性は抵抗のようにＶ−Ｉ特性がリニアではない。それ
故、上記のように制御回路８２１がＡ０、Ａ１、Ａ２、
Ａ３の値を適切に設定することにより、外部抵抗ＲＱと
等しくなるようなＭＯＳトランジスタのサイズを決めて
も、ＶＤＳを変えてしまうと、ＭＯＳトランジスタのド
レイン、ソース電流ＩＤＳは抵抗に流れる電流とずれて
しまう。しかし、出力バッファ８２のインピーダンスは
ＶＤＳがある一定の値（一般的にはＶＤＤＱ／２）で定
義しているため、従来の装置では、外部抵抗ＲＱと出力
バッファ８２のインピーダンスを正確に合わせ込むこと
はできなかった。
Ｘ、３Ｘ、４Ｘのドレイン、ソース電圧ＶＤＳは、外部
抵抗ＲＱにより異なる。ＭＯＳトランジスタの３極管特
性は抵抗のようにＶ−Ｉ特性がリニアではない。それ
故、上記のように制御回路８２１がＡ０、Ａ１、Ａ２、
Ａ３の値を適切に設定することにより、外部抵抗ＲＱと
等しくなるようなＭＯＳトランジスタのサイズを決めて
も、ＶＤＳを変えてしまうと、ＭＯＳトランジスタのド
レイン、ソース電流ＩＤＳは抵抗に流れる電流とずれて
しまう。しかし、出力バッファ８２のインピーダンスは
ＶＤＳがある一定の値（一般的にはＶＤＤＱ／２）で定
義しているため、従来の装置では、外部抵抗ＲＱと出力
バッファ８２のインピーダンスを正確に合わせ込むこと
はできなかった。
【００１０】
【発明が解決しようとする課題】上記のような従来の半
導体装置では、外部抵抗ＲＱのインピーダンスに、出力
バッファ８２のインピーダンスを合わせ込んだ場合、Ｍ
ＯＳトランジスタの特性による合わせ込み誤差が発生す
るという問題がある。図９はＭＯＳトランジスタのソー
ス、ドレイン電圧ＶＤＳとソース、ドレイン電流ＩＤＳ
との関係を示し、上記したＭＯＳ特性により発生する合
わせ込み誤差を説明する特性図である。
導体装置では、外部抵抗ＲＱのインピーダンスに、出力
バッファ８２のインピーダンスを合わせ込んだ場合、Ｍ
ＯＳトランジスタの特性による合わせ込み誤差が発生す
るという問題がある。図９はＭＯＳトランジスタのソー
ス、ドレイン電圧ＶＤＳとソース、ドレイン電流ＩＤＳ
との関係を示し、上記したＭＯＳ特性により発生する合
わせ込み誤差を説明する特性図である。
【００１１】一般的な例として、１７５Ω≦ＲＱ≦３５
０Ωのインピーダンスの定義の電位をＶＤＤＱ／２、Ｖ
ＤＤＱ＝１．５Ｖで室温の場合について示した。
０Ωのインピーダンスの定義の電位をＶＤＤＱ／２、Ｖ
ＤＤＱ＝１．５Ｖで室温の場合について示した。
【００１２】ＲＱ＝（１７５＋３５０）／２＝２６３の
時、ＶＺＱ＝ＶＤＤＱ／２になるようにＲ０（＝Ｒ１）
を定める。ＲＱ＝３５０ΩではＶＺＱ（＝ＶＤＳ）＝
０．９０８Ｖで、外挿によりダミーバッファを合わせ込
むことになる。
時、ＶＺＱ＝ＶＤＤＱ／２になるようにＲ０（＝Ｒ１）
を定める。ＲＱ＝３５０ΩではＶＺＱ（＝ＶＤＳ）＝
０．９０８Ｖで、外挿によりダミーバッファを合わせ込
むことになる。
【００１３】合わせ込んだＭＯＳトランジスタのサイズ
に対して、本当の出力バッファ８２でのＶＤＳの定義で
あるＶＤＤＱ／２ではＲＱのインピーダンスとの誤差は
＋９．３％になる。同様にＲＱ＝１７５Ωのインピーダ
ンスの誤差は−１０．０％になる。
に対して、本当の出力バッファ８２でのＶＤＳの定義で
あるＶＤＤＱ／２ではＲＱのインピーダンスとの誤差は
＋９．３％になる。同様にＲＱ＝１７５Ωのインピーダ
ンスの誤差は−１０．０％になる。
【００１４】従って、製品スペックは±１０％である
が、上記ＭＯＳ特性による誤差の他に、ＭＯＳのサイズ
を合わせ込む上下のサイズステップ誤差を加えると、出
力バッファ８２のインピーダンス合わせ込み誤差を製品
スペック誤差である±１０％に抑えることはできないと
いう問題があった。
が、上記ＭＯＳ特性による誤差の他に、ＭＯＳのサイズ
を合わせ込む上下のサイズステップ誤差を加えると、出
力バッファ８２のインピーダンス合わせ込み誤差を製品
スペック誤差である±１０％に抑えることはできないと
いう問題があった。
【００１５】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、外部抵抗のイン
ピーダンス又は、その整数倍のインピーダンスに出力バ
ッファのインピーダンスを±１０％以内の誤差で合わせ
ることができる半導体装置を提供することである。
るためになされたもので、その目的は、外部抵抗のイン
ピーダンス又は、その整数倍のインピーダンスに出力バ
ッファのインピーダンスを±１０％以内の誤差で合わせ
ることができる半導体装置を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、所定端子と所定電源との間に
設定された外部抵抗のインピーダンス又は、その定数倍
のインピーダンスに出力バッファのインピーダンスを合
わせ込む機能を有する半導体装置において、基準電位を
発生する電位発生回路と、この電位発生回路により発生
された基準電位に前記所定端子の電位を前記外部抵抗の
値によらず固定する電位制御回路と、この電位制御回路
により前記所定端子が前記基準電位に固定化された時、
前記外部抵抗を流れる電流を検出する検出回路と、この
検出回路により検出された電流に対応して検出される前
記外部抵抗のインピーダンス又は、その定数倍のインピ
ーダンスに、前記出力バッファのインピーダンスを合わ
せ込むに合わせ込む制御回路とを備えたことにある。
に、第１の発明の特徴は、所定端子と所定電源との間に
設定された外部抵抗のインピーダンス又は、その定数倍
のインピーダンスに出力バッファのインピーダンスを合
わせ込む機能を有する半導体装置において、基準電位を
発生する電位発生回路と、この電位発生回路により発生
された基準電位に前記所定端子の電位を前記外部抵抗の
値によらず固定する電位制御回路と、この電位制御回路
により前記所定端子が前記基準電位に固定化された時、
前記外部抵抗を流れる電流を検出する検出回路と、この
検出回路により検出された電流に対応して検出される前
記外部抵抗のインピーダンス又は、その定数倍のインピ
ーダンスに、前記出力バッファのインピーダンスを合わ
せ込むに合わせ込む制御回路とを備えたことにある。
【００１７】この第１の発明によれば、前記外部抵抗は
ユーザーが任意の値のものを選んで設定されるが、所定
端子の値は常に前記基準電位の値になり、この基準電位
を出力バッファで定義されるレファレンス電位としてお
けば、前記外部抵抗の値に拘らず、前記所定端子の値が
常にレファレンス電位となるため、外部抵抗のインピー
ダンスはこの抵抗を流れる電流に対応して検出され、検
出された外部抵抗のインピーダンスに出力バッファのイ
ンピーダンスを合わせ込むことができる。
ユーザーが任意の値のものを選んで設定されるが、所定
端子の値は常に前記基準電位の値になり、この基準電位
を出力バッファで定義されるレファレンス電位としてお
けば、前記外部抵抗の値に拘らず、前記所定端子の値が
常にレファレンス電位となるため、外部抵抗のインピー
ダンスはこの抵抗を流れる電流に対応して検出され、検
出された外部抵抗のインピーダンスに出力バッファのイ
ンピーダンスを合わせ込むことができる。
【００１８】第２の発明の前記検出回路は、前記外部抵
抗に流れる電流をカレントミラー回路からダミーバッフ
ァに流れ出す電流にエコーし、この時、前記制御回路は
前記ダミーバッファに掛かる電圧を前記所定端子の電圧
に一致するように制御した後、その制御情報に基づい
て、前記出力バッファのインピーダンスを前記外部抵抗
のインピーダンス又は、その定数倍のインピーダンスに
合わせ込む。
抗に流れる電流をカレントミラー回路からダミーバッフ
ァに流れ出す電流にエコーし、この時、前記制御回路は
前記ダミーバッファに掛かる電圧を前記所定端子の電圧
に一致するように制御した後、その制御情報に基づい
て、前記出力バッファのインピーダンスを前記外部抵抗
のインピーダンス又は、その定数倍のインピーダンスに
合わせ込む。
【００１９】この第２の発明によれば、前記外部抵抗の
値に拘らず、所定端子を出力バッファで定義されるレフ
ァレンス電位に固定でき、この時、前記ダミーバッファ
を構成する複数のＭＯＳトランジスタの並列接続に掛か
る電圧を前記レファレンス電位に一致するように制御す
れば、前記ダミーバッファは前記外部抵抗のインピーダ
ンスに合わせ込まれたことになり、しかも、前記所定端
子電圧が常に前記レファレンス電位であるため、前記合
わせ込みはＭＯＳトランジスタ特性による誤差の影響を
受けることなく行われる。従って、前記出力バッファの
インピーダンスも前記外部抵抗のインピーダンス又は、
その定数倍のインピーダンスにＭＯＳトランジスタ特性
による誤差の影響を受けることなく、精度よく合わせ込
まれる。
値に拘らず、所定端子を出力バッファで定義されるレフ
ァレンス電位に固定でき、この時、前記ダミーバッファ
を構成する複数のＭＯＳトランジスタの並列接続に掛か
る電圧を前記レファレンス電位に一致するように制御す
れば、前記ダミーバッファは前記外部抵抗のインピーダ
ンスに合わせ込まれたことになり、しかも、前記所定端
子電圧が常に前記レファレンス電位であるため、前記合
わせ込みはＭＯＳトランジスタ特性による誤差の影響を
受けることなく行われる。従って、前記出力バッファの
インピーダンスも前記外部抵抗のインピーダンス又は、
その定数倍のインピーダンスにＭＯＳトランジスタ特性
による誤差の影響を受けることなく、精度よく合わせ込
まれる。
【００２０】第３の発明の前記検出回路は、前記外部抵
抗に流れる電流をカレントミラー回路にダミーバッファ
から流れ込む電流にエコーし、この時、制御回路は前記
ダミーバッファに掛かる電圧を前記所定端子の電圧に一
致するように制御した後、その制御情報に基づいて、前
記出力バッファのインピーダンスを前記外部抵抗のイン
ピーダンス又は、その定数倍のインピーダンスに合わせ
込む。
抗に流れる電流をカレントミラー回路にダミーバッファ
から流れ込む電流にエコーし、この時、制御回路は前記
ダミーバッファに掛かる電圧を前記所定端子の電圧に一
致するように制御した後、その制御情報に基づいて、前
記出力バッファのインピーダンスを前記外部抵抗のイン
ピーダンス又は、その定数倍のインピーダンスに合わせ
込む。
【００２１】この第３の発明によれば、前記外部抵抗の
値にかかわらず、所定端子を出力バッファで定義される
レファレンス電位に固定でき、この時、前記ダミーバッ
ファを構成する複数のＭＯＳトランジスタの並列接続に
掛かる電圧を前記レファレンス電位に一致するように制
御すれば、前記ダミーバッファは前記外部抵抗のインピ
ーダンスに合わせ込まれたことになり、しかも、前記所
定端子電圧が常に前記レファレンス電位であるため、前
記合わせ込みはＭＯＳトランジスタ特性による誤差の影
響を受けることなく行われる。従って、前記出力バッフ
ァのインピーダンスも前記外部抵抗のインピーダンス又
は、その定数倍のインピーダンスに、ＭＯＳトランジス
タ特性による誤差の影響を受けることなく、精度よく合
わせ込まれる。
値にかかわらず、所定端子を出力バッファで定義される
レファレンス電位に固定でき、この時、前記ダミーバッ
ファを構成する複数のＭＯＳトランジスタの並列接続に
掛かる電圧を前記レファレンス電位に一致するように制
御すれば、前記ダミーバッファは前記外部抵抗のインピ
ーダンスに合わせ込まれたことになり、しかも、前記所
定端子電圧が常に前記レファレンス電位であるため、前
記合わせ込みはＭＯＳトランジスタ特性による誤差の影
響を受けることなく行われる。従って、前記出力バッフ
ァのインピーダンスも前記外部抵抗のインピーダンス又
は、その定数倍のインピーダンスに、ＭＯＳトランジス
タ特性による誤差の影響を受けることなく、精度よく合
わせ込まれる。
【００２２】第４の発明の前記検出回路は、前記外部抵
抗に流れる電流をカレントミラー回路から第１のダミー
バッファに流れ出す電流と同カレントミラー回路に第２
のダミーバッファから流れ込む電流にエコーし、この
時、制御回路は前記第１、第２のダミーバッファに掛か
る電圧を前記所定端子の電圧に一致するように制御した
後、第１のダミーバッファの制御情報に基づいて、第１
の出力バッファのインピーダンスを前記外部抵抗のイン
ピーダンス又はその定数倍のインピーダンスに合わせ込
み、第２のダミーバッファの制御情報に基づいて、第２
の出力バッファのインピーダンスを前記外部抵抗のイン
ピーダンス又はその定数倍のインピーダンスに合わせ込
む。
抗に流れる電流をカレントミラー回路から第１のダミー
バッファに流れ出す電流と同カレントミラー回路に第２
のダミーバッファから流れ込む電流にエコーし、この
時、制御回路は前記第１、第２のダミーバッファに掛か
る電圧を前記所定端子の電圧に一致するように制御した
後、第１のダミーバッファの制御情報に基づいて、第１
の出力バッファのインピーダンスを前記外部抵抗のイン
ピーダンス又はその定数倍のインピーダンスに合わせ込
み、第２のダミーバッファの制御情報に基づいて、第２
の出力バッファのインピーダンスを前記外部抵抗のイン
ピーダンス又はその定数倍のインピーダンスに合わせ込
む。
【００２３】この第４の発明によれば、第１の出力バッ
ファはプルダウン用で、第２の出力バッファはプルアッ
プ用であるとすると、プルダウン用、プルアップ用のそ
れぞれの出力バッファのインピーダンスを前記外部抵抗
のインピーダンス又は、その定数倍のインピーダンスに
合わせ込むための第１、第２のダミーバッファを有する
ことになる。これにより、制御回路は第１、第２のダミ
ーバッファを前記外部抵抗のインピーダンスに合わせ込
んだ時のそれぞれの合わせ込み情報を用いて、プルダウ
ン用、プルアップ用それぞれの出力バッファのインピー
ダンスを、前記外部抵抗のインピーダンス又はその定数
倍のインピーダンスに合わせ込むため、プルダウン用、
プルアップ用出力バッファの合わせ込み精度が向上し、
特にプルアップ用の出力バッファの合わせ込み精度が、
第１のダミーバッファしかない場合に比べて、著しく向
上する。
ファはプルダウン用で、第２の出力バッファはプルアッ
プ用であるとすると、プルダウン用、プルアップ用のそ
れぞれの出力バッファのインピーダンスを前記外部抵抗
のインピーダンス又は、その定数倍のインピーダンスに
合わせ込むための第１、第２のダミーバッファを有する
ことになる。これにより、制御回路は第１、第２のダミ
ーバッファを前記外部抵抗のインピーダンスに合わせ込
んだ時のそれぞれの合わせ込み情報を用いて、プルダウ
ン用、プルアップ用それぞれの出力バッファのインピー
ダンスを、前記外部抵抗のインピーダンス又はその定数
倍のインピーダンスに合わせ込むため、プルダウン用、
プルアップ用出力バッファの合わせ込み精度が向上し、
特にプルアップ用の出力バッファの合わせ込み精度が、
第１のダミーバッファしかない場合に比べて、著しく向
上する。
【００２４】第５の発明の前記第１のダミーバッファを
複数のＭＯＳトランジスタの並列接続により構成すると
共に、前記第２のダミーバッファを複数のＭＯＳトラン
ジスタの並列接続により構成し、且つ前記第１、第２の
ダミーバッファを構成するＭＯＳトランジスタの個数を
異なる値にする。
複数のＭＯＳトランジスタの並列接続により構成すると
共に、前記第２のダミーバッファを複数のＭＯＳトラン
ジスタの並列接続により構成し、且つ前記第１、第２の
ダミーバッファを構成するＭＯＳトランジスタの個数を
異なる値にする。
【００２５】第６の発明は、前記第１のダミーバッファ
を複数のＮ型のＭＯＳトランジスタの並列接続により構
成し、前記第２のダミーバッファを複数のＰ型のＭＯＳ
トランジスタの並列接続により構成する。
を複数のＮ型のＭＯＳトランジスタの並列接続により構
成し、前記第２のダミーバッファを複数のＰ型のＭＯＳ
トランジスタの並列接続により構成する。
【００２６】この第６の発明によれば、前記第２のダミ
ーバッファを複数のＰ型のＭＯＳトランジスタの並列接
続により構成することにより、低電源電圧系にも十分対
応することができる。
ーバッファを複数のＰ型のＭＯＳトランジスタの並列接
続により構成することにより、低電源電圧系にも十分対
応することができる。
【００２７】第７の発明は、前記電位発生回路への供給
電源と前記検出回路への供給電源を前記出力バッファへ
の供給電源と同一とする。
電源と前記検出回路への供給電源を前記出力バッファへ
の供給電源と同一とする。
【００２８】この第７の発明によれば、前記電位発生回
路への供給電源と前記検出回路への供給電源を出力バッ
ファ用の電源と同一とすれば、電源電圧にノイズが生じ
た場合、それは出力バッファ以外にも、前記電位発生回
路や前記検出回路から成るインピーダンス合わせ込み回
路にも同様に現れるため、前記ノイズの影響をそれ程受
けることなく、出力バッファのインピーダンスの合わせ
込みを行うことができ、合わせ込み精度を安定化させる
ことができる。
路への供給電源と前記検出回路への供給電源を出力バッ
ファ用の電源と同一とすれば、電源電圧にノイズが生じ
た場合、それは出力バッファ以外にも、前記電位発生回
路や前記検出回路から成るインピーダンス合わせ込み回
路にも同様に現れるため、前記ノイズの影響をそれ程受
けることなく、出力バッファのインピーダンスの合わせ
込みを行うことができ、合わせ込み精度を安定化させる
ことができる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の半導体装置の第１
の実施の形態を示したブロック図である。ＳＲＡＭ等の
ディバイス５０に設けられたＺＱ端子は、図示されない
電源（ＶＳＳ）との間に外部抵抗ＲＱを接続している。
に基づいて説明する。図１は本発明の半導体装置の第１
の実施の形態を示したブロック図である。ＳＲＡＭ等の
ディバイス５０に設けられたＺＱ端子は、図示されない
電源（ＶＳＳ）との間に外部抵抗ＲＱを接続している。
【００３０】基準電流検出回路１は外部抵抗ＲＱを流れ
る電流を検出することによって、外部抵抗ＲＱのインピ
ーダンスを検出し、Ａ／Ｄ変換回路（ダミーバッファ）
２のインピーダンスを外部抵抗ＲＱのインピーダンスに
合わせ込み、更に、前記ディバイス５０の出力バッファ
（プルダウン用）３のインピーダンスを外部抵抗ＲＱの
インピーダンス又は、その定数倍のインピーダンスに合
わせ込む。サンプリング信号発生回路５はＡ／Ｄ変換回
路２の動作タイミングを決定するサンプリング信号をク
ロック端子６から入力されるクロックに基づいて発生
し、これをＡ／Ｄ変換回路２に供給する。出力バッファ
３は入出力端子４を介して図示されないバスライン等に
接続される。
る電流を検出することによって、外部抵抗ＲＱのインピ
ーダンスを検出し、Ａ／Ｄ変換回路（ダミーバッファ）
２のインピーダンスを外部抵抗ＲＱのインピーダンスに
合わせ込み、更に、前記ディバイス５０の出力バッファ
（プルダウン用）３のインピーダンスを外部抵抗ＲＱの
インピーダンス又は、その定数倍のインピーダンスに合
わせ込む。サンプリング信号発生回路５はＡ／Ｄ変換回
路２の動作タイミングを決定するサンプリング信号をク
ロック端子６から入力されるクロックに基づいて発生
し、これをＡ／Ｄ変換回路２に供給する。出力バッファ
３は入出力端子４を介して図示されないバスライン等に
接続される。
【００３１】図２は図１に示した出力バッファ３より前
段の基準電流検出回路１とＡ／Ｄ変換回路２から成るイ
ンピーダンス合わせ込み回路の詳細回路例を示した回路
図である。基準電流検出回路１は分圧抵抗Ｒ１、Ｒ２、
比較器２１、電圧制御用のＭＯＳトランジスタ２３、カ
レントミラー回路を構成するＭＯＳトランジスタ２５、
２６、インピーダンス設定用の比較器３２、Ａ／Ｄ変換
回路２のインピーダンスを合わせ込む制御を行う制御回
路３１から成っている。又、Ａ／Ｄ変換回路２はＮＭＯ
ＳトランジスタＴ１〜ＴＮの並列回路から成っている。
段の基準電流検出回路１とＡ／Ｄ変換回路２から成るイ
ンピーダンス合わせ込み回路の詳細回路例を示した回路
図である。基準電流検出回路１は分圧抵抗Ｒ１、Ｒ２、
比較器２１、電圧制御用のＭＯＳトランジスタ２３、カ
レントミラー回路を構成するＭＯＳトランジスタ２５、
２６、インピーダンス設定用の比較器３２、Ａ／Ｄ変換
回路２のインピーダンスを合わせ込む制御を行う制御回
路３１から成っている。又、Ａ／Ｄ変換回路２はＮＭＯ
ＳトランジスタＴ１〜ＴＮの並列回路から成っている。
【００３２】図３は図１に示したディバイス５０の具体
例を示したブロック図である。本例はディバイス５０と
してＳＲＡＭ回路の例を示したものである。書込制御回
路５１によりセル５４にデータが書き込まれ、その後、
セル５４のデータがセンスアンプ５５を介して読み出さ
れ、この読み出されたデータが出力バッファ３から入出
力端子４を通してバスなどに出力される。この際、出力
バッファ３のインパーダンスが出力インピーダンス制御
回路１００により設定される。尚、このインピーダンス
合わせ込み回路１００は図１に示した基準電流検出回路
１、Ａ／Ｄ変換回路２、サンプリング信号発生回路５等
より構成される。
例を示したブロック図である。本例はディバイス５０と
してＳＲＡＭ回路の例を示したものである。書込制御回
路５１によりセル５４にデータが書き込まれ、その後、
セル５４のデータがセンスアンプ５５を介して読み出さ
れ、この読み出されたデータが出力バッファ３から入出
力端子４を通してバスなどに出力される。この際、出力
バッファ３のインパーダンスが出力インピーダンス制御
回路１００により設定される。尚、このインピーダンス
合わせ込み回路１００は図１に示した基準電流検出回路
１、Ａ／Ｄ変換回路２、サンプリング信号発生回路５等
より構成される。
【００３３】次に本実施の形態の動作について説明す
る。基準電流検出回路１は、外部抵抗ＲＱによらず、Ｚ
Ｑ端子の電位を内部で発生させた基準電位に固定し、外
部抵抗ＲＱに流れる電流をモニタする動作を有し、この
部分の詳細回路例は図４に示す如くである。
る。基準電流検出回路１は、外部抵抗ＲＱによらず、Ｚ
Ｑ端子の電位を内部で発生させた基準電位に固定し、外
部抵抗ＲＱに流れる電流をモニタする動作を有し、この
部分の詳細回路例は図４に示す如くである。
【００３４】図４にて、電圧ＶＤＤＱは抵抗Ｒ１、Ｒ２
（Ｒ１＝Ｒ２）により、ＶＤＤＱ／２に分圧され、比較
器２１の反転端子に入力される。比較器２１の非反転端
子にはＺＱ端子の電圧が入力され、両電圧が比較され
る。比較器２１は前記両電圧が一致するようにＭＯＳト
ランジスタ２３を制御して、ＺＱ端子の電圧をＶＤＤＱ
／２に固定する。この時、外部抵抗ＲＱには、この抵抗
値に対応する電流ＩＺＱが流れる。
（Ｒ１＝Ｒ２）により、ＶＤＤＱ／２に分圧され、比較
器２１の反転端子に入力される。比較器２１の非反転端
子にはＺＱ端子の電圧が入力され、両電圧が比較され
る。比較器２１は前記両電圧が一致するようにＭＯＳト
ランジスタ２３を制御して、ＺＱ端子の電圧をＶＤＤＱ
／２に固定する。この時、外部抵抗ＲＱには、この抵抗
値に対応する電流ＩＺＱが流れる。
【００３５】この電流ＩＺＱは図２に示したカレントミ
ラー回路から電流ＩＺＱとなって、Ａ／Ｄ変換回路２を
構成するＮ個のＭＯＳトランジスタＴ１〜ＴＮに流れ出
す。これらＭＯＳトランジスタＴ１〜ＴＮはゲート幅が
異なる（例えば、サイズ比は１：２：４：８・・・）Ｎ
ビットのＭＯＳトランジスタを並列接続しており、カレ
ントミラー回路から電流ＩＺＱを受ける。
ラー回路から電流ＩＺＱとなって、Ａ／Ｄ変換回路２を
構成するＮ個のＭＯＳトランジスタＴ１〜ＴＮに流れ出
す。これらＭＯＳトランジスタＴ１〜ＴＮはゲート幅が
異なる（例えば、サイズ比は１：２：４：８・・・）Ｎ
ビットのＭＯＳトランジスタを並列接続しており、カレ
ントミラー回路から電流ＩＺＱを受ける。
【００３６】この際、比較器３２はＺＱ端子の電圧を反
転入力端子に入力し、ＭＯＳトランジスタＴ１〜ＴＮの
ソースに掛かる電圧を非反転入力端子に入力して、両電
圧を比較し、その比較結果を制御回路３１に出力する。
転入力端子に入力し、ＭＯＳトランジスタＴ１〜ＴＮの
ソースに掛かる電圧を非反転入力端子に入力して、両電
圧を比較し、その比較結果を制御回路３１に出力する。
【００３７】制御回路３１は、Ａ／Ｄ変換回路２を構成
する各トランジスタＴ１〜ＴＮの各ゲートに、前記両電
圧が一致するような１又は０の値（設定値）を出力し
て、両電圧を一致させることにより、Ａ／Ｄ変換回路２
のインピーダンスを外部抵抗ＲＱのインピーダンスに合
わせ込む。
する各トランジスタＴ１〜ＴＮの各ゲートに、前記両電
圧が一致するような１又は０の値（設定値）を出力し
て、両電圧を一致させることにより、Ａ／Ｄ変換回路２
のインピーダンスを外部抵抗ＲＱのインピーダンスに合
わせ込む。
【００３８】即ち、制御回路３１はＮビットのＭＯＳト
ランジスタのゲートにハイレベル（“１”）又はローレ
ベル（“０”）の信号（ＤＯ〜ＤＮ）を出力してダミー
バッファであるＡ／Ｄ変換回路２のサイズを決める。
ランジスタのゲートにハイレベル（“１”）又はローレ
ベル（“０”）の信号（ＤＯ〜ＤＮ）を出力してダミー
バッファであるＡ／Ｄ変換回路２のサイズを決める。
【００３９】その後、制御回路３１はＡ／Ｄ変換回路２
の上記合わせ込み時の設定値ＤＯ〜ＤＮを用いて、出力
バッファ３のインピーダンスを上記外部抵抗値ＲＱのイ
ンピーダンス又は、その整数倍のインピーダンスに合わ
せ込む。
の上記合わせ込み時の設定値ＤＯ〜ＤＮを用いて、出力
バッファ３のインピーダンスを上記外部抵抗値ＲＱのイ
ンピーダンス又は、その整数倍のインピーダンスに合わ
せ込む。
【００４０】本実施の形態によれば、ユーザーが抵抗を
接続するＺＱ端子の電位を内部で発生させた基準電位Ｖ
ＤＤＱ／２（出力バッファ３のインピーダンスの定義電
位）に固定するため、ユーザが接続する外部抵抗ＲＱが
異なっても抵抗ＲＱにかかる電位は常に一定となり、更
に、この抵抗ＲＱに流れる電流ＩＺＱを検出すること
で、外部抵抗ＲＱのインピーダンスを常に正確に検出す
ることができる。
接続するＺＱ端子の電位を内部で発生させた基準電位Ｖ
ＤＤＱ／２（出力バッファ３のインピーダンスの定義電
位）に固定するため、ユーザが接続する外部抵抗ＲＱが
異なっても抵抗ＲＱにかかる電位は常に一定となり、更
に、この抵抗ＲＱに流れる電流ＩＺＱを検出すること
で、外部抵抗ＲＱのインピーダンスを常に正確に検出す
ることができる。
【００４１】その後、検出した外部抵抗ＲＱのインピー
ダンスになるようにＡ／Ｄ変換回路２のインピーダンス
を合わせ込むため、この合わせ込み時の設定値をＭＯＳ
トランジスタ特性の誤差無しで決めることができ、この
設定値を用いて出力バッファ３のインピーダンスを外部
抵抗ＲＱのインピーダンス、又はその定数倍になるよう
に合わせ込むことができ、出力バッファ３のインピーダ
ンスの合わせ込み精度を向上させることができる。
ダンスになるようにＡ／Ｄ変換回路２のインピーダンス
を合わせ込むため、この合わせ込み時の設定値をＭＯＳ
トランジスタ特性の誤差無しで決めることができ、この
設定値を用いて出力バッファ３のインピーダンスを外部
抵抗ＲＱのインピーダンス、又はその定数倍になるよう
に合わせ込むことができ、出力バッファ３のインピーダ
ンスの合わせ込み精度を向上させることができる。
【００４２】例えば、外部抵抗ＲＱを１７５Ω≦ＲＱ≦
３５２Ωの範囲で出力バッファ３のインピーダンス誤差
を±１０％以内にすることができ、製品スペックをクリ
アーすることができる。又、このことは、回路的誤差に
余裕を与えるため、合わせ込み回路の簡素化ができ、チ
ップサイズの縮小に貢献することができる。
３５２Ωの範囲で出力バッファ３のインピーダンス誤差
を±１０％以内にすることができ、製品スペックをクリ
アーすることができる。又、このことは、回路的誤差に
余裕を与えるため、合わせ込み回路の簡素化ができ、チ
ップサイズの縮小に貢献することができる。
【００４３】尚、上記実施の形態とは異なり比較器３２
はＡ／Ｄ変換回路２に掛かる電圧と抵抗Ｒ１，Ｒ２で作
成される基準電圧（Ｒ１とＲ２の接続中点の電圧）とを
比較し、制御回路３１はこの比較値に基づいてＡ／Ｄ変
換回路２のインピーダンスを外部抵抗ＲＱのインピーダ
ンスに合わせ込んでも、同様の効果がある。
はＡ／Ｄ変換回路２に掛かる電圧と抵抗Ｒ１，Ｒ２で作
成される基準電圧（Ｒ１とＲ２の接続中点の電圧）とを
比較し、制御回路３１はこの比較値に基づいてＡ／Ｄ変
換回路２のインピーダンスを外部抵抗ＲＱのインピーダ
ンスに合わせ込んでも、同様の効果がある。
【００４４】ところで、外部抵抗ＲＱのインピーダンス
情報は、電流ＩＺＱとして取り出す上記の実施の形態で
は、Ｄ０、Ｄ１、Ｄ２、Ｄ３の４ビットのハイレベル／
ローレベルを調整し、ＺＱ端子の電圧ＶＺＱをＭＯＳト
ランジスタＴ１〜ＴＮのソース電圧に一致させること
で、外部抵抗ＲＱのインピーダンスにダミーバッファで
あるＡ／Ｄ変換回路２のインピーダンスを合わせ込む。
情報は、電流ＩＺＱとして取り出す上記の実施の形態で
は、Ｄ０、Ｄ１、Ｄ２、Ｄ３の４ビットのハイレベル／
ローレベルを調整し、ＺＱ端子の電圧ＶＺＱをＭＯＳト
ランジスタＴ１〜ＴＮのソース電圧に一致させること
で、外部抵抗ＲＱのインピーダンスにダミーバッファで
あるＡ／Ｄ変換回路２のインピーダンスを合わせ込む。
【００４５】その後、ダミーバッファ（Ａ／Ｄ変換回路
２）を合わせ込んだ時のＤ０、Ｄ１、Ｄ２、Ｄ３により
プルダウン用の出力バッファ３のバッファサイズが決ま
る。即ち、プルダウン用の出力バッファ３の設定値は前
記ダミーバッファの設定値の定数ａ倍であり、ダミーバ
ッファの電位の状況とプルダウン用の出力バッファ３の
電位の状況とが同じであるため、動作特性は同じであ
り、ダミーバッファとのゲート幅（ゲート長は同じにす
る）の比で定数ａが単純に決まり、問題はない。
２）を合わせ込んだ時のＤ０、Ｄ１、Ｄ２、Ｄ３により
プルダウン用の出力バッファ３のバッファサイズが決ま
る。即ち、プルダウン用の出力バッファ３の設定値は前
記ダミーバッファの設定値の定数ａ倍であり、ダミーバ
ッファの電位の状況とプルダウン用の出力バッファ３の
電位の状況とが同じであるため、動作特性は同じであ
り、ダミーバッファとのゲート幅（ゲート長は同じにす
る）の比で定数ａが単純に決まり、問題はない。
【００４６】しかし、プルアップ用の出力バッファは、
バックバイアスがかかるため、上記ダミーバッファとは
その動作特性は異なる。そこで、予想されるトランジス
タの特性から定数ｂを算出し、プルアップ用の出力バッ
ファ３の設定値は前記ダミーバッファの設定値の定数ｂ
倍に設定する。
バックバイアスがかかるため、上記ダミーバッファとは
その動作特性は異なる。そこで、予想されるトランジス
タの特性から定数ｂを算出し、プルアップ用の出力バッ
ファ３の設定値は前記ダミーバッファの設定値の定数ｂ
倍に設定する。
【００４７】ここで、プロセス条件がばらつきトランジ
スタ特性が予想していたものと異なった場合を考える。
プルダウン用の出力バッファ３はダミーバッファ（Ａ／
Ｄ変換回路２）と同じように動作特性がずれ、定数ａは
変わらないので、プルダウン用の出力バッファ３のイン
ピーダンスは±１０％以内の誤差で合わせられる。しか
し、プルアップ用の出力バッファはバックバイアスがか
かっているため、厳密には特性のずれかたがダミーバッ
ファと異なり、定数ｂが変わってしまうため、合わせ誤
差が生じ、プルアップ用の出力バッファのインピーダン
スは±１０％以内の誤差で合わせられなくなる恐れがあ
った。
スタ特性が予想していたものと異なった場合を考える。
プルダウン用の出力バッファ３はダミーバッファ（Ａ／
Ｄ変換回路２）と同じように動作特性がずれ、定数ａは
変わらないので、プルダウン用の出力バッファ３のイン
ピーダンスは±１０％以内の誤差で合わせられる。しか
し、プルアップ用の出力バッファはバックバイアスがか
かっているため、厳密には特性のずれかたがダミーバッ
ファと異なり、定数ｂが変わってしまうため、合わせ誤
差が生じ、プルアップ用の出力バッファのインピーダン
スは±１０％以内の誤差で合わせられなくなる恐れがあ
った。
【００４８】更に、プルアップ用の出力バッファの方が
バックバイアスがかかっているため、プルダウン用に比
べてバッファサイズが大きくなる。そのため、プルダウ
ン用の出力バッファと同一ビット数で合わせ込む場合は
ステップ誤差が大きくなる問題がある。但し、ステップ
誤差とは、Ｄ０、Ｄ１、Ｄ２、Ｄ３の１又は０でダミー
バッファサイズを段階的（４ビットでは１６段階）に決
めるときの、一段階異なることによる変化量である。
バックバイアスがかかっているため、プルダウン用に比
べてバッファサイズが大きくなる。そのため、プルダウ
ン用の出力バッファと同一ビット数で合わせ込む場合は
ステップ誤差が大きくなる問題がある。但し、ステップ
誤差とは、Ｄ０、Ｄ１、Ｄ２、Ｄ３の１又は０でダミー
バッファサイズを段階的（４ビットでは１６段階）に決
めるときの、一段階異なることによる変化量である。
【００４９】そこで、上記問題に対して、プルアップ用
の合わせ込み用ＭＯＳトランジスタのビット数を増やす
必要があるが、図１の実施の形態のようにプルダウン用
のダミーバッファしかない場合はこれができないという
問題がある。
の合わせ込み用ＭＯＳトランジスタのビット数を増やす
必要があるが、図１の実施の形態のようにプルダウン用
のダミーバッファしかない場合はこれができないという
問題がある。
【００５０】又、１．５Ｖのような低電源電圧系では、
プルアップ用の出力バッファをＰＭＯＳトランジスタで
作る必要があり、その場合は、トランジスタの特性が異
なるため、定数ｂを全く予測することができず、プルア
ップ用（ＰＭＯＳのダミーバッファ用）のダミーバッフ
ァが必ず必要となるという問題があった。
プルアップ用の出力バッファをＰＭＯＳトランジスタで
作る必要があり、その場合は、トランジスタの特性が異
なるため、定数ｂを全く予測することができず、プルア
ップ用（ＰＭＯＳのダミーバッファ用）のダミーバッフ
ァが必ず必要となるという問題があった。
【００５１】図５は本発明の半導体装置の第２の実施の
形態を示したブロック図である。本例は第１の実施の形
態が持っている問題を解消するものである。但し、図１
に示した第１の実施の形態と同一部分は同一符号を用い
て説明してある。分圧抵抗Ｒ１、Ｒ２、比較器２１、電
圧制御用のＭＯＳトランジスタ２３は基準電流検出回路
を構成し、ＭＯＳトランジスタ２５、２６、２７、２
８、２９はカレントミラー回路を構成し、制御回路３
１、３３、比較器３２、３４はインピーダンスを合わせ
込む制御系を構成し、Ａ／Ｄ変換回路２Ｄ、２Ｕはそれ
ぞれプルダウン用、プルアップ用のダミーバッファを構
成する。
形態を示したブロック図である。本例は第１の実施の形
態が持っている問題を解消するものである。但し、図１
に示した第１の実施の形態と同一部分は同一符号を用い
て説明してある。分圧抵抗Ｒ１、Ｒ２、比較器２１、電
圧制御用のＭＯＳトランジスタ２３は基準電流検出回路
を構成し、ＭＯＳトランジスタ２５、２６、２７、２
８、２９はカレントミラー回路を構成し、制御回路３
１、３３、比較器３２、３４はインピーダンスを合わせ
込む制御系を構成し、Ａ／Ｄ変換回路２Ｄ、２Ｕはそれ
ぞれプルダウン用、プルアップ用のダミーバッファを構
成する。
【００５２】次に本実施の形態の動作について説明す
る。本例も、基準電流検出回路は外部抵抗ＲＱによら
ず、ＺＱ端子の電位を内部で発生させた電位に固定す
る。これにより、外部抵抗ＲＱの値によって、外部抵抗
ＲＱを流れる電流ＩＺＱが上記したカレントミラー回路
からプルダウン用のダミーバッファであるＡ／Ｄ変換回
路２Ｄへ流れ出し、それと同時にプルアップ用のダミー
バッファであるＡ／Ｄ変換回路２Ｕから電流ＩＺＱが同
カレントミラー回路に流れ込む。
る。本例も、基準電流検出回路は外部抵抗ＲＱによら
ず、ＺＱ端子の電位を内部で発生させた電位に固定す
る。これにより、外部抵抗ＲＱの値によって、外部抵抗
ＲＱを流れる電流ＩＺＱが上記したカレントミラー回路
からプルダウン用のダミーバッファであるＡ／Ｄ変換回
路２Ｄへ流れ出し、それと同時にプルアップ用のダミー
バッファであるＡ／Ｄ変換回路２Ｕから電流ＩＺＱが同
カレントミラー回路に流れ込む。
【００５３】この際、比較器３２はＺＱ端子の電圧を反
転入力端子に入力し、Ａ／Ｄ変換回路２Ｄを構成するＮ
型のＭＯＳトランジスタＴ１〜ＴＮのソースに掛かる電
圧を非反転入力端子に入力して両電圧を比較し、その比
較結果を制御回路３１に出力する。
転入力端子に入力し、Ａ／Ｄ変換回路２Ｄを構成するＮ
型のＭＯＳトランジスタＴ１〜ＴＮのソースに掛かる電
圧を非反転入力端子に入力して両電圧を比較し、その比
較結果を制御回路３１に出力する。
【００５４】同様に、比較器３４はＺＱ端子の電圧を非
反転入力端子に入力し、Ａ／Ｄ変換回路２Ｕを構成する
Ｎ型のＭＯＳトランジスタＴ１〜ＴＮのドレインに掛か
る電圧を反転入力端子に入力して両電圧を比較し、その
比較結果を制御回路３３に出力する。
反転入力端子に入力し、Ａ／Ｄ変換回路２Ｕを構成する
Ｎ型のＭＯＳトランジスタＴ１〜ＴＮのドレインに掛か
る電圧を反転入力端子に入力して両電圧を比較し、その
比較結果を制御回路３３に出力する。
【００５５】制御回路３１は、上記した両電圧が一致す
るように、Ａ／Ｄ変換回路２Ｄを構成する各トランジス
タＴ１〜ＴＮの各ゲートに、ハイレベル（“１”）又は
ローレベル（“０”）の信号（Ｄ０〜ＤＮ）を出力し
て、ダミーバッファであるＡ／Ｄ変換回路２Ｄのサイズ
を決める。その後、制御回路３１はＡ／Ｄ変換回路２Ｄ
の上記合わせ込み時の設定値Ｄ０〜ＤＮを用いて、図示
されないディバイスのプルダウン用の出力バッファのイ
ンピーダンスを上記外部抵抗値ＲＱのインピーダンス又
は、その整数倍に合わせ込む。
るように、Ａ／Ｄ変換回路２Ｄを構成する各トランジス
タＴ１〜ＴＮの各ゲートに、ハイレベル（“１”）又は
ローレベル（“０”）の信号（Ｄ０〜ＤＮ）を出力し
て、ダミーバッファであるＡ／Ｄ変換回路２Ｄのサイズ
を決める。その後、制御回路３１はＡ／Ｄ変換回路２Ｄ
の上記合わせ込み時の設定値Ｄ０〜ＤＮを用いて、図示
されないディバイスのプルダウン用の出力バッファのイ
ンピーダンスを上記外部抵抗値ＲＱのインピーダンス又
は、その整数倍に合わせ込む。
【００５６】制御回路３３は、上記した両電圧が一致す
るように、Ａ／Ｄ変換回路２Ｕを構成する各トランジス
タＴ１〜ＴＮの各ゲートに、ハイレベル（“１”）又は
ローレベル（“０”）の信号（Ｕ０〜ＵＮ）を出力して
ダミーバッファであるＡ／Ｄ変換回路２Ｕのサイズを決
める。その後、制御回路３３はＡ／Ｄ変換回路２Ｕの上
記合わせ込み時の設定値Ｕ０〜ＵＮを用いて、図示され
ないディバイスのプルアップ用の出力バッファのインピ
ーダンスを上記外部抵抗値ＲＱのインピーダンス又は、
その整数倍に合わせ込む。
るように、Ａ／Ｄ変換回路２Ｕを構成する各トランジス
タＴ１〜ＴＮの各ゲートに、ハイレベル（“１”）又は
ローレベル（“０”）の信号（Ｕ０〜ＵＮ）を出力して
ダミーバッファであるＡ／Ｄ変換回路２Ｕのサイズを決
める。その後、制御回路３３はＡ／Ｄ変換回路２Ｕの上
記合わせ込み時の設定値Ｕ０〜ＵＮを用いて、図示され
ないディバイスのプルアップ用の出力バッファのインピ
ーダンスを上記外部抵抗値ＲＱのインピーダンス又は、
その整数倍に合わせ込む。
【００５７】本実施の形態によれば、プルダウン用のダ
ミーバッファの他に、プルアップ用のダミーバッファを
有し、このプルアップ用のダミーバッファのインピーダ
ンスの設定値（Ｕ０〜ＵＮ）に基いて、プルアップ用の
出力バッファのインピーダンスを合わせ込むことができ
るため、プルアップ用の出力バッファのインピーダンス
の合わせ込み精度を向上させることができると共に、プ
ロセス条件がバラついても、プルアップ用の出力バッフ
ァのインピーダンスの合わせ込み誤差を最小にすること
ができ、プルアップ用の出力バッファについても、その
インピーダンスの合わせ誤差を±１０％以内とすること
ができる。
ミーバッファの他に、プルアップ用のダミーバッファを
有し、このプルアップ用のダミーバッファのインピーダ
ンスの設定値（Ｕ０〜ＵＮ）に基いて、プルアップ用の
出力バッファのインピーダンスを合わせ込むことができ
るため、プルアップ用の出力バッファのインピーダンス
の合わせ込み精度を向上させることができると共に、プ
ロセス条件がバラついても、プルアップ用の出力バッフ
ァのインピーダンスの合わせ込み誤差を最小にすること
ができ、プルアップ用の出力バッファについても、その
インピーダンスの合わせ誤差を±１０％以内とすること
ができる。
【００５８】又、プルダウン用、プルアップ用の出力バ
ッファを同一ビットで合わせ込む場合、プルアップ用の
ダミーバッファであるＡ／Ｄ変換回路２ＵのＭＯＳトラ
ンジスタＴ１〜ＴＮのビット数を増やして、上記した同
一ビットの合わせ込みを実現することができる。
ッファを同一ビットで合わせ込む場合、プルアップ用の
ダミーバッファであるＡ／Ｄ変換回路２ＵのＭＯＳトラ
ンジスタＴ１〜ＴＮのビット数を増やして、上記した同
一ビットの合わせ込みを実現することができる。
【００５９】更に、１．５Ｖのような低電源電圧系では
Ａ／Ｄ変換回路２ＵをＰＭＯＳのトランジスタの並列回
路で構成して、対応することができる。
Ａ／Ｄ変換回路２ＵをＰＭＯＳのトランジスタの並列回
路で構成して、対応することができる。
【００６０】尚、上記第２の実施の形態では、外部抵抗
ＲＱ、ＺＱ端子、並びに外部抵抗ＲＱを流れる電流ＩＺ
Ｑを検出する周辺回路がプルダウン用のダミーバッファ
とプルアップ用のダミーバッファに対して、共通に１組
しかなかったが、回路規模の増大や消費電力の増大など
が許される場合、前記周辺回路の全部或いは一部がプル
ダウン用のダミーバッファとプルアップ用のダミーバッ
ファそれぞれ独立に設けられていても、上記した効果を
得ることができる。
ＲＱ、ＺＱ端子、並びに外部抵抗ＲＱを流れる電流ＩＺ
Ｑを検出する周辺回路がプルダウン用のダミーバッファ
とプルアップ用のダミーバッファに対して、共通に１組
しかなかったが、回路規模の増大や消費電力の増大など
が許される場合、前記周辺回路の全部或いは一部がプル
ダウン用のダミーバッファとプルアップ用のダミーバッ
ファそれぞれ独立に設けられていても、上記した効果を
得ることができる。
【００６１】また、上記第１、第２の実施の形態では、
図２又は図５に示すようにカレントミラ−回路のハイ側
電源は周辺回路用であるＶＤＤを用いたが、出力バッフ
ァ用電源ＶＤＤＱを用いてもよく、この場合、外部抵抗
ＲＱを流れる電流ＩＺＱを検出する回路に出力バッファ
と同じ電源を用いるため、ＶＤＤＱにノイズが乗った場
合でも、その影響は合わせ込み回路や出力バッファに同
様に現れるため、合わせ込み精度が落ちることがなく、
出力バッファ３のインピーダンスを常に安定で精度よ
く、外部抵抗ＲＱのインピーダンスに合わせ込むことが
できる。
図２又は図５に示すようにカレントミラ−回路のハイ側
電源は周辺回路用であるＶＤＤを用いたが、出力バッフ
ァ用電源ＶＤＤＱを用いてもよく、この場合、外部抵抗
ＲＱを流れる電流ＩＺＱを検出する回路に出力バッファ
と同じ電源を用いるため、ＶＤＤＱにノイズが乗った場
合でも、その影響は合わせ込み回路や出力バッファに同
様に現れるため、合わせ込み精度が落ちることがなく、
出力バッファ３のインピーダンスを常に安定で精度よ
く、外部抵抗ＲＱのインピーダンスに合わせ込むことが
できる。
【００６２】更に、図５に示した第２の実施の形態と異
なり、比較器３２、３４はＡ／Ｄ変換回路２Ｄ、２Ｕに
掛かる電圧と抵抗Ｒ１，Ｒ２で作成される基準電圧（Ｒ
１とＲ２の接続中点の電圧）とを比較し、制御回路３
１、３３はこの比較値に基づいてＡ／Ｄ変換回路２Ｄ、
２Ｕのインピーダンスを外部抵抗ＲＱのインピーダンス
に合わせ込んでも、同様の効果がある。
なり、比較器３２、３４はＡ／Ｄ変換回路２Ｄ、２Ｕに
掛かる電圧と抵抗Ｒ１，Ｒ２で作成される基準電圧（Ｒ
１とＲ２の接続中点の電圧）とを比較し、制御回路３
１、３３はこの比較値に基づいてＡ／Ｄ変換回路２Ｄ、
２Ｕのインピーダンスを外部抵抗ＲＱのインピーダンス
に合わせ込んでも、同様の効果がある。
【００６３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、外部抵抗が接続される所定端子の電圧を一定に固
定し、前記外部抵抗に流れる電流により前記外部抵抗の
インピーダンスを検出することにより、出力バッファの
インピーダンスを前記外部抵抗のインピーダンス又は、
その整数倍のインピーダンスに合わせ込む際の誤差を製
品スペック誤差である±１０％以内に抑えることができ
る。
れば、外部抵抗が接続される所定端子の電圧を一定に固
定し、前記外部抵抗に流れる電流により前記外部抵抗の
インピーダンスを検出することにより、出力バッファの
インピーダンスを前記外部抵抗のインピーダンス又は、
その整数倍のインピーダンスに合わせ込む際の誤差を製
品スペック誤差である±１０％以内に抑えることができ
る。
【００６４】特に、請求項４の発明によれば、プルダウ
ン用、プルアップ用の出力バッファのインピーダンス
を、それぞれの出力バッファに対応して設けられたダミ
ーバッファの前記外部抵抗のインピーダンスへの合わせ
込み情報に基いて、前記外部抵抗のインピーダンス又
は、その整数倍のインピーダンスに合わせ込むため、特
にプルアップ用の出力バッファのインピーダンスも、前
記した±１０％以内の誤差で合わせることができる。
ン用、プルアップ用の出力バッファのインピーダンス
を、それぞれの出力バッファに対応して設けられたダミ
ーバッファの前記外部抵抗のインピーダンスへの合わせ
込み情報に基いて、前記外部抵抗のインピーダンス又
は、その整数倍のインピーダンスに合わせ込むため、特
にプルアップ用の出力バッファのインピーダンスも、前
記した±１０％以内の誤差で合わせることができる。
【図１】本発明の半導体装置の第１の実施の形態を示し
たブロック図である。
たブロック図である。
【図２】図１に示した基準電流検出回路及びＡ／Ｄ変換
回路の詳細回路例を示した回路図である。
回路の詳細回路例を示した回路図である。
【図３】図１に示したディバイスの具体例を示したブロ
ック図である。
ック図である。
【図４】図１に示した基準電流検出回路の一部拡大図で
ある。
ある。
【図５】本発明の半導体装置の第２の実施の形態を示し
たブロック図である。
たブロック図である。
【図６】従来のＺＱピンに接続した外部抵抗ＲＱの抵抗
値モニタ回路である。
値モニタ回路である。
【図７】従来の半導体装置のプログラマブルインピーダ
ンス出力回路の構成図である。
ンス出力回路の構成図である。
【図８】図７に示したインピーダンス合わせ込み回路の
詳細例を示した回路図である。
詳細例を示した回路図である。
【図９】ＭＯＳトランジスタのソース、ドレイン電圧及
び電流との関係より合わせ込み誤差の発生を説明する特
性図である。
び電流との関係より合わせ込み誤差の発生を説明する特
性図である。
１ 基準電流検出回路 ２ Ａ／Ｄ変換回路 ３ 出力バッファ ４ 入出力端子 ５ サンプリング信号発生回路 ６ クロック端子 ２１、３２ 比較器 ２２ 負荷回路 ２３、２５〜２９ ＭＯＳトランジスタ ２４ 電圧分圧回路 ３１ 制御回路 ５０ ディバイス ５１ 書込制御回路 ５２、５８ 入力バッファ ５３ デコーダ ５４ セル ５５ センスアンプ １００ インピーダンス合わせ込み回路
Claims (7)
- 【請求項１】 所定端子と所定電源との間に設定された
外部抵抗のインピーダンス又は、その定数倍のインピー
ダンスに出力バッファのインピーダンスを合わせ込む機
能を有する半導体装置において、 基準電位を発生する電位発生回路と、 この電位発生回路により発生された基準電位に前記所定
端子の電位を前記外部抵抗の値によらず固定する電位制
御回路と、 この電位制御回路により前記所定端子が前記基準電位に
固定化された時、前記外部抵抗を流れる電流を検出する
検出回路と、 この検出回路により検出された電流に対応して検出され
る前記外部抵抗のインピーダンス又は、その定数倍のイ
ンピーダンスに、前記出力バッファのインピーダンスを
合わせ込む制御回路とを備えたことを特徴とする半導体
装置。 - 【請求項２】 前記検出回路は前記外部抵抗に流れる電
流をカレントミラー回路からダミーバッファに流れ出す
電流にエコーし、この時、前記制御回路は前記ダミーバ
ッファに掛かる電圧を前記所定端子の電圧に一致するよ
うに制御した後、その制御情報に基づいて、前記出力バ
ッファのインピーダンスを前記外部抵抗のインピーダン
ス又は、その定数倍のインピーダンスに合わせ込むこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記検出回路は前記外部抵抗に流れる電
流をカレントミラー回路にダミーバッファから流れ込む
電流にエコーし、この時、制御回路は前記ダミーバッフ
ァに掛かる電圧を前記所定端子の電圧に一致するように
制御した後、その制御情報に基づいて、前記出力バッフ
ァのインピーダンスを前記外部抵抗のインピーダンス又
は、その定数倍のインピーダンスに合わせ込むことを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 前記検出回路は前記外部抵抗に流れる電
流をカレントミラー回路から第１のダミーバッファに流
れ出す電流と同カレントミラー回路に第２のダミーバッ
ファから流れ込む電流にエコーし、この時、制御回路は
前記第１、第２のダミーバッファに掛かる電圧を前記所
定端子の電圧に一致するように制御した後、第１のダミ
ーバッファの制御情報に基づいて、第１の出力バッファ
のインピーダンスを前記外部抵抗のインピーダンス又
は、その定数倍のインピーダンスに合わせ込み、第２の
ダミーバッファの制御情報に基づいて、第２の出力バッ
ファのインピーダンスを前記外部抵抗のインピーダンス
又はその定数倍のインピーダンスに合わせ込むことを特
徴とする請求項１記載の半導体装置。 - 【請求項５】 前記第１のダミーバッファを複数のＭＯ
Ｓトランジスタの並列接続により構成すると共に、前記
第２のダミーバッファを複数のＭＯＳトランジスタの並
列接続により構成し、且つ前記第１、第２のダミーバッ
ファを構成するＭＯＳトランジスタの個数を異なる値に
することを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記第１のダミーバッファを複数のＮ型
のＭＯＳトランジスタの並列接続により構成し、前記第
２のダミーバッファを複数のＰ型のＭＯＳトランジスタ
の並列接続により構成することを特徴とする請求項４又
は５記載の半導体装置。 - 【請求項７】 前記電位発生回路への供給電源と前記検
出回路への供給電源を前記出力バッファへの供給電源と
同一とすることを特徴とする請求項１乃至４いずれか１
記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14330398A JP3640800B2 (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
| US09/316,162 US6188237B1 (en) | 1998-05-25 | 1999-05-21 | Impedance matching circuit, high speed semiconductor integrated circuit employing the same and computer system employing the integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14330398A JP3640800B2 (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340810A true JPH11340810A (ja) | 1999-12-10 |
| JP3640800B2 JP3640800B2 (ja) | 2005-04-20 |
Family
ID=15335631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14330398A Expired - Fee Related JP3640800B2 (ja) | 1998-05-25 | 1998-05-25 | 半導体装置 |
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|---|---|
| US (1) | US6188237B1 (ja) |
| JP (1) | JP3640800B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6628223B2 (en) * | 2001-11-01 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Resistance changeable device for data transmission system |
| KR100410978B1 (ko) * | 2000-05-24 | 2003-12-18 | 삼성전자주식회사 | 반도체 메모리 장치의 임피이던스 매칭회로 |
| KR100480916B1 (ko) * | 2002-10-30 | 2005-04-07 | 주식회사 하이닉스반도체 | 전류 소모를 줄인 입력 버퍼 회로 |
| JP2006115489A (ja) * | 2004-10-11 | 2006-04-27 | Samsung Electronics Co Ltd | インピーダンス調整回路とそれを備える集積回路及びそれを利用した出力ドライバのインピーダンス調整方法 |
| JP2008219463A (ja) * | 2007-03-05 | 2008-09-18 | Nec Corp | インピーダンス調整回路およびインピーダンス調整方法 |
| JP2009302822A (ja) * | 2008-06-12 | 2009-12-24 | Fujitsu Microelectronics Ltd | 終端抵抗調整回路およびバスシステム |
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| US7222208B1 (en) | 2000-08-23 | 2007-05-22 | Intel Corporation | Simultaneous bidirectional port with synchronization circuit to synchronize the port with another port |
| US6445170B1 (en) | 2000-10-24 | 2002-09-03 | Intel Corporation | Current source with internal variable resistance and control loop for reduced process sensitivity |
| US6448811B1 (en) * | 2001-04-02 | 2002-09-10 | Intel Corporation | Integrated circuit current reference |
| US6522174B2 (en) * | 2001-04-16 | 2003-02-18 | Intel Corporation | Differential cascode current mode driver |
| US6791356B2 (en) * | 2001-06-28 | 2004-09-14 | Intel Corporation | Bidirectional port with clock channel used for synchronization |
| US6529037B1 (en) | 2001-09-13 | 2003-03-04 | Intel Corporation | Voltage mode bidirectional port with data channel used for synchronization |
| US6597198B2 (en) | 2001-10-05 | 2003-07-22 | Intel Corporation | Current mode bidirectional port with data channel used for synchronization |
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| KR102229942B1 (ko) | 2014-07-09 | 2021-03-22 | 삼성전자주식회사 | 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치 |
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| KR20170064777A (ko) | 2015-12-02 | 2017-06-12 | 삼성전자주식회사 | Ｚｑ 핀 없이 캘리브레이션 동작을 수행하는 메모리 장치 |
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-
1998
- 1998-05-25 JP JP14330398A patent/JP3640800B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-21 US US09/316,162 patent/US6188237B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3640800B2 (ja) | 2005-04-20 |
| US6188237B1 (en) | 2001-02-13 |
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