JP3515025B2 - 半導体装置 - Google Patents

半導体装置

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JP3515025B2
JP3515025B2 JP26952099A JP26952099A JP3515025B2 JP 3515025 B2 JP3515025 B2 JP 3515025B2 JP 26952099 A JP26952099 A JP 26952099A JP 26952099 A JP26952099 A JP 26952099A JP 3515025 B2 JP3515025 B2 JP 3515025B2
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Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、出力バッファ回路
のインピーダンスを外部抵抗に合わせて調節可能とする
機能を有する出力インピーダンス制御回路を備えた半導
体装置に関する。

【0002】

【従来の技術】MPUの性能向上に伴い、記憶装置(メ
モリ)に要求されるデータ転送速度も高速化の一途をた
どり、外部キャッシュメモリなどの動作周波数は数百M
Hzレベルになっている。

【0003】このような周波数でメモリの出力データを
MPUに転送するためには、ボード上データバスにおけ
る信号反射などを考慮にいれて、メモリ側の出力バッフ
ァ回路のインピーダンスとボード上データバスのインピ
ーダンスとのマッチングをとることが必要となる。動作
周波数の増加に伴い、このインピーダンスマッチングの
必要とされる精度もより厳しくなっている。そのため、
回路設計時からのずれを含めて補正するような機能が用
いられるようになった。

【0004】この機能は、具体的には、プロセスバラツ
キなど製造工程におけるバラツキやずれといったもの、
さらには使用条件(動作温度、動作電圧など)に起因し
て、メモリ側の出力回路トランジスタの実効的な駆動力
に関する特性が変化することに対して、それらを補正す
べくトランジスタサイズを回路的に変化させることで、
その駆動力を所望の値に調節する、といった機能(プロ
グラマブルインピーダンス制御機能)であり、この機能
を実現する例として図9に挙げるような回路がある。

【0005】図9は、従来のプログラマブルインピーダ
ンス出力バッファ回路を示すブロック図である。

【0006】この回路は、出力バッファ回路111と、
この出力バッファ回路111の出力インピーダンスを調
整する符号112〜120で示す出力インピーダンス制
御回路とで構成されている。例えばユーザーがマッチン
グさせたいバスのインピーダンスを、ZQ端子に抵抗R
Qとして外付けすることにより、出力インピーダンス制
御回路は、出力バッファ回路111のインピーダンスが
抵抗RQに合うように、出力バッファ回路111のトラ
ンジスタサイズを変えるように制御する。

【0007】本例の出力インピーダンス制御回路は、評
価回路112と、電圧比較回路113と、アップ/ダウ
ンカウンタ114と、レジスタ115,116,117
と、セレクタ118と、データ更新コントローラ119
と、サンプリングクロック発生回路120とで構成され
ている。

【0008】評価回路112は、NMOSトランジスタ
112aと抵抗R0,R1からなる基準電流源回路と、
出力バッファ回路111と同様の回路形式(あるいはサ
イズが定数倍)を持つダミーバッファ回路(1X,2
X,4X,8X)とを有し、基準電流源回路により発生
した、ZQ端子の電圧VZQと前記ダミーバッファ回路
へ印加される電圧VEVALとを電圧比較回路113に
与える。この電圧比較回路113の出力に応じてアップ
/ダウンカウントを行うアップ/ダウンカウンタ114
は、上記の電圧VZQと電圧VEVALの電圧とが一致
するように、ダミーバッファ回路のNMOSトランジス
タ1X〜8Xのオン/オフ切替えを行う。

【0009】このようにして、ダミーバッファ回路のイ
ンピーダンスが外部抵抗RQに合うように制御される。

【0010】そして、このダミーバッファ回路の合わせ
込みインピーダンスに対応するデータは、データ更新コ
ントローラ119を介して出力バッファ回路111へ送
られ、該データに基づいて、出力バッファ回路111を
構成する外部駆動用トランジスタ1Y〜8Y,1Z〜8
Zが選択的にオン/オフ制御される。これにより、出力
バッファ回路111は外部抵抗RQにより決まるインピ
ーダンスに設定される。

【0011】かかる回路においては、出力バッファ回路
111のプルアップ側及びプルダウン側が共にNMOS
トランジスタで構成されているために、これらトランジ
スタにおけるプロセスバラツキ及び動作環境によるバラ
ツキは共に揃い、NMOSトランジスタからなるダミー
バッファ回路を用いて一系統で合わせ込んだ結果を、こ
れらトランジスタに適応が可能である。

【0012】しかし、プルアップ側がPMOSトランジ
スタで構成されている場合は、プロセスバラツキがNM
OSトランジスタと異なるために、PMOSトランジス
タのダミーバッファ回路を用いた別系統のインピーダン
スの合わせ込みを行う必要がある。

【0013】図10は、従来のプログラマブルインピー
ダンス出力バッファ回路において、二系統のインピーダ
ンス合わせ込みが行われる出力インピーダンス制御回路
の構成を示す回路図である。

【0014】この出力インピーダンス制御回路の基準電
流源回路211は、回路の高レベル側電源VDDと低レ
ベル側電源VSSの間の中間レベル電源VDDQを用い
て、ZQ端子に定電圧を与える基準電圧発生回路221
を有する。基準電圧発生回路221は、分圧抵抗Ra,
Rbと活性化用NMOSトランジスタN20からなる電
圧発生回路により、VDDQ/2なる基準電圧を生成す
る。得られた電圧はオペアンプOP1の非反転入力端子
に入力され、その出力により制御されるNMOSトラン
ジスタN21のソースをオペアンプOP1の反転入力端
子に帰還することにより、ZQ端子には基準電圧VZQ
=VDDQ/2が与えられる。

【0015】ZQ端子に与えられる基準電圧VZQによ
り、これに接続された外部抵抗RQには電流IZQが流
れ、これが外部抵抗RQの抵抗値情報に相当する基準電
流となる。この基準電流IZQに基づいて、PMOSト
ランジスタP21とP23によるカレントミラーによ
り、電源VDD側からプルダウン用ダミーバッファ回路
Ndmに供給される電流を流し込む流し込み定電流源2
22が構成される。

【0016】また、PMOSトランジスタP21及びP
22のカレントミラーと、これを受けるNMOSトラン
ジスタN22及びN23によるカレントミラーとによ
り、プルアップ用ダミーバッファ回路PdmからVSS
に電流を引き込む引き込み定電流源223が構成され
る。

【0017】さらに、出力インピーダンス制御回路は、
ノードREFIUの電圧とZQ端子の電圧VZQが入る
オペアンプ○P2と、その出力に応じてアップ/ダウン
カウントを行うカウンタ224とを有するプルダウン用
の合わせ込みコントローラ213を備えている。加え
て、ノードREFIDの電圧とZQ端子の電圧VZQが
入るオペアンプOP3と、その出力に応じてアップ/ダ
ウンカウントを行うカウンタ225を有するプルアップ
用の合わせ込みコントローラ215を備えている。

【0018】プルダウン用ダミーバッファ回路Ndm
は、複数個(図の場合、N個)併設されたNMOSトラ
ンジスタN31,N32,…,N33により構成され、
これらのドレインに、流し込み定電流源222のノード
REFIUが共通接続されている。NMOSトランジス
タN31.N32,…,N33は、ソースが共通にVS
Sに接続されており、ゲート幅は1:2:4:…のよう
に設定されている。

【0019】カウンタ224のNビット出力D0〜DN
−1は、それぞれNMOSトランジスタN31,N3
2,…,N33のゲートに入る。従って、前記プルダウ
ン用の合わせ込みコントローラ213は、ノードREF
IUの電圧がVZQに一致するように、ダミーバッファ
回路NdmのNMOSトランジスタN31,N32,
…,N33のオン/オフを決定し、これによって、ダミ
ーバッファ回路Ndmのサイズが決定される。

【0020】一方、プルアップ用ダミーバッファ回路P
dmは、複数個(図の場合、M個)併設されたPMOS
トランジスタP31,P32,…,P33により構成さ
れ、これらのドレインに引き込み定電流源223のノー
ドREFIDが共通接続されている。PMOSトランジ
スタP31,P32,…,P33は、ソースが共通に中
間レベル電源VDDQに接続されており、ゲート幅は
1:2:4:…のように設定されている。

【0021】カウンタ225のMビット出力U0〜UM
−1は、それぞれPMOSトランジスタP31,P3
2,…,P33のゲートに入る。従って、プルアップ用
の合わせ込みコントローラ215は、ノードREFID
の電圧が基準電圧VZQに一致するように、ダミーバッ
ファ回路PdmのPMOSトランジスタP31,P3
2,…,P33のオン/オフを決定し、これにより、ダ
ミーバッファ回路Pdmのサイズが決定される。

【0022】以上のようにして、各ダミーバッファ回路
Ndm,Pdmのサイズ(即ちインピーダンス)は、外
部抵抗RQに対応して生成される基準電流IZQに基づ
いて決定され、これを決定したプルアップ及びプルダウ
ン用の合わせ込みコントローラ213,215の出力D
0〜DN−1,U0〜UM−1は、出力バッファ回路
(図示省略)に送られて、当該出力バッファ回路のイン
ピーダンスが設定される。

【0023】通常、出力バッファ回路及びダミーバッフ
ァ回路のインピーダンスは、出力レベルに対してリニア
な特性を持っているとは限らないので、インピーダンス
値の定義としては、出力レベルが出力バッファ回路駆動
用の電源電圧VDDQの1/2(出力レベルの中間レベ
ル)にある場合で考えることとなっている。図9に示す
回路のように、定電流源を単純な抵抗分割(R0,R
1)で回路を構成した場合において、内部回路側の素子
のインピーダンスを、外部抵抗RQの値に近い値に設定
したとする。外部抵抗RQがカバーすべき範囲が狭い場
合(例えば50Ω程度)は、ZQ端子のレベルは、外部
抵抗RQの値によらずVDDQ/2のレベルの近傍にあ
るため問題ない。しかし、外部抵抗RQがカバーすべき
範囲が広い場合(例えば50〜70Ω)は、外部抵抗R
Qが接続されるZQ端子のレベルは、外部抵抗RQの値
によって大きく変化し、インピーダンスのリニアリティ
の分だけ、インピーダンスの合わせ込み誤差が生ずる。

【0024】これに対して、図10に示す出力インピー
ダンス制御回路では、上述したように、ZQ端子のレベ
ル(VZQ)と、ダミーバッファ回路Ndm,Pdmの
ドレイン端子レベル(REFIU,REFID)が出力
駆動電源(VDDQ)の1/2のレベルになるように内
部回路側のインピーダンスを制御するようにしているの
で、外部抵抗RQがカバーすべき範囲が広い場合であっ
ても、外部抵抗RQとダミーバッファ回路のインピーダ
ンスが定義通りに比較されて、精度の良いインピーダン
スの合わせ込みができるようになっている。

【0025】

【発明が解決しようとする課題】しかしながら、上述の
図10に示すインピーダンス制御回路では、次のような
問題点があった。

【0026】(1)LSIの電源電圧は、世代とともに
次第に下がってきており、電源電圧を下げた場合は、ト
ランジスタの閾値電圧Vthもそれに応じてスケーリン
グすることで、一般的にトランジスタの特性は改善され
てきた。しかし、最近では電源電圧が1.8Vといった
レベルのLSIが試作されているが、ここまで電源電圧
が低下すると単純に閾値電圧Vthのスケーリングがで
きないようになってきている。

【0027】これは、所謂Sファクターがスケーリング
されないために、サブ・スレショルドリークはゲート電
圧の低下に対して低減されず、且つ閾値電圧Vthが下
がると相対的にリーク電流が増大するが、このサブ・ス
レッショルドリーク電流がスタンドバイ電流などの観点
から無視できない大きさになってきたためである。

【0028】所謂ゲート遅延という見方をすれば、電源
電圧が下がることによる、負荷充放電電荷量の減少や、
素子そのものあるいはデザインルール的なスケーリング
による負荷容量のスケーリングなどで、特性が改善され
る余地はある。しかし、トランジスタの縦積み接続が行
われる回路での閾値電圧ドロップ(閾値電圧分の電圧降
下)など、閾値電圧Vthの値が直接絡む回路において
は、電源電圧が下がり、閾値電圧Vthがスケーリング
されない場合には、その回路動作の電源マージンへの影
響は大きい。

【0029】この点を図10に示した従来例の回路で具
体的に考えてみる。

【0030】図10の回路では、ダミーバッファ回路N
dmまたはPdmに供給される電流の値を、外部抵抗R
Qに流れる電流IZQに一致させるために、PMOSト
ランジスタP21,P22,P23とNMOSトランジ
スタN22,N23で構成されるカレントミラー回路を
用いているが、通常の形のカレントミラー回路を構成す
るためにPMOSトランジスタP21とNMOSトラン
ジスタN22が、ゲート・ドレイン接続され、閾値電圧
ドロップが発生する回路となっている。

【0031】また、ZQ端子のレベルをVDDQ/2に
制御するために、NMOSトランジスタN21のゲート
のレベルを、ZQ端子のレベルからフィードバックし
て、NMOSトランジスタN21にてレベルをクランプ
しているので、このNMOSトランジスタN21におい
ても閾値電圧ドロップが発生する。これらの閾値電圧ド
ロップがある分、実質的なトランジスタの動作電圧は損
なわれる。

【0032】さらに、カレントミラー回路が、精度良く
電流をミラーするには、ゲートが共通接続されたミラー
する互いのトランジスタにおけるドレイン電圧依存を抑
える必要がある。つまり、トランジスタが所謂五極間領
域で動作するように、よりドレイン電圧が高くなること
が望ましい。よって、電圧マージンが損なわれると、カ
レントミラー回路における電流ミラーの精度が落ちると
いう問題も生ずる。

【0033】図10に示す回路では、外部抵抗RQの電
流パスには、PMOSトランジスタP21とNMOSト
ランジスタN21の2段の閾値電圧ドロップが挿入され
ているために、閾値電圧がスケーリングされないまま電
源電圧が低下すると、上述の如く動作マージンが厳しく
なり、インピーダンスの合わせ込みが精度良く行えなく
なるという問題を生ずる。

【0034】(2)プルアップ側とプルダウン側とのイ
ンピーダンス合わせ込み精度の違いについて考える。

【0035】図10に示す回路の電流パスを簡単な抵抗
分割で表現すると、図11に示すようになる。即ち、電
流パス(Ia)は、可変抵抗R(PMOSトランジスタ
P21)と外部抵抗RQとの直列接続で表される電流パ
スであり、電流パス(Ib)は、可変抵抗R’(PMO
SトランジスタP23)とプルダウン用ダミーバッファ
回路Ndmとの直列接続で表される電流パスであり、ま
た、電流パス(Ic)は、プルアップ用ダミーバッファ
回路Pdmと可変抵抗R’’(NMOSトランジスタN
23)との直列接続で表される電流パスである。そし
て、各々の中間ノードn1,n2,n3の電位が(VD
DQ/2)になるように可変抵抗R,R’,R’’を調
節することになる。

【0036】電流パス(Ia)と(Ib)については、
それぞれ外部抵抗RQ及びダミーバッファ回路Ndmの
電圧差がVDDQ/2となることが必要であるが、可変
抵抗R,R’に接続される電源はVDDであるため、可
変抵抗R,R’の電位差は、(VDD−VDDQ/2)
となる。これに対して、電流パス(Ic)については、
電源側にダミーバッファ回路Pdmがあるために、該ダ
ミーバッファ回路Pdmのソース側電源は、出力バッフ
ァ回路のプルアップ用トランジスタに合わせてVDDQ
とすることが必要である。

【0037】従って、ダミーバッファ回路Pdmの電位
差を(VDDQ/2)に制御するためには、中間ノード
n3が(VDDQ/2)となり、結果として、可変抵抗
R’’に印加される電圧差も(VDDQ/2)となる。
この可変抵抗R’’は、五極間領域で駆動させるべきト
ランジスタで構成されることから、ここに印加される電
位差は大きい方が望ましい。

【0038】ここで、出力バッファ回路駆動用の電源V
DDQは、電源電圧VDDに比べて低いのが一般的であ
る。よって、 (VDD−VDDQ/2)>VDDQ/2 となり、プルアップ制御の可変抵抗R’’の駆動電圧
が、それ以外の2つの可変抵抗R,R’の駆動電圧に比
べて低いことになる。つまり、プルダウン制御の電源マ
ージンがより大きくあったとしても、電源マージンが、
プルアップ制御の部分で決まってしまい、回路全体とし
ての性能が低下するという問題が生ずる。

【0039】(3)図10の従来例においては、VDD
電源で駆動して中間ノードn1,n2,n3の電位を
(VDDQ/2)に合わせ込んでいるため、VDD電源
とVDDQ電源の別々のノイズに対して、インピーダン
スの合わせ込み精度に悪影響が出るという問題がある。

【0040】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、プログラマブ
ルインピーダンス制御機能を有する半導体装置におい
て、電源電圧が低電圧化されても、出力バッファ回路に
対する高精度のインピーダンス調整を行うことができる
出力インピーダンス制御回路を備えた半導体装置を提供
することである。

【0041】

【課題を解決するための手段】上記目的を達成するため
に、請求項1記載の発明に係る半導体装置では、外部抵
抗を接続する接続端子と、トランジスタ幅が互いに異な
り互いに並列接続された外部駆動用のトランジスタ群を
有する出力バッファ回路と、前記外部抵抗の値に応じて
前記出力バッファ回路のインピーダンスを自動調整する
出力インピーダンス制御回路とを備えた半導体装置にお
いて、前記インピーダンス制御回路は、前記接続端子に
直列接続された第1導電体の第1のトランジスタ素子
と、前記接続端子の電圧が前記出力バッファ回路におけ
る出力駆動用電源電圧の二分の一のレベルとなるよう
に、前記第1のトランジスタ素子のゲートレベルを制御
するレベル制御回路と、前記第1のトランジスタ素子と
ゲート及びソースをそれぞれ共通とした第1導電体の第
2のトランジスタ素子と、前記第2のトランジスタ素子
と直列接続され、前記外部駆動用のトランジスタ群に対
応した回路形式を有する互いに並列接続された第2導電
体からなるダミー用のトランジスタ群と、前記第2のト
ランジスタ素子と前記ダミー用のトランジスタ群との接
続ノードのレベルが、前記出力駆動用電源電圧の二分の
一のレベルとなるように、前記ダミー用のトランジスタ
群に対して選択的に導通、非導通を制御する第1の制御
回路と、前記第1の制御回路の制御結果に基づいて、前
記外部駆動用のトランジスタ群に対して選択的に導通、
非導通を制御する第2の制御回路とを備えたことを特徴
とする。

【0042】請求項2記載の発明に係る半導体装置で
は、請求項1記載の半導体装置において、前記第1及び
前記第2のトランジスタの共通ソース端子を前記出力駆
動用電源電圧により駆動することを特徴とする。

【0043】請求項3記載の発明に係る半導体装置で
は、外部抵抗を接続する接続端子と、トランジスタ幅が
互いに異なり互いに並列接続されたプルアップ用トラン
ジスタ群及びトランジスタ幅が互いに異なり互いに並列
接続されたプルダウン用トランジスタ群からなる外部駆
動用の出力バッファ回路と、前記外部抵抗の値に応じて
前記出力バッファ回路のインピーダンスを自動調整する
出力インピーダンス制御回路とを備えた半導体装置にお
いて、前記インピーダンス制御回路は、前記接続端子に
直列接続された第1導電体の第1のトランジスタ素子
と、前記接続端子の電圧が前記出力バッファ回路におけ
る出力駆動用電源電圧の二分の一のレベルとなるよう
に、前記第1のトランジスタ素子のゲートレベルを制御
する第1のレベル制御回路と、前記第1のトランジスタ
素子とゲート及びソースをそれぞれ共通とした第1導電
体の第2のトランジスタ素子と、前記第2のトランジス
タ素子と直列接続され、前記プルダウン用トランジスタ
群に対応した回路形式を有する互いに並列接続された第
2導電体からなる第1のダミー用トランジスタ群と、前
記第2のトランジスタ素子と前記第1のダミー用トラン
ジスタ群との接続ノードのレベルが、前記出力駆動用電
源電圧の二分の一のレベルとなるように、前記第1のダ
ミー用トランジスタ群に対して選択的に導通、非導通を
制御する第1の制御回路と、前記第1の制御回路の制御
結果に基づいて、前記プルダウン用トランジスタ群に対
して選択的に導通、非導通を制御する第2の制御回路
と、前記第1のトランジスタ素子とゲート及びソースを
それぞれ共通とした第1導電体からなる第3のトランジ
スタ素子と、前記第3のトランジスタ素子と直列接続さ
れた第2の導電体からなる第4のトランジスタ素子と、
前記第3のトランジスタ素子と前記第4のトランジスタ
素子の共通ノードのレベルを出力駆動用電源電圧の二分
の一のレベルとなるように、前記第4のトランジスタ素
子のゲートレベルを制御する第2のレベル制御回路と、
前記第4のトランジスタ素子とゲート及びソースをそれ
ぞれ共通とした第2導電体の第5のトランジスタ素子
と、前記第5のトランジスタ素子と直列接続され、前記
プルアップ用トランジスタ群に対応した回路形式を有す
る第1導電体からなる第2のダミー用トランジスタ群
と、前記第5のトランジスタ素子と前記第2のダミー用
トランジスタ群との接続ノードのレベルが、前記出力駆
動用電源電圧の二分の一のレベルとなるように、前記第
2のダミー用トランジスタ群に対して選択的に導通、非
導通を制御する第3の制御回路と、前記第3の制御回路
の制御結果に基づいて、前記プルアップ用トランジスタ
群に対して選択的に導通、非導通を制御する第4の制御
回路とを備えたことを特徴とする。

【0044】請求項4記載の発明に係る半導体装置で
は、請求項3記載の半導体装置において、前記第1、前
記第2及び前記第3のトランジスタの共通ソース端子を
前記出力駆動用電源電圧により駆動することを特徴とす
る。

【0045】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【0046】[第1実施形態]図1は、本発明の第1実
施形態に係る半導体装置の出力インピーダンス制御回路
の要部回路図であり、図2は、同出力インピーダンス制
御回路の要部ブロック図である。図3は、出力インピー
ダンス制御回路を備えた半導体装置を構成するメモリチ
ップの主要構成ブロック図である。なお、図10と共通
の要素には同一の符合が付されている。

【0047】まず図3に示すように、このメモリチップ
60では、アドレスパッド66からアドレスバッファ6
7を介して入力されたアドレスデータが、ロウセレクタ
62とカラムセレクタ63に供給されて、メモリアレイ
61中の所望の書き込みセルまたは読み出しセルが選択
される。

【0048】書き込み時には、I/Oパッド68から入
力された書き込みデータが入力バッファ回路69を介し
てライトバッファ65へ与えられ、メモリアレイ61中
の所望の書き込みセルに書き込まれる。一方、読み出し
時には、選択された読み出しセルから読み出された読み
出しデータが、センスアップ64を介して出力バッファ
回路70へ与えられ、該出力バッファ回路70からI/
Oパッド68を介してチップ外部へ駆動されるようにな
っている。なお、タイミングコントロール回路72から
バッファ73を介してタイミング制御信号がロウセレク
タ62、カラムセレクタ63、センスアンプ64、及び
ライトバッファ65に供給されて、書き込み時または読
み出し時における動作タイミングのコントロールが行わ
れる。

【0049】そして、メモリチップ60内部には、出力
バッファ回路70のインピーダンスを自動調整する出力
インピーダンス制御回路71が設けられ、出力バッファ
回路70と出力インピーダンス制御回路71とで、前述
したプログラマブルインピーダンス制御機能を実現する
プログラマブルインピーダンス出力バッファ回路が構成
されている。

【0050】具体的には、従来と同様に、マッチングす
べきインピーダンスを指定するための外部抵抗RQをZ
Q端子に接続し、メモリチップ60内部では、出力バッ
ファ回路70のインピーダンスが外部抵抗RQの値(あ
るいはその定数倍)になるように、出力バッファ回路7
0のトランジスタサイズが調整される。即ち、出力バッ
ファ回路70と同様の回路形式を持つ(あるいはサイズ
が定数倍)ダミーバッファ回路Ndm,Pdmのトラン
ジスタサイズを変化させながら、該ダミーバッファ回路
Ndm,Pdmのインピーダンスが外部抵抗RQと等し
くなるようなサイズを探し、その結果を出力バッファ回
路70に反映させている。

【0051】本実施形態では、図2に示すように、出力
バッファ回路70がPMOSトランジスタからなるプル
アップ用トランジスタ群70aとNMOSトランジスタ
からなるプルダウン用トランジスタ群70bで構成され
ているものとし、上述のようなインピーダンスの合わせ
込み制御を、出力バッファ回路70のプルアップ用トラ
ンジスタ群70aとプルダウン用トランジスタ群70b
にそれぞれ対応した回路形式を持つダミーバッファ回路
Pdm,Ndmを用いて、二系統で行うものである。

【0052】まず、プルダウン用トランジスタ群70b
のインピーダンスを調整するためのプルダウン制御系に
ついて説明する。

【0053】図1に示すように、本実施形態のインピー
ダンス制御回路71は、ZQ端子に直列接続されたPM
OSトランジスタP1(第1のトランジスタ素子)と、
PMOSトランジスタP1とゲート及びソースをそれぞ
れ共通としたPMOSトランジスタP2(第2のトラン
ジスタ素子)とを備えている。

【0054】PMOSトランジスタP1のゲートレベル
は、ZQ端子の電圧VZQが出力バッファ回路70にお
ける出力駆動用電源電圧VDDQの二分の一のレベルと
なるように、オペアンプOP1(第1のレベル制御回
路)によってレベル制御される。

【0055】さらに、従来と同様に分圧抵抗Ra,Rb
と活性化用NMOSトランジスタN20からなる電圧発
生回路によりVDDQ/2なる基準電圧を生成し、この
基準電圧VDDQ/2はオペアンプOP1の反転入力端
子に入力され、その出力より制御されるPMOSトラン
ジスタP1,P2のうち、PMOSトランジスタP1の
ドレインをオペアンプOP1の非反転入力端子に帰還す
ることにより、ZQ端子には基準電圧VZQ=VDDQ
/2が与えられる。

【0056】そして、図10の従来例と同様にオペアン
プOP2とアップ/ダウンカウンタ224とを有する合
わせ込みコントローラ213(第1の制御回路)は、P
MOSトランジスタP2とダミーバッファNdmとの接
続ノードREFIUのレベルが、VDDQ/2のレベル
となるように、アップ/ダウンカウンタ224の出力デ
ータD0,D1,…DN−1により、ダミーバッファ回
路NdmのNMOSトランジスタ群N31,N32,
…,N33(第1のダミー用トランジスタ群)に対して
選択的に導通、非導通を制御する。

【0057】さらに、アップ/ダウンカウンタ224の
出力データD0,D1,…DN−1は、図2に示すよう
に、レジスタ51を介してデータ更新コントローラ52
(第2及び第4の制御回路)に供給される。データ更新
コントローラ52は、合わせ込みコントローラ213の
制御結果であるアップ/ダウンカウンタ224の出力デ
ータD0,D1,…DN−1に基づいて、出力バッファ
回路70のプルダウン用トランジスタ群70b対して選
択的に導通、非導通を制御する。

【0058】次に、プルダウン用トランジスタ群70a
のインピーダンスを調整するためのプルアップ制御系に
ついて説明する。

【0059】図1に示すように、本実施形態のインピー
ダンス制御回路71は、前記PMOSトランジスタP1
とゲート及びソースをそれぞれ共通としたPMOSトラ
ンジスタP3(第3のトランジスタ素子)と、このPM
OSトランジスタP3と直列接続されたNMOSトラン
ジスタN1(第4のトランジスタ素子)と、NMOSト
ランジスタN1とゲート及びソースをそれぞれ共通とし
たNMOSトランジスタN2(第5のトランジスタ素
子)とを備えている。

【0060】また、PMOSトランジスタP3とNMO
SトランジスタN1の共通ノードa1のレベルがVDD
Q電源の二分の一のレベルとなるように、オペアンプO
P4(第2のレベル制御回路)によってNMOSトラン
ジスタN1のゲートレベルが制御される。

【0061】そして、図10の従来例と同様にオペアン
プOP3とアップ/ダウンカウンタ225とを有する合
わせ込みコントローラ215(第3の制御回路)は、P
MOSトランジスタP2とダミーバッファ回路Pdmと
の接続ノードREFIDのレベルが、VDDQ/2のレ
ベルとなるように、アップ/ダウンカウンタ225の出
力データU0,U1,…UM−1により、ダミーバッフ
ァ回路PdmのPMOSトランジスタ群P31,P3
2,…,P33(第2のダミー用トランジスタ群)に対
して選択的に導通、非導通を制御する。

【0062】さらに、アップ/ダウンカウンタ225の
出力データU0,U1,…UM−1は、図2に示すよう
に、レジスタ53を介してデータ更新コントローラ52
に供給される。データ更新コントローラ52は、合わせ
込みコントローラ215の制御結果であるアップ/ダウ
ンカウンタ225の出力データU0,U1,…UM−1
に基づいて、出力バッファ回路70のプルアップ用トラ
ンジスタ群70a対して選択的に導通、非導通を制御す
る。

【0063】このようにして、マッチングすべきインピ
ーダンスを指定するための外部抵抗RQをZQ端子に接
続することにより、出力インピーダンス制御回路71
は、出力バッファ回路70のインピーダンスが外部抵抗
RQの値(あるいはその定数倍)になるように、出力バ
ッファ回路70のトランジスタサイズを自動調整するこ
とができる。

【0064】上述したように本実施形態の出力インピー
ダンス制御回路では、ZQ端子の電流パスと、プルダウ
ン制御用の電流パスと、プルアップ制御用の電流パスと
にそれぞれ挿入されたPMOSトランジスタP1,P
2,P3は、各ゲートを共通にし、図10の従来例にあ
るようなゲート・ドレイン接続の形をしたPMOSトラ
ンジスタ(P21)ではないために、閾値電圧ドロップ
が発生しない。

【0065】ZQ端子のレベルについては、従来と同様
に、オペアンプOP1によるフィードバック回路を用い
てVDDQ/2レベルに合わせ込むようにしているが、
レベル制御にPMOSトランジスタP1を用いること
で、図10の従来例のようなNMOSトランジスタN2
1による閾値電圧ドロップが発生しない。プルダウン制
御用の電流パスについても、従来同様、ダミーバッファ
回路Ndmのドレインレベルに当たるPMOSトランジ
スタP2のドレインレベル(ノードREFIU)をVD
DQ/2に合わせ込むようにしている。さらに、プルア
ップ制御用電流パスのPMOSトランジスタP3のドレ
イン(ノードa1)についても、VDDQ/2に合わせ
込むようにしている。

【0066】即ち、PMOSトランジスタP1,P2,
P3全てについて、ドレインレベルはVDDQ/2に揃
い且つゲートは共通であるために、トランジスタサイズ
が同じであれば電流は全く一致し、図10に示した従来
例のカレントミラー回路と同様の効果を有することとな
る。

【0067】さらに、従来例のカレントミラー回路が正
確に電流をミラーするためには、トランジスタがドレイ
ン電圧依存を持たないように五極間領域で動作すること
が必要であり、閾値電圧ドロップが発生することに加え
て、電圧が下がるとミラーする精度が低下するという意
味で電圧マージンが厳しい。これに対して、本実施形態
では、ゲートとドレイン電圧が等しくなるために、トラ
ンジスタの動作領域に対する制約はなくなり、電圧マー
ジンは格段に向上する。

【0068】また、上記従来例では、電流ミラーはPM
OSトランジスタP21で、レベル制御はNMOSトラ
ンジスタN21でと別々のトランジスタで行っていた
が、本実施形態の構成では、これらを1つのPMOSト
ランジスタP1で実現することができるので、トランジ
スタの縦積み段数を減らすことも可能となり、縦積み回
路による電源マージン不足を解消することができる。

【0069】さらに、NMOSトランジスタN1,N2
においても、ゲート共通で各ドレイン(ノードa1,R
EFID)が、VDDQ/2に合わせ込まれるために、
ダミーバッファ回路Pdmにおいても精度良く、同様の
電流のミラーが可能となる。

【0070】なお、上記従来例に対して、ノードa1に
ついてのVDDQ/2への合わせ込みが新たに必要とな
るが、もともとVDDQ/2への合わせ込み回路は、Z
Q端子、ノードREFIU、及びノードREFIDの3
個所に必要であったものが、1つ増えるだけであり、消
費電流も増えるものの、動作スピードが要求される回路
ではないので電流消費を絞ることが可能であり、その増
加量は全体の消費電流に比べれば無視できる範囲であ
る。

【0071】[第2実施形態]上記第1実施形態では、
動作電圧マージンが格段に向上するため、図1の回路構
成を前提とした図4に示すような構成が可能となる。

【0072】図4は、本発明の第2実施形態に係る半導
体装置の出力インピーダンス制御回路の要部回路図であ
り、図1と共通の要素には同一の符合を付し、その説明
を省略する。

【0073】本実施形態では、図1に示した上記第1実
施形態の構成において、PMOSトランジスタP1,P
2,P3をVDDQ電源で駆動するようにしたものであ
る。

【0074】このような構成であっても、動作マージン
が十分に確保される。この場合、図5に示すように、外
部抵抗RQ、ダミーバッファ回路Pdm,Ndm、及び
可変抵抗部分(R=PMOSトランジスタP1,R’=
PMOSトランジスタP2,R’’=NMOSトランジ
スタN2)が全てVDDQ/2で駆動可能であるため
に、プルアップ制御系とプルダウン制御系で電源マージ
ンが異なることもなくなる。これにより、両制御系での
合わせ込み精度の違いがなくなり、出力インピーダンス
制御回路全体の高性能化が可能になる。

【0075】さらに、図10に示した従来例において
は、VDD電源で駆動して中間ノードをVDDQ/2に
合わせ込んでいるため、VDD電源とVDDQ電源の別
々のノイズに対して、合わせ込みが悪影響を受けた。こ
れに対して、本実施形態では、VDDQ電源をソースに
駆動しているので、AC的なノイズに対して中間ノード
電位が電源ノイズに同期して変化するために、ノイズが
消滅した後のリカバリが非常にスムーズに行われる。よ
って、ノイズ特性を含めた動作マージンが向上する。

【0076】[第3実施形態]第3実施形態では、出力
バッファ回路70の外部駆動用トランジスタがNMOS
トランジスタ群のみで構成されているものとし、インピ
ーダンスの合わせ込み制御を一系統で行うものである。

【0077】図6は、本発明の第3実施形態に係る半導
体装置の出力インピーダンス制御回路の要部回路図であ
り、図7は、同出力インピーダンス制御回路の要部ブロ
ック図である。なお、図1と共通の要素には同一の符合
を付し、その説明を省略する。

【0078】本実施形態の出力インピーダンス制御回路
は、図1及び図2に示した上記第1実施形態の構成の回
路において、プルアップ制御系の構成要素を除去した回
路構成であり、その作用効果は、第1実施形態のプルダ
ウン制御系と同様である。

【0079】[第4実施形態]図8は、本発明の第4実
施形態に係る半導体装置の出力インピーダンス制御回路
の要部回路図であり、図6と共通の要素には同一の符合
を付し、その説明を省略する。

【0080】本実施形態では、図6に示した上記第3実
施形態の構成において、PMOSトランジスタP1,P
2をVDDQ電源で駆動するようにしたものであり、そ
の作用効果は、上記第2実施形態のプルダウン制御系と
同様である。

【0081】

【発明の効果】以上詳細に説明したように、請求項1及
び請求項3の発明によれば、出力インピーダンス制御回
路の動作電圧のマージンが格段に向上するため、低電圧
電源下においても、外部抵抗の値の広い範囲に亘って、
出力バッファ回路に対する高精度のインピーダンス制御
が可能となる。これにより、高速性が重要となるLSI
チップの低電圧動作が可能となり、電源の動作マージン
が向上する。

【0082】請求項2及び請求項4の発明によれば、上
記請求項1及び請求項3の発明と同等の効果を奏するほ
か、プルアップ制御系とプルダウン制御系で電源マージ
ンに違いが生じないため、両制御系での合わせ込み精度
の違いがなくなり、しかもノイズ特性を含めた動作マー
ジンが向上するため、出力インピーダンス制御回路全体
の高性能化が可能になる。

【図面の簡単な説明】

【図1】本発明の第1実施形態にかかる半導体装置の出
力インピーダンス制御回路の要部回路図である。

【図2】第1実施形態に係る出力インピーダンス制御回
路の要部ブロック図である。

【図3】出力インピーダンス制御回路を備えた半導体装
置を構成するメモリチップの主要構成ブロック図であ
る。

【図4】本発明の第2実施形態にかかる半導体装置の出
力インピーダンス制御回路の要部回路図である。

【図5】図4の回路の電流パスを簡単な抵抗分割で表し
た図である。

【図6】本発明の第3実施形態にかかる半導体装置の出
力インピーダンス制御回路の要部回路図である。

【図7】第3実施形態に係る出力インピーダンス制御回
路の要部ブロック図である。

【図8】本発明の第4実施形態にかかる半導体装置の出
力インピーダンス制御回路の要部回路図である。

【図9】従来のプログラマブルインピーダンス出力バッ
ファ回路を示すブロック図である。

【図10】従来の出力インピーダンス制御回路の構成を
示す回路図である。

【図11】図10の回路の電流パスを簡単な抵抗分割で
表した図である。

【符号の説明】

P1 PMOSトランジスタ(第1のトランジスタ素
子) P2 PMOSトランジスタ(第2のトランジスタ素
子) P3 PMOSトランジスタ(第3のトランジスタ素
子) N1 NMOSトランジスタ(第4のトランジスタ素
子) N2 NMOSトランジスタ(第5のトランジスタ素
子) OP1 オペアンプ(第1のレベル制御回路) OP4 オペアンプ(第2のレベル制御回路) Pdm ダミーバッファ回路 Ndm ダミーバッファ回路 52 データ更新コントローラ(第2及び第4の制御回
路) 70 出力バッファ回路 71 出力インピーダンス制御回路 213 合わせ込みコントローラ(第1の制御回路 215 合わせ込みコントローラ(第3の制御回路)

フロントページの続き (56)参考文献 特開 平11−186896(JP,A) 特開2000−183717(JP,A) 特開 平11−340810(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/822 H01L 27/04 H03K 19/0175

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 外部抵抗を接続する接続端子と、トラン
    ジスタ幅が互いに異なり互いに並列接続された外部駆動
    用のトランジスタ群を有する出力バッファ回路と、前記
    外部抵抗の値に応じて前記出力バッファ回路のインピー
    ダンスを自動調整する出力インピーダンス制御回路とを
    備えた半導体装置において、 前記インピーダンス制御回路は、 前記接続端子に直列接続された第1導電型の第1のトラ
    ンジスタ素子と、 前記接続端子の電圧が前記出力バッファ回路における出
    力駆動用電源電圧の二分の一のレベルとなるように、前
    記第1のトランジスタ素子のゲートレベルを制御するレ
    ベル制御回路と、 前記第1のトランジスタ素子とゲート及びソースをそれ
    ぞれ共通とした第1導電型の第2のトランジスタ素子
    と、 前記第2のトランジスタ素子と直列接続され、前記外部
    駆動用のトランジスタ群に対応した回路形式を有する互
    いに並列接続された第2導電型のダミー用のトランジス
    タ群と、 前記第2のトランジスタ素子と前記ダミー用のトランジ
    スタ群との接続ノードのレベルが、前記出力駆動用電源
    電圧の二分の一のレベルとなるように、前記ダミー用の
    トランジスタ群に対して選択的に導通、非導通を制御す
    る第1の制御回路と、 前記第1の制御回路の制御結果に基づいて、前記外部駆
    動用のトランジスタ群に対して選択的に導通、非導通を
    制御する第2の制御回路とを備えたことを特徴とする半
    導体装置。
  2. 【請求項2】 前記第1及び前記第2のトランジスタの
    共通ソース端子を前記出力駆動用電源電圧により駆動す
    ることを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 外部抵抗を接続する接続端子と、トラン
    ジスタ幅が互いに異なり互いに並列接続されたプルアッ
    プ用トランジスタ群及びトランジスタ幅が互いに異なり
    互いに並列接続されたプルダウン用トランジスタ群から
    なる外部駆動用の出力バッファ回路と、前記外部抵抗の
    値に応じて前記出力バッファ回路のインピーダンスを自
    動調整する出力インピーダンス制御回路とを備えた半導
    体装置において、 前記インピーダンス制御回路は、 前記接続端子に直列接続された第1導電型の第1のトラ
    ンジスタ素子と、 前記接続端子の電圧が前記出力バッファ回路における出
    力駆動用電源電圧の二分の一のレベルとなるように、前
    記第1のトランジスタ素子のゲートレベルを制御する第
    1のレベル制御回路と、 前記第1のトランジスタ素子とゲート及びソースをそれ
    ぞれ共通とした第1導電型の第2のトランジスタ素子
    と、 前記第2のトランジスタ素子と直列接続され、前記プル
    ダウン用トランジスタ群に対応した回路形式を有する互
    いに並列接続された第2導電型の第1のダミー用トラン
    ジスタ群と、 前記第2のトランジスタ素子と前記第1のダミー用トラ
    ンジスタ群との接続ノードのレベルが、前記出力駆動用
    電源電圧の二分の一のレベルとなるように、前記第1の
    ダミー用トランジスタ群に対して選択的に導通、非導通
    を制御する第1の制御回路と、 前記第1の制御回路の制御結果に基づいて、前記プルダ
    ウン用トランジスタ群に対して選択的に導通、非導通を
    制御する第2の制御回路と、 前記第1のトランジスタ素子とゲート及びソースをそれ
    ぞれ共通とした第1導電型の第3のトランジスタ素子
    と、 前記第3のトランジスタ素子と直列接続された第2の導
    電型の第4のトランジスタ素子と、 前記第3のトランジスタ素子と前記第4のトランジスタ
    素子の共通ノードのレベルを出力駆動用電源電圧の二分
    の一のレベルとなるように、前記第4のトランジスタ素
    子のゲートレベルを制御する第2のレベル制御回路と、 前記第4のトランジスタ素子とゲート及びソースをそれ
    ぞれ共通とした第2導電型の第5のトランジスタ素子
    と、 前記第5のトランジスタ素子と直列接続され、前記プル
    アップ用トランジスタ群に対応した回路形式を有する第
    1導電型の第2のダミー用トランジスタ群と、 前記第5のトランジスタ素子と前記第2のダミー用トラ
    ンジスタ群との接続ノードのレベルが、前記出力駆動用
    電源電圧の二分の一のレベルとなるように、前記第2の
    ダミー用トランジスタ群に対して選択的に導通、非導通
    を制御する第3の制御回路と、 前記第3の制御回路の制御結果に基づいて、前記プルア
    ップ用トランジスタ群に対して選択的に導通、非導通を
    制御する第4の制御回路とを備えたことを特徴とする半
    導体装置。
  4. 【請求項4】 前記第1、前記第2及び前記第3のトラ
    ンジスタの共通ソース端子を前記出力駆動用電源電圧に
    より駆動することを特徴とする請求項3記載の半導体装
    置。
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