JP3515025B2 - 半導体装置 - Google Patents
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
のインピーダンスを外部抵抗に合わせて調節可能とする
機能を有する出力インピーダンス制御回路を備えた半導
体装置に関する。
のインピーダンスを外部抵抗に合わせて調節可能とする
機能を有する出力インピーダンス制御回路を備えた半導
体装置に関する。
【０００２】
【従来の技術】ＭＰＵの性能向上に伴い、記憶装置（メ
モリ）に要求されるデータ転送速度も高速化の一途をた
どり、外部キャッシュメモリなどの動作周波数は数百Ｍ
Ｈｚレベルになっている。
モリ）に要求されるデータ転送速度も高速化の一途をた
どり、外部キャッシュメモリなどの動作周波数は数百Ｍ
Ｈｚレベルになっている。
【０００３】このような周波数でメモリの出力データを
ＭＰＵに転送するためには、ボード上データバスにおけ
る信号反射などを考慮にいれて、メモリ側の出力バッフ
ァ回路のインピーダンスとボード上データバスのインピ
ーダンスとのマッチングをとることが必要となる。動作
周波数の増加に伴い、このインピーダンスマッチングの
必要とされる精度もより厳しくなっている。そのため、
回路設計時からのずれを含めて補正するような機能が用
いられるようになった。
ＭＰＵに転送するためには、ボード上データバスにおけ
る信号反射などを考慮にいれて、メモリ側の出力バッフ
ァ回路のインピーダンスとボード上データバスのインピ
ーダンスとのマッチングをとることが必要となる。動作
周波数の増加に伴い、このインピーダンスマッチングの
必要とされる精度もより厳しくなっている。そのため、
回路設計時からのずれを含めて補正するような機能が用
いられるようになった。
【０００４】この機能は、具体的には、プロセスバラツ
キなど製造工程におけるバラツキやずれといったもの、
さらには使用条件（動作温度、動作電圧など）に起因し
て、メモリ側の出力回路トランジスタの実効的な駆動力
に関する特性が変化することに対して、それらを補正す
べくトランジスタサイズを回路的に変化させることで、
その駆動力を所望の値に調節する、といった機能（プロ
グラマブルインピーダンス制御機能）であり、この機能
を実現する例として図９に挙げるような回路がある。
キなど製造工程におけるバラツキやずれといったもの、
さらには使用条件（動作温度、動作電圧など）に起因し
て、メモリ側の出力回路トランジスタの実効的な駆動力
に関する特性が変化することに対して、それらを補正す
べくトランジスタサイズを回路的に変化させることで、
その駆動力を所望の値に調節する、といった機能（プロ
グラマブルインピーダンス制御機能）であり、この機能
を実現する例として図９に挙げるような回路がある。
【０００５】図９は、従来のプログラマブルインピーダ
ンス出力バッファ回路を示すブロック図である。
ンス出力バッファ回路を示すブロック図である。
【０００６】この回路は、出力バッファ回路１１１と、
この出力バッファ回路１１１の出力インピーダンスを調
整する符号１１２〜１２０で示す出力インピーダンス制
御回路とで構成されている。例えばユーザーがマッチン
グさせたいバスのインピーダンスを、ＺＱ端子に抵抗Ｒ
Ｑとして外付けすることにより、出力インピーダンス制
御回路は、出力バッファ回路１１１のインピーダンスが
抵抗ＲＱに合うように、出力バッファ回路１１１のトラ
ンジスタサイズを変えるように制御する。
この出力バッファ回路１１１の出力インピーダンスを調
整する符号１１２〜１２０で示す出力インピーダンス制
御回路とで構成されている。例えばユーザーがマッチン
グさせたいバスのインピーダンスを、ＺＱ端子に抵抗Ｒ
Ｑとして外付けすることにより、出力インピーダンス制
御回路は、出力バッファ回路１１１のインピーダンスが
抵抗ＲＱに合うように、出力バッファ回路１１１のトラ
ンジスタサイズを変えるように制御する。
【０００７】本例の出力インピーダンス制御回路は、評
価回路１１２と、電圧比較回路１１３と、アップ／ダウ
ンカウンタ１１４と、レジスタ１１５，１１６，１１７
と、セレクタ１１８と、データ更新コントローラ１１９
と、サンプリングクロック発生回路１２０とで構成され
ている。
価回路１１２と、電圧比較回路１１３と、アップ／ダウ
ンカウンタ１１４と、レジスタ１１５，１１６，１１７
と、セレクタ１１８と、データ更新コントローラ１１９
と、サンプリングクロック発生回路１２０とで構成され
ている。
【０００８】評価回路１１２は、ＮＭＯＳトランジスタ
１１２ａと抵抗Ｒ０，Ｒ１からなる基準電流源回路と、
出力バッファ回路１１１と同様の回路形式（あるいはサ
イズが定数倍）を持つダミーバッファ回路（１Ｘ，２
Ｘ，４Ｘ，８Ｘ）とを有し、基準電流源回路により発生
した、ＺＱ端子の電圧ＶＺＱと前記ダミーバッファ回路
へ印加される電圧ＶＥＶＡＬとを電圧比較回路１１３に
与える。この電圧比較回路１１３の出力に応じてアップ
／ダウンカウントを行うアップ／ダウンカウンタ１１４
は、上記の電圧ＶＺＱと電圧ＶＥＶＡＬの電圧とが一致
するように、ダミーバッファ回路のＮＭＯＳトランジス
タ１Ｘ〜８Ｘのオン／オフ切替えを行う。
１１２ａと抵抗Ｒ０，Ｒ１からなる基準電流源回路と、
出力バッファ回路１１１と同様の回路形式（あるいはサ
イズが定数倍）を持つダミーバッファ回路（１Ｘ，２
Ｘ，４Ｘ，８Ｘ）とを有し、基準電流源回路により発生
した、ＺＱ端子の電圧ＶＺＱと前記ダミーバッファ回路
へ印加される電圧ＶＥＶＡＬとを電圧比較回路１１３に
与える。この電圧比較回路１１３の出力に応じてアップ
／ダウンカウントを行うアップ／ダウンカウンタ１１４
は、上記の電圧ＶＺＱと電圧ＶＥＶＡＬの電圧とが一致
するように、ダミーバッファ回路のＮＭＯＳトランジス
タ１Ｘ〜８Ｘのオン／オフ切替えを行う。
【０００９】このようにして、ダミーバッファ回路のイ
ンピーダンスが外部抵抗ＲＱに合うように制御される。
ンピーダンスが外部抵抗ＲＱに合うように制御される。
【００１０】そして、このダミーバッファ回路の合わせ
込みインピーダンスに対応するデータは、データ更新コ
ントローラ１１９を介して出力バッファ回路１１１へ送
られ、該データに基づいて、出力バッファ回路１１１を
構成する外部駆動用トランジスタ１Ｙ〜８Ｙ，１Ｚ〜８
Ｚが選択的にオン／オフ制御される。これにより、出力
バッファ回路１１１は外部抵抗ＲＱにより決まるインピ
ーダンスに設定される。
込みインピーダンスに対応するデータは、データ更新コ
ントローラ１１９を介して出力バッファ回路１１１へ送
られ、該データに基づいて、出力バッファ回路１１１を
構成する外部駆動用トランジスタ１Ｙ〜８Ｙ，１Ｚ〜８
Ｚが選択的にオン／オフ制御される。これにより、出力
バッファ回路１１１は外部抵抗ＲＱにより決まるインピ
ーダンスに設定される。
【００１１】かかる回路においては、出力バッファ回路
１１１のプルアップ側及びプルダウン側が共にＮＭＯＳ
トランジスタで構成されているために、これらトランジ
スタにおけるプロセスバラツキ及び動作環境によるバラ
ツキは共に揃い、ＮＭＯＳトランジスタからなるダミー
バッファ回路を用いて一系統で合わせ込んだ結果を、こ
れらトランジスタに適応が可能である。
１１１のプルアップ側及びプルダウン側が共にＮＭＯＳ
トランジスタで構成されているために、これらトランジ
スタにおけるプロセスバラツキ及び動作環境によるバラ
ツキは共に揃い、ＮＭＯＳトランジスタからなるダミー
バッファ回路を用いて一系統で合わせ込んだ結果を、こ
れらトランジスタに適応が可能である。
【００１２】しかし、プルアップ側がＰＭＯＳトランジ
スタで構成されている場合は、プロセスバラツキがＮＭ
ＯＳトランジスタと異なるために、ＰＭＯＳトランジス
タのダミーバッファ回路を用いた別系統のインピーダン
スの合わせ込みを行う必要がある。
スタで構成されている場合は、プロセスバラツキがＮＭ
ＯＳトランジスタと異なるために、ＰＭＯＳトランジス
タのダミーバッファ回路を用いた別系統のインピーダン
スの合わせ込みを行う必要がある。
【００１３】図１０は、従来のプログラマブルインピー
ダンス出力バッファ回路において、二系統のインピーダ
ンス合わせ込みが行われる出力インピーダンス制御回路
の構成を示す回路図である。
ダンス出力バッファ回路において、二系統のインピーダ
ンス合わせ込みが行われる出力インピーダンス制御回路
の構成を示す回路図である。
【００１４】この出力インピーダンス制御回路の基準電
流源回路２１１は、回路の高レベル側電源ＶＤＤと低レ
ベル側電源ＶＳＳの間の中間レベル電源ＶＤＤＱを用い
て、ＺＱ端子に定電圧を与える基準電圧発生回路２２１
を有する。基準電圧発生回路２２１は、分圧抵抗Ｒａ，
Ｒｂと活性化用ＮＭＯＳトランジスタＮ２０からなる電
圧発生回路により、ＶＤＤＱ／２なる基準電圧を生成す
る。得られた電圧はオペアンプＯＰ１の非反転入力端子
に入力され、その出力により制御されるＮＭＯＳトラン
ジスタＮ２１のソースをオペアンプＯＰ１の反転入力端
子に帰還することにより、ＺＱ端子には基準電圧ＶＺＱ
＝ＶＤＤＱ／２が与えられる。
流源回路２１１は、回路の高レベル側電源ＶＤＤと低レ
ベル側電源ＶＳＳの間の中間レベル電源ＶＤＤＱを用い
て、ＺＱ端子に定電圧を与える基準電圧発生回路２２１
を有する。基準電圧発生回路２２１は、分圧抵抗Ｒａ，
Ｒｂと活性化用ＮＭＯＳトランジスタＮ２０からなる電
圧発生回路により、ＶＤＤＱ／２なる基準電圧を生成す
る。得られた電圧はオペアンプＯＰ１の非反転入力端子
に入力され、その出力により制御されるＮＭＯＳトラン
ジスタＮ２１のソースをオペアンプＯＰ１の反転入力端
子に帰還することにより、ＺＱ端子には基準電圧ＶＺＱ
＝ＶＤＤＱ／２が与えられる。
【００１５】ＺＱ端子に与えられる基準電圧ＶＺＱによ
り、これに接続された外部抵抗ＲＱには電流ＩＺＱが流
れ、これが外部抵抗ＲＱの抵抗値情報に相当する基準電
流となる。この基準電流ＩＺＱに基づいて、ＰＭＯＳト
ランジスタＰ２１とＰ２３によるカレントミラーによ
り、電源ＶＤＤ側からプルダウン用ダミーバッファ回路
Ｎｄｍに供給される電流を流し込む流し込み定電流源２
２２が構成される。
り、これに接続された外部抵抗ＲＱには電流ＩＺＱが流
れ、これが外部抵抗ＲＱの抵抗値情報に相当する基準電
流となる。この基準電流ＩＺＱに基づいて、ＰＭＯＳト
ランジスタＰ２１とＰ２３によるカレントミラーによ
り、電源ＶＤＤ側からプルダウン用ダミーバッファ回路
Ｎｄｍに供給される電流を流し込む流し込み定電流源２
２２が構成される。
【００１６】また、ＰＭＯＳトランジスタＰ２１及びＰ
２２のカレントミラーと、これを受けるＮＭＯＳトラン
ジスタＮ２２及びＮ２３によるカレントミラーとによ
り、プルアップ用ダミーバッファ回路ＰｄｍからＶＳＳ
に電流を引き込む引き込み定電流源２２３が構成され
る。
２２のカレントミラーと、これを受けるＮＭＯＳトラン
ジスタＮ２２及びＮ２３によるカレントミラーとによ
り、プルアップ用ダミーバッファ回路ＰｄｍからＶＳＳ
に電流を引き込む引き込み定電流源２２３が構成され
る。
【００１７】さらに、出力インピーダンス制御回路は、
ノードＲＥＦＩＵの電圧とＺＱ端子の電圧ＶＺＱが入る
オペアンプ○Ｐ２と、その出力に応じてアップ／ダウン
カウントを行うカウンタ２２４とを有するプルダウン用
の合わせ込みコントローラ２１３を備えている。加え
て、ノードＲＥＦＩＤの電圧とＺＱ端子の電圧ＶＺＱが
入るオペアンプＯＰ３と、その出力に応じてアップ／ダ
ウンカウントを行うカウンタ２２５を有するプルアップ
用の合わせ込みコントローラ２１５を備えている。
ノードＲＥＦＩＵの電圧とＺＱ端子の電圧ＶＺＱが入る
オペアンプ○Ｐ２と、その出力に応じてアップ／ダウン
カウントを行うカウンタ２２４とを有するプルダウン用
の合わせ込みコントローラ２１３を備えている。加え
て、ノードＲＥＦＩＤの電圧とＺＱ端子の電圧ＶＺＱが
入るオペアンプＯＰ３と、その出力に応じてアップ／ダ
ウンカウントを行うカウンタ２２５を有するプルアップ
用の合わせ込みコントローラ２１５を備えている。
【００１８】プルダウン用ダミーバッファ回路Ｎｄｍ
は、複数個（図の場合、Ｎ個）併設されたＮＭＯＳトラ
ンジスタＮ３１，Ｎ３２，…，Ｎ３３により構成され、
これらのドレインに、流し込み定電流源２２２のノード
ＲＥＦＩＵが共通接続されている。ＮＭＯＳトランジス
タＮ３１．Ｎ３２，…，Ｎ３３は、ソースが共通にＶＳ
Ｓに接続されており、ゲート幅は１：２：４：…のよう
に設定されている。
は、複数個（図の場合、Ｎ個）併設されたＮＭＯＳトラ
ンジスタＮ３１，Ｎ３２，…，Ｎ３３により構成され、
これらのドレインに、流し込み定電流源２２２のノード
ＲＥＦＩＵが共通接続されている。ＮＭＯＳトランジス
タＮ３１．Ｎ３２，…，Ｎ３３は、ソースが共通にＶＳ
Ｓに接続されており、ゲート幅は１：２：４：…のよう
に設定されている。
【００１９】カウンタ２２４のＮビット出力Ｄ０〜ＤＮ
−１は、それぞれＮＭＯＳトランジスタＮ３１，Ｎ３
２，…，Ｎ３３のゲートに入る。従って、前記プルダウ
ン用の合わせ込みコントローラ２１３は、ノードＲＥＦ
ＩＵの電圧がＶＺＱに一致するように、ダミーバッファ
回路ＮｄｍのＮＭＯＳトランジスタＮ３１，Ｎ３２，
…，Ｎ３３のオン／オフを決定し、これによって、ダミ
ーバッファ回路Ｎｄｍのサイズが決定される。
−１は、それぞれＮＭＯＳトランジスタＮ３１，Ｎ３
２，…，Ｎ３３のゲートに入る。従って、前記プルダウ
ン用の合わせ込みコントローラ２１３は、ノードＲＥＦ
ＩＵの電圧がＶＺＱに一致するように、ダミーバッファ
回路ＮｄｍのＮＭＯＳトランジスタＮ３１，Ｎ３２，
…，Ｎ３３のオン／オフを決定し、これによって、ダミ
ーバッファ回路Ｎｄｍのサイズが決定される。
【００２０】一方、プルアップ用ダミーバッファ回路Ｐ
ｄｍは、複数個（図の場合、Ｍ個）併設されたＰＭＯＳ
トランジスタＰ３１，Ｐ３２，…，Ｐ３３により構成さ
れ、これらのドレインに引き込み定電流源２２３のノー
ドＲＥＦＩＤが共通接続されている。ＰＭＯＳトランジ
スタＰ３１，Ｐ３２，…，Ｐ３３は、ソースが共通に中
間レベル電源ＶＤＤＱに接続されており、ゲート幅は
１：２：４：…のように設定されている。
ｄｍは、複数個（図の場合、Ｍ個）併設されたＰＭＯＳ
トランジスタＰ３１，Ｐ３２，…，Ｐ３３により構成さ
れ、これらのドレインに引き込み定電流源２２３のノー
ドＲＥＦＩＤが共通接続されている。ＰＭＯＳトランジ
スタＰ３１，Ｐ３２，…，Ｐ３３は、ソースが共通に中
間レベル電源ＶＤＤＱに接続されており、ゲート幅は
１：２：４：…のように設定されている。
【００２１】カウンタ２２５のＭビット出力Ｕ０〜ＵＭ
−１は、それぞれＰＭＯＳトランジスタＰ３１，Ｐ３
２，…，Ｐ３３のゲートに入る。従って、プルアップ用
の合わせ込みコントローラ２１５は、ノードＲＥＦＩＤ
の電圧が基準電圧ＶＺＱに一致するように、ダミーバッ
ファ回路ＰｄｍのＰＭＯＳトランジスタＰ３１，Ｐ３
２，…，Ｐ３３のオン／オフを決定し、これにより、ダ
ミーバッファ回路Ｐｄｍのサイズが決定される。
−１は、それぞれＰＭＯＳトランジスタＰ３１，Ｐ３
２，…，Ｐ３３のゲートに入る。従って、プルアップ用
の合わせ込みコントローラ２１５は、ノードＲＥＦＩＤ
の電圧が基準電圧ＶＺＱに一致するように、ダミーバッ
ファ回路ＰｄｍのＰＭＯＳトランジスタＰ３１，Ｐ３
２，…，Ｐ３３のオン／オフを決定し、これにより、ダ
ミーバッファ回路Ｐｄｍのサイズが決定される。
【００２２】以上のようにして、各ダミーバッファ回路
Ｎｄｍ，Ｐｄｍのサイズ（即ちインピーダンス）は、外
部抵抗ＲＱに対応して生成される基準電流ＩＺＱに基づ
いて決定され、これを決定したプルアップ及びプルダウ
ン用の合わせ込みコントローラ２１３，２１５の出力Ｄ
０〜ＤＮ−１，Ｕ０〜ＵＭ−１は、出力バッファ回路
（図示省略）に送られて、当該出力バッファ回路のイン
ピーダンスが設定される。
Ｎｄｍ，Ｐｄｍのサイズ（即ちインピーダンス）は、外
部抵抗ＲＱに対応して生成される基準電流ＩＺＱに基づ
いて決定され、これを決定したプルアップ及びプルダウ
ン用の合わせ込みコントローラ２１３，２１５の出力Ｄ
０〜ＤＮ−１，Ｕ０〜ＵＭ−１は、出力バッファ回路
（図示省略）に送られて、当該出力バッファ回路のイン
ピーダンスが設定される。
【００２３】通常、出力バッファ回路及びダミーバッフ
ァ回路のインピーダンスは、出力レベルに対してリニア
な特性を持っているとは限らないので、インピーダンス
値の定義としては、出力レベルが出力バッファ回路駆動
用の電源電圧ＶＤＤＱの１／２（出力レベルの中間レベ
ル）にある場合で考えることとなっている。図９に示す
回路のように、定電流源を単純な抵抗分割（Ｒ０，Ｒ
１）で回路を構成した場合において、内部回路側の素子
のインピーダンスを、外部抵抗ＲＱの値に近い値に設定
したとする。外部抵抗ＲＱがカバーすべき範囲が狭い場
合（例えば５０Ω程度）は、ＺＱ端子のレベルは、外部
抵抗ＲＱの値によらずＶＤＤＱ／２のレベルの近傍にあ
るため問題ない。しかし、外部抵抗ＲＱがカバーすべき
範囲が広い場合（例えば５０〜７０Ω）は、外部抵抗Ｒ
Ｑが接続されるＺＱ端子のレベルは、外部抵抗ＲＱの値
によって大きく変化し、インピーダンスのリニアリティ
の分だけ、インピーダンスの合わせ込み誤差が生ずる。
ァ回路のインピーダンスは、出力レベルに対してリニア
な特性を持っているとは限らないので、インピーダンス
値の定義としては、出力レベルが出力バッファ回路駆動
用の電源電圧ＶＤＤＱの１／２（出力レベルの中間レベ
ル）にある場合で考えることとなっている。図９に示す
回路のように、定電流源を単純な抵抗分割（Ｒ０，Ｒ
１）で回路を構成した場合において、内部回路側の素子
のインピーダンスを、外部抵抗ＲＱの値に近い値に設定
したとする。外部抵抗ＲＱがカバーすべき範囲が狭い場
合（例えば５０Ω程度）は、ＺＱ端子のレベルは、外部
抵抗ＲＱの値によらずＶＤＤＱ／２のレベルの近傍にあ
るため問題ない。しかし、外部抵抗ＲＱがカバーすべき
範囲が広い場合（例えば５０〜７０Ω）は、外部抵抗Ｒ
Ｑが接続されるＺＱ端子のレベルは、外部抵抗ＲＱの値
によって大きく変化し、インピーダンスのリニアリティ
の分だけ、インピーダンスの合わせ込み誤差が生ずる。
【００２４】これに対して、図１０に示す出力インピー
ダンス制御回路では、上述したように、ＺＱ端子のレベ
ル（ＶＺＱ）と、ダミーバッファ回路Ｎｄｍ，Ｐｄｍの
ドレイン端子レベル（ＲＥＦＩＵ，ＲＥＦＩＤ）が出力
駆動電源（ＶＤＤＱ）の１／２のレベルになるように内
部回路側のインピーダンスを制御するようにしているの
で、外部抵抗ＲＱがカバーすべき範囲が広い場合であっ
ても、外部抵抗ＲＱとダミーバッファ回路のインピーダ
ンスが定義通りに比較されて、精度の良いインピーダン
スの合わせ込みができるようになっている。
ダンス制御回路では、上述したように、ＺＱ端子のレベ
ル（ＶＺＱ）と、ダミーバッファ回路Ｎｄｍ，Ｐｄｍの
ドレイン端子レベル（ＲＥＦＩＵ，ＲＥＦＩＤ）が出力
駆動電源（ＶＤＤＱ）の１／２のレベルになるように内
部回路側のインピーダンスを制御するようにしているの
で、外部抵抗ＲＱがカバーすべき範囲が広い場合であっ
ても、外部抵抗ＲＱとダミーバッファ回路のインピーダ
ンスが定義通りに比較されて、精度の良いインピーダン
スの合わせ込みができるようになっている。
【００２５】
【発明が解決しようとする課題】しかしながら、上述の
図１０に示すインピーダンス制御回路では、次のような
問題点があった。
図１０に示すインピーダンス制御回路では、次のような
問題点があった。
【００２６】（１）ＬＳＩの電源電圧は、世代とともに
次第に下がってきており、電源電圧を下げた場合は、ト
ランジスタの閾値電圧Ｖｔｈもそれに応じてスケーリン
グすることで、一般的にトランジスタの特性は改善され
てきた。しかし、最近では電源電圧が１．８Ｖといった
レベルのＬＳＩが試作されているが、ここまで電源電圧
が低下すると単純に閾値電圧Ｖｔｈのスケーリングがで
きないようになってきている。
次第に下がってきており、電源電圧を下げた場合は、ト
ランジスタの閾値電圧Ｖｔｈもそれに応じてスケーリン
グすることで、一般的にトランジスタの特性は改善され
てきた。しかし、最近では電源電圧が１．８Ｖといった
レベルのＬＳＩが試作されているが、ここまで電源電圧
が低下すると単純に閾値電圧Ｖｔｈのスケーリングがで
きないようになってきている。
【００２７】これは、所謂Ｓファクターがスケーリング
されないために、サブ・スレショルドリークはゲート電
圧の低下に対して低減されず、且つ閾値電圧Ｖｔｈが下
がると相対的にリーク電流が増大するが、このサブ・ス
レッショルドリーク電流がスタンドバイ電流などの観点
から無視できない大きさになってきたためである。
されないために、サブ・スレショルドリークはゲート電
圧の低下に対して低減されず、且つ閾値電圧Ｖｔｈが下
がると相対的にリーク電流が増大するが、このサブ・ス
レッショルドリーク電流がスタンドバイ電流などの観点
から無視できない大きさになってきたためである。
【００２８】所謂ゲート遅延という見方をすれば、電源
電圧が下がることによる、負荷充放電電荷量の減少や、
素子そのものあるいはデザインルール的なスケーリング
による負荷容量のスケーリングなどで、特性が改善され
る余地はある。しかし、トランジスタの縦積み接続が行
われる回路での閾値電圧ドロップ（閾値電圧分の電圧降
下）など、閾値電圧Ｖｔｈの値が直接絡む回路において
は、電源電圧が下がり、閾値電圧Ｖｔｈがスケーリング
されない場合には、その回路動作の電源マージンへの影
響は大きい。
電圧が下がることによる、負荷充放電電荷量の減少や、
素子そのものあるいはデザインルール的なスケーリング
による負荷容量のスケーリングなどで、特性が改善され
る余地はある。しかし、トランジスタの縦積み接続が行
われる回路での閾値電圧ドロップ（閾値電圧分の電圧降
下）など、閾値電圧Ｖｔｈの値が直接絡む回路において
は、電源電圧が下がり、閾値電圧Ｖｔｈがスケーリング
されない場合には、その回路動作の電源マージンへの影
響は大きい。
【００２９】この点を図１０に示した従来例の回路で具
体的に考えてみる。
体的に考えてみる。
【００３０】図１０の回路では、ダミーバッファ回路Ｎ
ｄｍまたはＰｄｍに供給される電流の値を、外部抵抗Ｒ
Ｑに流れる電流ＩＺＱに一致させるために、ＰＭＯＳト
ランジスタＰ２１，Ｐ２２，Ｐ２３とＮＭＯＳトランジ
スタＮ２２，Ｎ２３で構成されるカレントミラー回路を
用いているが、通常の形のカレントミラー回路を構成す
るためにＰＭＯＳトランジスタＰ２１とＮＭＯＳトラン
ジスタＮ２２が、ゲート・ドレイン接続され、閾値電圧
ドロップが発生する回路となっている。
ｄｍまたはＰｄｍに供給される電流の値を、外部抵抗Ｒ
Ｑに流れる電流ＩＺＱに一致させるために、ＰＭＯＳト
ランジスタＰ２１，Ｐ２２，Ｐ２３とＮＭＯＳトランジ
スタＮ２２，Ｎ２３で構成されるカレントミラー回路を
用いているが、通常の形のカレントミラー回路を構成す
るためにＰＭＯＳトランジスタＰ２１とＮＭＯＳトラン
ジスタＮ２２が、ゲート・ドレイン接続され、閾値電圧
ドロップが発生する回路となっている。
【００３１】また、ＺＱ端子のレベルをＶＤＤＱ／２に
制御するために、ＮＭＯＳトランジスタＮ２１のゲート
のレベルを、ＺＱ端子のレベルからフィードバックし
て、ＮＭＯＳトランジスタＮ２１にてレベルをクランプ
しているので、このＮＭＯＳトランジスタＮ２１におい
ても閾値電圧ドロップが発生する。これらの閾値電圧ド
ロップがある分、実質的なトランジスタの動作電圧は損
なわれる。
制御するために、ＮＭＯＳトランジスタＮ２１のゲート
のレベルを、ＺＱ端子のレベルからフィードバックし
て、ＮＭＯＳトランジスタＮ２１にてレベルをクランプ
しているので、このＮＭＯＳトランジスタＮ２１におい
ても閾値電圧ドロップが発生する。これらの閾値電圧ド
ロップがある分、実質的なトランジスタの動作電圧は損
なわれる。
【００３２】さらに、カレントミラー回路が、精度良く
電流をミラーするには、ゲートが共通接続されたミラー
する互いのトランジスタにおけるドレイン電圧依存を抑
える必要がある。つまり、トランジスタが所謂五極間領
域で動作するように、よりドレイン電圧が高くなること
が望ましい。よって、電圧マージンが損なわれると、カ
レントミラー回路における電流ミラーの精度が落ちると
いう問題も生ずる。
電流をミラーするには、ゲートが共通接続されたミラー
する互いのトランジスタにおけるドレイン電圧依存を抑
える必要がある。つまり、トランジスタが所謂五極間領
域で動作するように、よりドレイン電圧が高くなること
が望ましい。よって、電圧マージンが損なわれると、カ
レントミラー回路における電流ミラーの精度が落ちると
いう問題も生ずる。
【００３３】図１０に示す回路では、外部抵抗ＲＱの電
流パスには、ＰＭＯＳトランジスタＰ２１とＮＭＯＳト
ランジスタＮ２１の２段の閾値電圧ドロップが挿入され
ているために、閾値電圧がスケーリングされないまま電
源電圧が低下すると、上述の如く動作マージンが厳しく
なり、インピーダンスの合わせ込みが精度良く行えなく
なるという問題を生ずる。
流パスには、ＰＭＯＳトランジスタＰ２１とＮＭＯＳト
ランジスタＮ２１の２段の閾値電圧ドロップが挿入され
ているために、閾値電圧がスケーリングされないまま電
源電圧が低下すると、上述の如く動作マージンが厳しく
なり、インピーダンスの合わせ込みが精度良く行えなく
なるという問題を生ずる。
【００３４】（２）プルアップ側とプルダウン側とのイ
ンピーダンス合わせ込み精度の違いについて考える。
ンピーダンス合わせ込み精度の違いについて考える。
【００３５】図１０に示す回路の電流パスを簡単な抵抗
分割で表現すると、図１１に示すようになる。即ち、電
流パス（Ｉａ）は、可変抵抗Ｒ（ＰＭＯＳトランジスタ
Ｐ２１）と外部抵抗ＲＱとの直列接続で表される電流パ
スであり、電流パス（Ｉｂ）は、可変抵抗Ｒ’（ＰＭＯ
ＳトランジスタＰ２３）とプルダウン用ダミーバッファ
回路Ｎｄｍとの直列接続で表される電流パスであり、ま
た、電流パス（Ｉｃ）は、プルアップ用ダミーバッファ
回路Ｐｄｍと可変抵抗Ｒ’’（ＮＭＯＳトランジスタＮ
２３）との直列接続で表される電流パスである。そし
て、各々の中間ノードｎ１，ｎ２，ｎ３の電位が（ＶＤ
ＤＱ／２）になるように可変抵抗Ｒ，Ｒ’，Ｒ’’を調
節することになる。
分割で表現すると、図１１に示すようになる。即ち、電
流パス（Ｉａ）は、可変抵抗Ｒ（ＰＭＯＳトランジスタ
Ｐ２１）と外部抵抗ＲＱとの直列接続で表される電流パ
スであり、電流パス（Ｉｂ）は、可変抵抗Ｒ’（ＰＭＯ
ＳトランジスタＰ２３）とプルダウン用ダミーバッファ
回路Ｎｄｍとの直列接続で表される電流パスであり、ま
た、電流パス（Ｉｃ）は、プルアップ用ダミーバッファ
回路Ｐｄｍと可変抵抗Ｒ’’（ＮＭＯＳトランジスタＮ
２３）との直列接続で表される電流パスである。そし
て、各々の中間ノードｎ１，ｎ２，ｎ３の電位が（ＶＤ
ＤＱ／２）になるように可変抵抗Ｒ，Ｒ’，Ｒ’’を調
節することになる。
【００３６】電流パス（Ｉａ）と（Ｉｂ）については、
それぞれ外部抵抗ＲＱ及びダミーバッファ回路Ｎｄｍの
電圧差がＶＤＤＱ／２となることが必要であるが、可変
抵抗Ｒ，Ｒ’に接続される電源はＶＤＤであるため、可
変抵抗Ｒ，Ｒ’の電位差は、（ＶＤＤ−ＶＤＤＱ／２）
となる。これに対して、電流パス（Ｉｃ）については、
電源側にダミーバッファ回路Ｐｄｍがあるために、該ダ
ミーバッファ回路Ｐｄｍのソース側電源は、出力バッフ
ァ回路のプルアップ用トランジスタに合わせてＶＤＤＱ
とすることが必要である。
それぞれ外部抵抗ＲＱ及びダミーバッファ回路Ｎｄｍの
電圧差がＶＤＤＱ／２となることが必要であるが、可変
抵抗Ｒ，Ｒ’に接続される電源はＶＤＤであるため、可
変抵抗Ｒ，Ｒ’の電位差は、（ＶＤＤ−ＶＤＤＱ／２）
となる。これに対して、電流パス（Ｉｃ）については、
電源側にダミーバッファ回路Ｐｄｍがあるために、該ダ
ミーバッファ回路Ｐｄｍのソース側電源は、出力バッフ
ァ回路のプルアップ用トランジスタに合わせてＶＤＤＱ
とすることが必要である。
【００３７】従って、ダミーバッファ回路Ｐｄｍの電位
差を（ＶＤＤＱ／２）に制御するためには、中間ノード
ｎ３が（ＶＤＤＱ／２）となり、結果として、可変抵抗
Ｒ’’に印加される電圧差も（ＶＤＤＱ／２）となる。
この可変抵抗Ｒ’’は、五極間領域で駆動させるべきト
ランジスタで構成されることから、ここに印加される電
位差は大きい方が望ましい。
差を（ＶＤＤＱ／２）に制御するためには、中間ノード
ｎ３が（ＶＤＤＱ／２）となり、結果として、可変抵抗
Ｒ’’に印加される電圧差も（ＶＤＤＱ／２）となる。
この可変抵抗Ｒ’’は、五極間領域で駆動させるべきト
ランジスタで構成されることから、ここに印加される電
位差は大きい方が望ましい。
【００３８】ここで、出力バッファ回路駆動用の電源Ｖ
ＤＤＱは、電源電圧ＶＤＤに比べて低いのが一般的であ
る。よって、 （ＶＤＤ−ＶＤＤＱ／２）＞ＶＤＤＱ／２ となり、プルアップ制御の可変抵抗Ｒ’’の駆動電圧
が、それ以外の２つの可変抵抗Ｒ，Ｒ’の駆動電圧に比
べて低いことになる。つまり、プルダウン制御の電源マ
ージンがより大きくあったとしても、電源マージンが、
プルアップ制御の部分で決まってしまい、回路全体とし
ての性能が低下するという問題が生ずる。
ＤＤＱは、電源電圧ＶＤＤに比べて低いのが一般的であ
る。よって、 （ＶＤＤ−ＶＤＤＱ／２）＞ＶＤＤＱ／２ となり、プルアップ制御の可変抵抗Ｒ’’の駆動電圧
が、それ以外の２つの可変抵抗Ｒ，Ｒ’の駆動電圧に比
べて低いことになる。つまり、プルダウン制御の電源マ
ージンがより大きくあったとしても、電源マージンが、
プルアップ制御の部分で決まってしまい、回路全体とし
ての性能が低下するという問題が生ずる。
【００３９】（３）図１０の従来例においては、ＶＤＤ
電源で駆動して中間ノードｎ１，ｎ２，ｎ３の電位を
（ＶＤＤＱ／２）に合わせ込んでいるため、ＶＤＤ電源
とＶＤＤＱ電源の別々のノイズに対して、インピーダン
スの合わせ込み精度に悪影響が出るという問題がある。
電源で駆動して中間ノードｎ１，ｎ２，ｎ３の電位を
（ＶＤＤＱ／２）に合わせ込んでいるため、ＶＤＤ電源
とＶＤＤＱ電源の別々のノイズに対して、インピーダン
スの合わせ込み精度に悪影響が出るという問題がある。
【００４０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、プログラマブ
ルインピーダンス制御機能を有する半導体装置におい
て、電源電圧が低電圧化されても、出力バッファ回路に
対する高精度のインピーダンス調整を行うことができる
出力インピーダンス制御回路を備えた半導体装置を提供
することである。
するためになされたもので、その目的は、プログラマブ
ルインピーダンス制御機能を有する半導体装置におい
て、電源電圧が低電圧化されても、出力バッファ回路に
対する高精度のインピーダンス調整を行うことができる
出力インピーダンス制御回路を備えた半導体装置を提供
することである。
【００４１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る半導体装置では、外部抵
抗を接続する接続端子と、トランジスタ幅が互いに異な
り互いに並列接続された外部駆動用のトランジスタ群を
有する出力バッファ回路と、前記外部抵抗の値に応じて
前記出力バッファ回路のインピーダンスを自動調整する
出力インピーダンス制御回路とを備えた半導体装置にお
いて、前記インピーダンス制御回路は、前記接続端子に
直列接続された第１導電体の第１のトランジスタ素子
と、前記接続端子の電圧が前記出力バッファ回路におけ
る出力駆動用電源電圧の二分の一のレベルとなるよう
に、前記第１のトランジスタ素子のゲートレベルを制御
するレベル制御回路と、前記第１のトランジスタ素子と
ゲート及びソースをそれぞれ共通とした第１導電体の第
２のトランジスタ素子と、前記第２のトランジスタ素子
と直列接続され、前記外部駆動用のトランジスタ群に対
応した回路形式を有する互いに並列接続された第２導電
体からなるダミー用のトランジスタ群と、前記第２のト
ランジスタ素子と前記ダミー用のトランジスタ群との接
続ノードのレベルが、前記出力駆動用電源電圧の二分の
一のレベルとなるように、前記ダミー用のトランジスタ
群に対して選択的に導通、非導通を制御する第１の制御
回路と、前記第１の制御回路の制御結果に基づいて、前
記外部駆動用のトランジスタ群に対して選択的に導通、
非導通を制御する第２の制御回路とを備えたことを特徴
とする。
に、請求項１記載の発明に係る半導体装置では、外部抵
抗を接続する接続端子と、トランジスタ幅が互いに異な
り互いに並列接続された外部駆動用のトランジスタ群を
有する出力バッファ回路と、前記外部抵抗の値に応じて
前記出力バッファ回路のインピーダンスを自動調整する
出力インピーダンス制御回路とを備えた半導体装置にお
いて、前記インピーダンス制御回路は、前記接続端子に
直列接続された第１導電体の第１のトランジスタ素子
と、前記接続端子の電圧が前記出力バッファ回路におけ
る出力駆動用電源電圧の二分の一のレベルとなるよう
に、前記第１のトランジスタ素子のゲートレベルを制御
するレベル制御回路と、前記第１のトランジスタ素子と
ゲート及びソースをそれぞれ共通とした第１導電体の第
２のトランジスタ素子と、前記第２のトランジスタ素子
と直列接続され、前記外部駆動用のトランジスタ群に対
応した回路形式を有する互いに並列接続された第２導電
体からなるダミー用のトランジスタ群と、前記第２のト
ランジスタ素子と前記ダミー用のトランジスタ群との接
続ノードのレベルが、前記出力駆動用電源電圧の二分の
一のレベルとなるように、前記ダミー用のトランジスタ
群に対して選択的に導通、非導通を制御する第１の制御
回路と、前記第１の制御回路の制御結果に基づいて、前
記外部駆動用のトランジスタ群に対して選択的に導通、
非導通を制御する第２の制御回路とを備えたことを特徴
とする。
【００４２】請求項２記載の発明に係る半導体装置で
は、請求項１記載の半導体装置において、前記第１及び
前記第２のトランジスタの共通ソース端子を前記出力駆
動用電源電圧により駆動することを特徴とする。
は、請求項１記載の半導体装置において、前記第１及び
前記第２のトランジスタの共通ソース端子を前記出力駆
動用電源電圧により駆動することを特徴とする。
【００４３】請求項３記載の発明に係る半導体装置で
は、外部抵抗を接続する接続端子と、トランジスタ幅が
互いに異なり互いに並列接続されたプルアップ用トラン
ジスタ群及びトランジスタ幅が互いに異なり互いに並列
接続されたプルダウン用トランジスタ群からなる外部駆
動用の出力バッファ回路と、前記外部抵抗の値に応じて
前記出力バッファ回路のインピーダンスを自動調整する
出力インピーダンス制御回路とを備えた半導体装置にお
いて、前記インピーダンス制御回路は、前記接続端子に
直列接続された第１導電体の第１のトランジスタ素子
と、前記接続端子の電圧が前記出力バッファ回路におけ
る出力駆動用電源電圧の二分の一のレベルとなるよう
に、前記第１のトランジスタ素子のゲートレベルを制御
する第１のレベル制御回路と、前記第１のトランジスタ
素子とゲート及びソースをそれぞれ共通とした第１導電
体の第２のトランジスタ素子と、前記第２のトランジス
タ素子と直列接続され、前記プルダウン用トランジスタ
群に対応した回路形式を有する互いに並列接続された第
２導電体からなる第１のダミー用トランジスタ群と、前
記第２のトランジスタ素子と前記第１のダミー用トラン
ジスタ群との接続ノードのレベルが、前記出力駆動用電
源電圧の二分の一のレベルとなるように、前記第１のダ
ミー用トランジスタ群に対して選択的に導通、非導通を
制御する第１の制御回路と、前記第１の制御回路の制御
結果に基づいて、前記プルダウン用トランジスタ群に対
して選択的に導通、非導通を制御する第２の制御回路
と、前記第１のトランジスタ素子とゲート及びソースを
それぞれ共通とした第１導電体からなる第３のトランジ
スタ素子と、前記第３のトランジスタ素子と直列接続さ
れた第２の導電体からなる第４のトランジスタ素子と、
前記第３のトランジスタ素子と前記第４のトランジスタ
素子の共通ノードのレベルを出力駆動用電源電圧の二分
の一のレベルとなるように、前記第４のトランジスタ素
子のゲートレベルを制御する第２のレベル制御回路と、
前記第４のトランジスタ素子とゲート及びソースをそれ
ぞれ共通とした第２導電体の第５のトランジスタ素子
と、前記第５のトランジスタ素子と直列接続され、前記
プルアップ用トランジスタ群に対応した回路形式を有す
る第１導電体からなる第２のダミー用トランジスタ群
と、前記第５のトランジスタ素子と前記第２のダミー用
トランジスタ群との接続ノードのレベルが、前記出力駆
動用電源電圧の二分の一のレベルとなるように、前記第
２のダミー用トランジスタ群に対して選択的に導通、非
導通を制御する第３の制御回路と、前記第３の制御回路
の制御結果に基づいて、前記プルアップ用トランジスタ
群に対して選択的に導通、非導通を制御する第４の制御
回路とを備えたことを特徴とする。
は、外部抵抗を接続する接続端子と、トランジスタ幅が
互いに異なり互いに並列接続されたプルアップ用トラン
ジスタ群及びトランジスタ幅が互いに異なり互いに並列
接続されたプルダウン用トランジスタ群からなる外部駆
動用の出力バッファ回路と、前記外部抵抗の値に応じて
前記出力バッファ回路のインピーダンスを自動調整する
出力インピーダンス制御回路とを備えた半導体装置にお
いて、前記インピーダンス制御回路は、前記接続端子に
直列接続された第１導電体の第１のトランジスタ素子
と、前記接続端子の電圧が前記出力バッファ回路におけ
る出力駆動用電源電圧の二分の一のレベルとなるよう
に、前記第１のトランジスタ素子のゲートレベルを制御
する第１のレベル制御回路と、前記第１のトランジスタ
素子とゲート及びソースをそれぞれ共通とした第１導電
体の第２のトランジスタ素子と、前記第２のトランジス
タ素子と直列接続され、前記プルダウン用トランジスタ
群に対応した回路形式を有する互いに並列接続された第
２導電体からなる第１のダミー用トランジスタ群と、前
記第２のトランジスタ素子と前記第１のダミー用トラン
ジスタ群との接続ノードのレベルが、前記出力駆動用電
源電圧の二分の一のレベルとなるように、前記第１のダ
ミー用トランジスタ群に対して選択的に導通、非導通を
制御する第１の制御回路と、前記第１の制御回路の制御
結果に基づいて、前記プルダウン用トランジスタ群に対
して選択的に導通、非導通を制御する第２の制御回路
と、前記第１のトランジスタ素子とゲート及びソースを
それぞれ共通とした第１導電体からなる第３のトランジ
スタ素子と、前記第３のトランジスタ素子と直列接続さ
れた第２の導電体からなる第４のトランジスタ素子と、
前記第３のトランジスタ素子と前記第４のトランジスタ
素子の共通ノードのレベルを出力駆動用電源電圧の二分
の一のレベルとなるように、前記第４のトランジスタ素
子のゲートレベルを制御する第２のレベル制御回路と、
前記第４のトランジスタ素子とゲート及びソースをそれ
ぞれ共通とした第２導電体の第５のトランジスタ素子
と、前記第５のトランジスタ素子と直列接続され、前記
プルアップ用トランジスタ群に対応した回路形式を有す
る第１導電体からなる第２のダミー用トランジスタ群
と、前記第５のトランジスタ素子と前記第２のダミー用
トランジスタ群との接続ノードのレベルが、前記出力駆
動用電源電圧の二分の一のレベルとなるように、前記第
２のダミー用トランジスタ群に対して選択的に導通、非
導通を制御する第３の制御回路と、前記第３の制御回路
の制御結果に基づいて、前記プルアップ用トランジスタ
群に対して選択的に導通、非導通を制御する第４の制御
回路とを備えたことを特徴とする。
【００４４】請求項４記載の発明に係る半導体装置で
は、請求項３記載の半導体装置において、前記第１、前
記第２及び前記第３のトランジスタの共通ソース端子を
前記出力駆動用電源電圧により駆動することを特徴とす
る。
は、請求項３記載の半導体装置において、前記第１、前
記第２及び前記第３のトランジスタの共通ソース端子を
前記出力駆動用電源電圧により駆動することを特徴とす
る。
【００４５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００４６】［第１実施形態］図１は、本発明の第１実
施形態に係る半導体装置の出力インピーダンス制御回路
の要部回路図であり、図２は、同出力インピーダンス制
御回路の要部ブロック図である。図３は、出力インピー
ダンス制御回路を備えた半導体装置を構成するメモリチ
ップの主要構成ブロック図である。なお、図１０と共通
の要素には同一の符合が付されている。
施形態に係る半導体装置の出力インピーダンス制御回路
の要部回路図であり、図２は、同出力インピーダンス制
御回路の要部ブロック図である。図３は、出力インピー
ダンス制御回路を備えた半導体装置を構成するメモリチ
ップの主要構成ブロック図である。なお、図１０と共通
の要素には同一の符合が付されている。
【００４７】まず図３に示すように、このメモリチップ
６０では、アドレスパッド６６からアドレスバッファ６
７を介して入力されたアドレスデータが、ロウセレクタ
６２とカラムセレクタ６３に供給されて、メモリアレイ
６１中の所望の書き込みセルまたは読み出しセルが選択
される。
６０では、アドレスパッド６６からアドレスバッファ６
７を介して入力されたアドレスデータが、ロウセレクタ
６２とカラムセレクタ６３に供給されて、メモリアレイ
６１中の所望の書き込みセルまたは読み出しセルが選択
される。
【００４８】書き込み時には、Ｉ／Ｏパッド６８から入
力された書き込みデータが入力バッファ回路６９を介し
てライトバッファ６５へ与えられ、メモリアレイ６１中
の所望の書き込みセルに書き込まれる。一方、読み出し
時には、選択された読み出しセルから読み出された読み
出しデータが、センスアップ６４を介して出力バッファ
回路７０へ与えられ、該出力バッファ回路７０からＩ／
Ｏパッド６８を介してチップ外部へ駆動されるようにな
っている。なお、タイミングコントロール回路７２から
バッファ７３を介してタイミング制御信号がロウセレク
タ６２、カラムセレクタ６３、センスアンプ６４、及び
ライトバッファ６５に供給されて、書き込み時または読
み出し時における動作タイミングのコントロールが行わ
れる。
力された書き込みデータが入力バッファ回路６９を介し
てライトバッファ６５へ与えられ、メモリアレイ６１中
の所望の書き込みセルに書き込まれる。一方、読み出し
時には、選択された読み出しセルから読み出された読み
出しデータが、センスアップ６４を介して出力バッファ
回路７０へ与えられ、該出力バッファ回路７０からＩ／
Ｏパッド６８を介してチップ外部へ駆動されるようにな
っている。なお、タイミングコントロール回路７２から
バッファ７３を介してタイミング制御信号がロウセレク
タ６２、カラムセレクタ６３、センスアンプ６４、及び
ライトバッファ６５に供給されて、書き込み時または読
み出し時における動作タイミングのコントロールが行わ
れる。
【００４９】そして、メモリチップ６０内部には、出力
バッファ回路７０のインピーダンスを自動調整する出力
インピーダンス制御回路７１が設けられ、出力バッファ
回路７０と出力インピーダンス制御回路７１とで、前述
したプログラマブルインピーダンス制御機能を実現する
プログラマブルインピーダンス出力バッファ回路が構成
されている。
バッファ回路７０のインピーダンスを自動調整する出力
インピーダンス制御回路７１が設けられ、出力バッファ
回路７０と出力インピーダンス制御回路７１とで、前述
したプログラマブルインピーダンス制御機能を実現する
プログラマブルインピーダンス出力バッファ回路が構成
されている。
【００５０】具体的には、従来と同様に、マッチングす
べきインピーダンスを指定するための外部抵抗ＲＱをＺ
Ｑ端子に接続し、メモリチップ６０内部では、出力バッ
ファ回路７０のインピーダンスが外部抵抗ＲＱの値（あ
るいはその定数倍）になるように、出力バッファ回路７
０のトランジスタサイズが調整される。即ち、出力バッ
ファ回路７０と同様の回路形式を持つ（あるいはサイズ
が定数倍）ダミーバッファ回路Ｎｄｍ，Ｐｄｍのトラン
ジスタサイズを変化させながら、該ダミーバッファ回路
Ｎｄｍ，Ｐｄｍのインピーダンスが外部抵抗ＲＱと等し
くなるようなサイズを探し、その結果を出力バッファ回
路７０に反映させている。
べきインピーダンスを指定するための外部抵抗ＲＱをＺ
Ｑ端子に接続し、メモリチップ６０内部では、出力バッ
ファ回路７０のインピーダンスが外部抵抗ＲＱの値（あ
るいはその定数倍）になるように、出力バッファ回路７
０のトランジスタサイズが調整される。即ち、出力バッ
ファ回路７０と同様の回路形式を持つ（あるいはサイズ
が定数倍）ダミーバッファ回路Ｎｄｍ，Ｐｄｍのトラン
ジスタサイズを変化させながら、該ダミーバッファ回路
Ｎｄｍ，Ｐｄｍのインピーダンスが外部抵抗ＲＱと等し
くなるようなサイズを探し、その結果を出力バッファ回
路７０に反映させている。
【００５１】本実施形態では、図２に示すように、出力
バッファ回路７０がＰＭＯＳトランジスタからなるプル
アップ用トランジスタ群７０ａとＮＭＯＳトランジスタ
からなるプルダウン用トランジスタ群７０ｂで構成され
ているものとし、上述のようなインピーダンスの合わせ
込み制御を、出力バッファ回路７０のプルアップ用トラ
ンジスタ群７０ａとプルダウン用トランジスタ群７０ｂ
にそれぞれ対応した回路形式を持つダミーバッファ回路
Ｐｄｍ，Ｎｄｍを用いて、二系統で行うものである。
バッファ回路７０がＰＭＯＳトランジスタからなるプル
アップ用トランジスタ群７０ａとＮＭＯＳトランジスタ
からなるプルダウン用トランジスタ群７０ｂで構成され
ているものとし、上述のようなインピーダンスの合わせ
込み制御を、出力バッファ回路７０のプルアップ用トラ
ンジスタ群７０ａとプルダウン用トランジスタ群７０ｂ
にそれぞれ対応した回路形式を持つダミーバッファ回路
Ｐｄｍ，Ｎｄｍを用いて、二系統で行うものである。
【００５２】まず、プルダウン用トランジスタ群７０ｂ
のインピーダンスを調整するためのプルダウン制御系に
ついて説明する。
のインピーダンスを調整するためのプルダウン制御系に
ついて説明する。
【００５３】図１に示すように、本実施形態のインピー
ダンス制御回路７１は、ＺＱ端子に直列接続されたＰＭ
ＯＳトランジスタＰ１（第１のトランジスタ素子）と、
ＰＭＯＳトランジスタＰ１とゲート及びソースをそれぞ
れ共通としたＰＭＯＳトランジスタＰ２（第２のトラン
ジスタ素子）とを備えている。
ダンス制御回路７１は、ＺＱ端子に直列接続されたＰＭ
ＯＳトランジスタＰ１（第１のトランジスタ素子）と、
ＰＭＯＳトランジスタＰ１とゲート及びソースをそれぞ
れ共通としたＰＭＯＳトランジスタＰ２（第２のトラン
ジスタ素子）とを備えている。
【００５４】ＰＭＯＳトランジスタＰ１のゲートレベル
は、ＺＱ端子の電圧ＶＺＱが出力バッファ回路７０にお
ける出力駆動用電源電圧ＶＤＤＱの二分の一のレベルと
なるように、オペアンプＯＰ１（第１のレベル制御回
路）によってレベル制御される。
は、ＺＱ端子の電圧ＶＺＱが出力バッファ回路７０にお
ける出力駆動用電源電圧ＶＤＤＱの二分の一のレベルと
なるように、オペアンプＯＰ１（第１のレベル制御回
路）によってレベル制御される。
【００５５】さらに、従来と同様に分圧抵抗Ｒａ，Ｒｂ
と活性化用ＮＭＯＳトランジスタＮ２０からなる電圧発
生回路によりＶＤＤＱ／２なる基準電圧を生成し、この
基準電圧ＶＤＤＱ／２はオペアンプＯＰ１の反転入力端
子に入力され、その出力より制御されるＰＭＯＳトラン
ジスタＰ１，Ｐ２のうち、ＰＭＯＳトランジスタＰ１の
ドレインをオペアンプＯＰ１の非反転入力端子に帰還す
ることにより、ＺＱ端子には基準電圧ＶＺＱ＝ＶＤＤＱ
／２が与えられる。
と活性化用ＮＭＯＳトランジスタＮ２０からなる電圧発
生回路によりＶＤＤＱ／２なる基準電圧を生成し、この
基準電圧ＶＤＤＱ／２はオペアンプＯＰ１の反転入力端
子に入力され、その出力より制御されるＰＭＯＳトラン
ジスタＰ１，Ｐ２のうち、ＰＭＯＳトランジスタＰ１の
ドレインをオペアンプＯＰ１の非反転入力端子に帰還す
ることにより、ＺＱ端子には基準電圧ＶＺＱ＝ＶＤＤＱ
／２が与えられる。
【００５６】そして、図１０の従来例と同様にオペアン
プＯＰ２とアップ／ダウンカウンタ２２４とを有する合
わせ込みコントローラ２１３（第１の制御回路）は、Ｐ
ＭＯＳトランジスタＰ２とダミーバッファＮｄｍとの接
続ノードＲＥＦＩＵのレベルが、ＶＤＤＱ／２のレベル
となるように、アップ／ダウンカウンタ２２４の出力デ
ータＤ０，Ｄ１，…ＤＮ−１により、ダミーバッファ回
路ＮｄｍのＮＭＯＳトランジスタ群Ｎ３１，Ｎ３２，
…，Ｎ３３（第１のダミー用トランジスタ群）に対して
選択的に導通、非導通を制御する。
プＯＰ２とアップ／ダウンカウンタ２２４とを有する合
わせ込みコントローラ２１３（第１の制御回路）は、Ｐ
ＭＯＳトランジスタＰ２とダミーバッファＮｄｍとの接
続ノードＲＥＦＩＵのレベルが、ＶＤＤＱ／２のレベル
となるように、アップ／ダウンカウンタ２２４の出力デ
ータＤ０，Ｄ１，…ＤＮ−１により、ダミーバッファ回
路ＮｄｍのＮＭＯＳトランジスタ群Ｎ３１，Ｎ３２，
…，Ｎ３３（第１のダミー用トランジスタ群）に対して
選択的に導通、非導通を制御する。
【００５７】さらに、アップ／ダウンカウンタ２２４の
出力データＤ０，Ｄ１，…ＤＮ−１は、図２に示すよう
に、レジスタ５１を介してデータ更新コントローラ５２
（第２及び第４の制御回路）に供給される。データ更新
コントローラ５２は、合わせ込みコントローラ２１３の
制御結果であるアップ／ダウンカウンタ２２４の出力デ
ータＤ０，Ｄ１，…ＤＮ−１に基づいて、出力バッファ
回路７０のプルダウン用トランジスタ群７０ｂ対して選
択的に導通、非導通を制御する。
出力データＤ０，Ｄ１，…ＤＮ−１は、図２に示すよう
に、レジスタ５１を介してデータ更新コントローラ５２
（第２及び第４の制御回路）に供給される。データ更新
コントローラ５２は、合わせ込みコントローラ２１３の
制御結果であるアップ／ダウンカウンタ２２４の出力デ
ータＤ０，Ｄ１，…ＤＮ−１に基づいて、出力バッファ
回路７０のプルダウン用トランジスタ群７０ｂ対して選
択的に導通、非導通を制御する。
【００５８】次に、プルダウン用トランジスタ群７０ａ
のインピーダンスを調整するためのプルアップ制御系に
ついて説明する。
のインピーダンスを調整するためのプルアップ制御系に
ついて説明する。
【００５９】図１に示すように、本実施形態のインピー
ダンス制御回路７１は、前記ＰＭＯＳトランジスタＰ１
とゲート及びソースをそれぞれ共通としたＰＭＯＳトラ
ンジスタＰ３（第３のトランジスタ素子）と、このＰＭ
ＯＳトランジスタＰ３と直列接続されたＮＭＯＳトラン
ジスタＮ１（第４のトランジスタ素子）と、ＮＭＯＳト
ランジスタＮ１とゲート及びソースをそれぞれ共通とし
たＮＭＯＳトランジスタＮ２（第５のトランジスタ素
子）とを備えている。
ダンス制御回路７１は、前記ＰＭＯＳトランジスタＰ１
とゲート及びソースをそれぞれ共通としたＰＭＯＳトラ
ンジスタＰ３（第３のトランジスタ素子）と、このＰＭ
ＯＳトランジスタＰ３と直列接続されたＮＭＯＳトラン
ジスタＮ１（第４のトランジスタ素子）と、ＮＭＯＳト
ランジスタＮ１とゲート及びソースをそれぞれ共通とし
たＮＭＯＳトランジスタＮ２（第５のトランジスタ素
子）とを備えている。
【００６０】また、ＰＭＯＳトランジスタＰ３とＮＭＯ
ＳトランジスタＮ１の共通ノードａ１のレベルがＶＤＤ
Ｑ電源の二分の一のレベルとなるように、オペアンプＯ
Ｐ４（第２のレベル制御回路）によってＮＭＯＳトラン
ジスタＮ１のゲートレベルが制御される。
ＳトランジスタＮ１の共通ノードａ１のレベルがＶＤＤ
Ｑ電源の二分の一のレベルとなるように、オペアンプＯ
Ｐ４（第２のレベル制御回路）によってＮＭＯＳトラン
ジスタＮ１のゲートレベルが制御される。
【００６１】そして、図１０の従来例と同様にオペアン
プＯＰ３とアップ／ダウンカウンタ２２５とを有する合
わせ込みコントローラ２１５（第３の制御回路）は、Ｐ
ＭＯＳトランジスタＰ２とダミーバッファ回路Ｐｄｍと
の接続ノードＲＥＦＩＤのレベルが、ＶＤＤＱ／２のレ
ベルとなるように、アップ／ダウンカウンタ２２５の出
力データＵ０，Ｕ１，…ＵＭ−１により、ダミーバッフ
ァ回路ＰｄｍのＰＭＯＳトランジスタ群Ｐ３１，Ｐ３
２，…，Ｐ３３（第２のダミー用トランジスタ群）に対
して選択的に導通、非導通を制御する。
プＯＰ３とアップ／ダウンカウンタ２２５とを有する合
わせ込みコントローラ２１５（第３の制御回路）は、Ｐ
ＭＯＳトランジスタＰ２とダミーバッファ回路Ｐｄｍと
の接続ノードＲＥＦＩＤのレベルが、ＶＤＤＱ／２のレ
ベルとなるように、アップ／ダウンカウンタ２２５の出
力データＵ０，Ｕ１，…ＵＭ−１により、ダミーバッフ
ァ回路ＰｄｍのＰＭＯＳトランジスタ群Ｐ３１，Ｐ３
２，…，Ｐ３３（第２のダミー用トランジスタ群）に対
して選択的に導通、非導通を制御する。
【００６２】さらに、アップ／ダウンカウンタ２２５の
出力データＵ０，Ｕ１，…ＵＭ−１は、図２に示すよう
に、レジスタ５３を介してデータ更新コントローラ５２
に供給される。データ更新コントローラ５２は、合わせ
込みコントローラ２１５の制御結果であるアップ／ダウ
ンカウンタ２２５の出力データＵ０，Ｕ１，…ＵＭ−１
に基づいて、出力バッファ回路７０のプルアップ用トラ
ンジスタ群７０ａ対して選択的に導通、非導通を制御す
る。
出力データＵ０，Ｕ１，…ＵＭ−１は、図２に示すよう
に、レジスタ５３を介してデータ更新コントローラ５２
に供給される。データ更新コントローラ５２は、合わせ
込みコントローラ２１５の制御結果であるアップ／ダウ
ンカウンタ２２５の出力データＵ０，Ｕ１，…ＵＭ−１
に基づいて、出力バッファ回路７０のプルアップ用トラ
ンジスタ群７０ａ対して選択的に導通、非導通を制御す
る。
【００６３】このようにして、マッチングすべきインピ
ーダンスを指定するための外部抵抗ＲＱをＺＱ端子に接
続することにより、出力インピーダンス制御回路７１
は、出力バッファ回路７０のインピーダンスが外部抵抗
ＲＱの値（あるいはその定数倍）になるように、出力バ
ッファ回路７０のトランジスタサイズを自動調整するこ
とができる。
ーダンスを指定するための外部抵抗ＲＱをＺＱ端子に接
続することにより、出力インピーダンス制御回路７１
は、出力バッファ回路７０のインピーダンスが外部抵抗
ＲＱの値（あるいはその定数倍）になるように、出力バ
ッファ回路７０のトランジスタサイズを自動調整するこ
とができる。
【００６４】上述したように本実施形態の出力インピー
ダンス制御回路では、ＺＱ端子の電流パスと、プルダウ
ン制御用の電流パスと、プルアップ制御用の電流パスと
にそれぞれ挿入されたＰＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３は、各ゲートを共通にし、図１０の従来例にあ
るようなゲート・ドレイン接続の形をしたＰＭＯＳトラ
ンジスタ（Ｐ２１）ではないために、閾値電圧ドロップ
が発生しない。
ダンス制御回路では、ＺＱ端子の電流パスと、プルダウ
ン制御用の電流パスと、プルアップ制御用の電流パスと
にそれぞれ挿入されたＰＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３は、各ゲートを共通にし、図１０の従来例にあ
るようなゲート・ドレイン接続の形をしたＰＭＯＳトラ
ンジスタ（Ｐ２１）ではないために、閾値電圧ドロップ
が発生しない。
【００６５】ＺＱ端子のレベルについては、従来と同様
に、オペアンプＯＰ１によるフィードバック回路を用い
てＶＤＤＱ／２レベルに合わせ込むようにしているが、
レベル制御にＰＭＯＳトランジスタＰ１を用いること
で、図１０の従来例のようなＮＭＯＳトランジスタＮ２
１による閾値電圧ドロップが発生しない。プルダウン制
御用の電流パスについても、従来同様、ダミーバッファ
回路Ｎｄｍのドレインレベルに当たるＰＭＯＳトランジ
スタＰ２のドレインレベル（ノードＲＥＦＩＵ）をＶＤ
ＤＱ／２に合わせ込むようにしている。さらに、プルア
ップ制御用電流パスのＰＭＯＳトランジスタＰ３のドレ
イン（ノードａ１）についても、ＶＤＤＱ／２に合わせ
込むようにしている。
に、オペアンプＯＰ１によるフィードバック回路を用い
てＶＤＤＱ／２レベルに合わせ込むようにしているが、
レベル制御にＰＭＯＳトランジスタＰ１を用いること
で、図１０の従来例のようなＮＭＯＳトランジスタＮ２
１による閾値電圧ドロップが発生しない。プルダウン制
御用の電流パスについても、従来同様、ダミーバッファ
回路Ｎｄｍのドレインレベルに当たるＰＭＯＳトランジ
スタＰ２のドレインレベル（ノードＲＥＦＩＵ）をＶＤ
ＤＱ／２に合わせ込むようにしている。さらに、プルア
ップ制御用電流パスのＰＭＯＳトランジスタＰ３のドレ
イン（ノードａ１）についても、ＶＤＤＱ／２に合わせ
込むようにしている。
【００６６】即ち、ＰＭＯＳトランジスタＰ１，Ｐ２，
Ｐ３全てについて、ドレインレベルはＶＤＤＱ／２に揃
い且つゲートは共通であるために、トランジスタサイズ
が同じであれば電流は全く一致し、図１０に示した従来
例のカレントミラー回路と同様の効果を有することとな
る。
Ｐ３全てについて、ドレインレベルはＶＤＤＱ／２に揃
い且つゲートは共通であるために、トランジスタサイズ
が同じであれば電流は全く一致し、図１０に示した従来
例のカレントミラー回路と同様の効果を有することとな
る。
【００６７】さらに、従来例のカレントミラー回路が正
確に電流をミラーするためには、トランジスタがドレイ
ン電圧依存を持たないように五極間領域で動作すること
が必要であり、閾値電圧ドロップが発生することに加え
て、電圧が下がるとミラーする精度が低下するという意
味で電圧マージンが厳しい。これに対して、本実施形態
では、ゲートとドレイン電圧が等しくなるために、トラ
ンジスタの動作領域に対する制約はなくなり、電圧マー
ジンは格段に向上する。
確に電流をミラーするためには、トランジスタがドレイ
ン電圧依存を持たないように五極間領域で動作すること
が必要であり、閾値電圧ドロップが発生することに加え
て、電圧が下がるとミラーする精度が低下するという意
味で電圧マージンが厳しい。これに対して、本実施形態
では、ゲートとドレイン電圧が等しくなるために、トラ
ンジスタの動作領域に対する制約はなくなり、電圧マー
ジンは格段に向上する。
【００６８】また、上記従来例では、電流ミラーはＰＭ
ＯＳトランジスタＰ２１で、レベル制御はＮＭＯＳトラ
ンジスタＮ２１でと別々のトランジスタで行っていた
が、本実施形態の構成では、これらを１つのＰＭＯＳト
ランジスタＰ１で実現することができるので、トランジ
スタの縦積み段数を減らすことも可能となり、縦積み回
路による電源マージン不足を解消することができる。
ＯＳトランジスタＰ２１で、レベル制御はＮＭＯＳトラ
ンジスタＮ２１でと別々のトランジスタで行っていた
が、本実施形態の構成では、これらを１つのＰＭＯＳト
ランジスタＰ１で実現することができるので、トランジ
スタの縦積み段数を減らすことも可能となり、縦積み回
路による電源マージン不足を解消することができる。
【００６９】さらに、ＮＭＯＳトランジスタＮ１，Ｎ２
においても、ゲート共通で各ドレイン（ノードａ１，Ｒ
ＥＦＩＤ）が、ＶＤＤＱ／２に合わせ込まれるために、
ダミーバッファ回路Ｐｄｍにおいても精度良く、同様の
電流のミラーが可能となる。
においても、ゲート共通で各ドレイン（ノードａ１，Ｒ
ＥＦＩＤ）が、ＶＤＤＱ／２に合わせ込まれるために、
ダミーバッファ回路Ｐｄｍにおいても精度良く、同様の
電流のミラーが可能となる。
【００７０】なお、上記従来例に対して、ノードａ１に
ついてのＶＤＤＱ／２への合わせ込みが新たに必要とな
るが、もともとＶＤＤＱ／２への合わせ込み回路は、Ｚ
Ｑ端子、ノードＲＥＦＩＵ、及びノードＲＥＦＩＤの３
個所に必要であったものが、１つ増えるだけであり、消
費電流も増えるものの、動作スピードが要求される回路
ではないので電流消費を絞ることが可能であり、その増
加量は全体の消費電流に比べれば無視できる範囲であ
る。
ついてのＶＤＤＱ／２への合わせ込みが新たに必要とな
るが、もともとＶＤＤＱ／２への合わせ込み回路は、Ｚ
Ｑ端子、ノードＲＥＦＩＵ、及びノードＲＥＦＩＤの３
個所に必要であったものが、１つ増えるだけであり、消
費電流も増えるものの、動作スピードが要求される回路
ではないので電流消費を絞ることが可能であり、その増
加量は全体の消費電流に比べれば無視できる範囲であ
る。
【００７１】［第２実施形態］上記第１実施形態では、
動作電圧マージンが格段に向上するため、図１の回路構
成を前提とした図４に示すような構成が可能となる。
動作電圧マージンが格段に向上するため、図１の回路構
成を前提とした図４に示すような構成が可能となる。
【００７２】図４は、本発明の第２実施形態に係る半導
体装置の出力インピーダンス制御回路の要部回路図であ
り、図１と共通の要素には同一の符合を付し、その説明
を省略する。
体装置の出力インピーダンス制御回路の要部回路図であ
り、図１と共通の要素には同一の符合を付し、その説明
を省略する。
【００７３】本実施形態では、図１に示した上記第１実
施形態の構成において、ＰＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３をＶＤＤＱ電源で駆動するようにしたものであ
る。
施形態の構成において、ＰＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３をＶＤＤＱ電源で駆動するようにしたものであ
る。
【００７４】このような構成であっても、動作マージン
が十分に確保される。この場合、図５に示すように、外
部抵抗ＲＱ、ダミーバッファ回路Ｐｄｍ，Ｎｄｍ、及び
可変抵抗部分（Ｒ＝ＰＭＯＳトランジスタＰ１，Ｒ’＝
ＰＭＯＳトランジスタＰ２，Ｒ’’＝ＮＭＯＳトランジ
スタＮ２）が全てＶＤＤＱ／２で駆動可能であるため
に、プルアップ制御系とプルダウン制御系で電源マージ
ンが異なることもなくなる。これにより、両制御系での
合わせ込み精度の違いがなくなり、出力インピーダンス
制御回路全体の高性能化が可能になる。
が十分に確保される。この場合、図５に示すように、外
部抵抗ＲＱ、ダミーバッファ回路Ｐｄｍ，Ｎｄｍ、及び
可変抵抗部分（Ｒ＝ＰＭＯＳトランジスタＰ１，Ｒ’＝
ＰＭＯＳトランジスタＰ２，Ｒ’’＝ＮＭＯＳトランジ
スタＮ２）が全てＶＤＤＱ／２で駆動可能であるため
に、プルアップ制御系とプルダウン制御系で電源マージ
ンが異なることもなくなる。これにより、両制御系での
合わせ込み精度の違いがなくなり、出力インピーダンス
制御回路全体の高性能化が可能になる。
【００７５】さらに、図１０に示した従来例において
は、ＶＤＤ電源で駆動して中間ノードをＶＤＤＱ／２に
合わせ込んでいるため、ＶＤＤ電源とＶＤＤＱ電源の別
々のノイズに対して、合わせ込みが悪影響を受けた。こ
れに対して、本実施形態では、ＶＤＤＱ電源をソースに
駆動しているので、ＡＣ的なノイズに対して中間ノード
電位が電源ノイズに同期して変化するために、ノイズが
消滅した後のリカバリが非常にスムーズに行われる。よ
って、ノイズ特性を含めた動作マージンが向上する。
は、ＶＤＤ電源で駆動して中間ノードをＶＤＤＱ／２に
合わせ込んでいるため、ＶＤＤ電源とＶＤＤＱ電源の別
々のノイズに対して、合わせ込みが悪影響を受けた。こ
れに対して、本実施形態では、ＶＤＤＱ電源をソースに
駆動しているので、ＡＣ的なノイズに対して中間ノード
電位が電源ノイズに同期して変化するために、ノイズが
消滅した後のリカバリが非常にスムーズに行われる。よ
って、ノイズ特性を含めた動作マージンが向上する。
【００７６】［第３実施形態］第３実施形態では、出力
バッファ回路７０の外部駆動用トランジスタがＮＭＯＳ
トランジスタ群のみで構成されているものとし、インピ
ーダンスの合わせ込み制御を一系統で行うものである。
バッファ回路７０の外部駆動用トランジスタがＮＭＯＳ
トランジスタ群のみで構成されているものとし、インピ
ーダンスの合わせ込み制御を一系統で行うものである。
【００７７】図６は、本発明の第３実施形態に係る半導
体装置の出力インピーダンス制御回路の要部回路図であ
り、図７は、同出力インピーダンス制御回路の要部ブロ
ック図である。なお、図１と共通の要素には同一の符合
を付し、その説明を省略する。
体装置の出力インピーダンス制御回路の要部回路図であ
り、図７は、同出力インピーダンス制御回路の要部ブロ
ック図である。なお、図１と共通の要素には同一の符合
を付し、その説明を省略する。
【００７８】本実施形態の出力インピーダンス制御回路
は、図１及び図２に示した上記第１実施形態の構成の回
路において、プルアップ制御系の構成要素を除去した回
路構成であり、その作用効果は、第１実施形態のプルダ
ウン制御系と同様である。
は、図１及び図２に示した上記第１実施形態の構成の回
路において、プルアップ制御系の構成要素を除去した回
路構成であり、その作用効果は、第１実施形態のプルダ
ウン制御系と同様である。
【００７９】［第４実施形態］図８は、本発明の第４実
施形態に係る半導体装置の出力インピーダンス制御回路
の要部回路図であり、図６と共通の要素には同一の符合
を付し、その説明を省略する。
施形態に係る半導体装置の出力インピーダンス制御回路
の要部回路図であり、図６と共通の要素には同一の符合
を付し、その説明を省略する。
【００８０】本実施形態では、図６に示した上記第３実
施形態の構成において、ＰＭＯＳトランジスタＰ１，Ｐ
２をＶＤＤＱ電源で駆動するようにしたものであり、そ
の作用効果は、上記第２実施形態のプルダウン制御系と
同様である。
施形態の構成において、ＰＭＯＳトランジスタＰ１，Ｐ
２をＶＤＤＱ電源で駆動するようにしたものであり、そ
の作用効果は、上記第２実施形態のプルダウン制御系と
同様である。
【００８１】
【発明の効果】以上詳細に説明したように、請求項１及
び請求項３の発明によれば、出力インピーダンス制御回
路の動作電圧のマージンが格段に向上するため、低電圧
電源下においても、外部抵抗の値の広い範囲に亘って、
出力バッファ回路に対する高精度のインピーダンス制御
が可能となる。これにより、高速性が重要となるＬＳＩ
チップの低電圧動作が可能となり、電源の動作マージン
が向上する。
び請求項３の発明によれば、出力インピーダンス制御回
路の動作電圧のマージンが格段に向上するため、低電圧
電源下においても、外部抵抗の値の広い範囲に亘って、
出力バッファ回路に対する高精度のインピーダンス制御
が可能となる。これにより、高速性が重要となるＬＳＩ
チップの低電圧動作が可能となり、電源の動作マージン
が向上する。
【００８２】請求項２及び請求項４の発明によれば、上
記請求項１及び請求項３の発明と同等の効果を奏するほ
か、プルアップ制御系とプルダウン制御系で電源マージ
ンに違いが生じないため、両制御系での合わせ込み精度
の違いがなくなり、しかもノイズ特性を含めた動作マー
ジンが向上するため、出力インピーダンス制御回路全体
の高性能化が可能になる。
記請求項１及び請求項３の発明と同等の効果を奏するほ
か、プルアップ制御系とプルダウン制御系で電源マージ
ンに違いが生じないため、両制御系での合わせ込み精度
の違いがなくなり、しかもノイズ特性を含めた動作マー
ジンが向上するため、出力インピーダンス制御回路全体
の高性能化が可能になる。
【図１】本発明の第１実施形態にかかる半導体装置の出
力インピーダンス制御回路の要部回路図である。
力インピーダンス制御回路の要部回路図である。
【図２】第１実施形態に係る出力インピーダンス制御回
路の要部ブロック図である。
路の要部ブロック図である。
【図３】出力インピーダンス制御回路を備えた半導体装
置を構成するメモリチップの主要構成ブロック図であ
る。
置を構成するメモリチップの主要構成ブロック図であ
る。
【図４】本発明の第２実施形態にかかる半導体装置の出
力インピーダンス制御回路の要部回路図である。
力インピーダンス制御回路の要部回路図である。
【図５】図４の回路の電流パスを簡単な抵抗分割で表し
た図である。
た図である。
【図６】本発明の第３実施形態にかかる半導体装置の出
力インピーダンス制御回路の要部回路図である。
力インピーダンス制御回路の要部回路図である。
【図７】第３実施形態に係る出力インピーダンス制御回
路の要部ブロック図である。
路の要部ブロック図である。
【図８】本発明の第４実施形態にかかる半導体装置の出
力インピーダンス制御回路の要部回路図である。
力インピーダンス制御回路の要部回路図である。
【図９】従来のプログラマブルインピーダンス出力バッ
ファ回路を示すブロック図である。
ファ回路を示すブロック図である。
【図１０】従来の出力インピーダンス制御回路の構成を
示す回路図である。
示す回路図である。
【図１１】図１０の回路の電流パスを簡単な抵抗分割で
表した図である。
表した図である。
Ｐ１ ＰＭＯＳトランジスタ（第１のトランジスタ素
子） Ｐ２ ＰＭＯＳトランジスタ（第２のトランジスタ素
子） Ｐ３ ＰＭＯＳトランジスタ（第３のトランジスタ素
子） Ｎ１ ＮＭＯＳトランジスタ（第４のトランジスタ素
子） Ｎ２ ＮＭＯＳトランジスタ（第５のトランジスタ素
子） ＯＰ１ オペアンプ（第１のレベル制御回路） ＯＰ４ オペアンプ（第２のレベル制御回路） Ｐｄｍ ダミーバッファ回路 Ｎｄｍ ダミーバッファ回路 ５２ データ更新コントローラ（第２及び第４の制御回
路） ７０ 出力バッファ回路 ７１ 出力インピーダンス制御回路 ２１３ 合わせ込みコントローラ（第１の制御回路 ２１５ 合わせ込みコントローラ（第３の制御回路）
子） Ｐ２ ＰＭＯＳトランジスタ（第２のトランジスタ素
子） Ｐ３ ＰＭＯＳトランジスタ（第３のトランジスタ素
子） Ｎ１ ＮＭＯＳトランジスタ（第４のトランジスタ素
子） Ｎ２ ＮＭＯＳトランジスタ（第５のトランジスタ素
子） ＯＰ１ オペアンプ（第１のレベル制御回路） ＯＰ４ オペアンプ（第２のレベル制御回路） Ｐｄｍ ダミーバッファ回路 Ｎｄｍ ダミーバッファ回路 ５２ データ更新コントローラ（第２及び第４の制御回
路） ７０ 出力バッファ回路 ７１ 出力インピーダンス制御回路 ２１３ 合わせ込みコントローラ（第１の制御回路 ２１５ 合わせ込みコントローラ（第３の制御回路）
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(56)参考文献 特開 平11−186896（ＪＰ，Ａ)
特開2000−183717（ＪＰ，Ａ)
特開 平11−340810（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H03K 19/0175
Claims (4)
- 【請求項１】 外部抵抗を接続する接続端子と、トラン
ジスタ幅が互いに異なり互いに並列接続された外部駆動
用のトランジスタ群を有する出力バッファ回路と、前記
外部抵抗の値に応じて前記出力バッファ回路のインピー
ダンスを自動調整する出力インピーダンス制御回路とを
備えた半導体装置において、 前記インピーダンス制御回路は、 前記接続端子に直列接続された第１導電型の第１のトラ
ンジスタ素子と、 前記接続端子の電圧が前記出力バッファ回路における出
力駆動用電源電圧の二分の一のレベルとなるように、前
記第１のトランジスタ素子のゲートレベルを制御するレ
ベル制御回路と、 前記第１のトランジスタ素子とゲート及びソースをそれ
ぞれ共通とした第１導電型の第２のトランジスタ素子
と、 前記第２のトランジスタ素子と直列接続され、前記外部
駆動用のトランジスタ群に対応した回路形式を有する互
いに並列接続された第２導電型のダミー用のトランジス
タ群と、 前記第２のトランジスタ素子と前記ダミー用のトランジ
スタ群との接続ノードのレベルが、前記出力駆動用電源
電圧の二分の一のレベルとなるように、前記ダミー用の
トランジスタ群に対して選択的に導通、非導通を制御す
る第１の制御回路と、 前記第１の制御回路の制御結果に基づいて、前記外部駆
動用のトランジスタ群に対して選択的に導通、非導通を
制御する第２の制御回路とを備えたことを特徴とする半
導体装置。 - 【請求項２】 前記第１及び前記第２のトランジスタの
共通ソース端子を前記出力駆動用電源電圧により駆動す
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 外部抵抗を接続する接続端子と、トラン
ジスタ幅が互いに異なり互いに並列接続されたプルアッ
プ用トランジスタ群及びトランジスタ幅が互いに異なり
互いに並列接続されたプルダウン用トランジスタ群から
なる外部駆動用の出力バッファ回路と、前記外部抵抗の
値に応じて前記出力バッファ回路のインピーダンスを自
動調整する出力インピーダンス制御回路とを備えた半導
体装置において、 前記インピーダンス制御回路は、 前記接続端子に直列接続された第１導電型の第１のトラ
ンジスタ素子と、 前記接続端子の電圧が前記出力バッファ回路における出
力駆動用電源電圧の二分の一のレベルとなるように、前
記第１のトランジスタ素子のゲートレベルを制御する第
１のレベル制御回路と、 前記第１のトランジスタ素子とゲート及びソースをそれ
ぞれ共通とした第１導電型の第２のトランジスタ素子
と、 前記第２のトランジスタ素子と直列接続され、前記プル
ダウン用トランジスタ群に対応した回路形式を有する互
いに並列接続された第２導電型の第１のダミー用トラン
ジスタ群と、 前記第２のトランジスタ素子と前記第１のダミー用トラ
ンジスタ群との接続ノードのレベルが、前記出力駆動用
電源電圧の二分の一のレベルとなるように、前記第１の
ダミー用トランジスタ群に対して選択的に導通、非導通
を制御する第１の制御回路と、 前記第１の制御回路の制御結果に基づいて、前記プルダ
ウン用トランジスタ群に対して選択的に導通、非導通を
制御する第２の制御回路と、 前記第１のトランジスタ素子とゲート及びソースをそれ
ぞれ共通とした第１導電型の第３のトランジスタ素子
と、 前記第３のトランジスタ素子と直列接続された第２の導
電型の第４のトランジスタ素子と、 前記第３のトランジスタ素子と前記第４のトランジスタ
素子の共通ノードのレベルを出力駆動用電源電圧の二分
の一のレベルとなるように、前記第４のトランジスタ素
子のゲートレベルを制御する第２のレベル制御回路と、 前記第４のトランジスタ素子とゲート及びソースをそれ
ぞれ共通とした第２導電型の第５のトランジスタ素子
と、 前記第５のトランジスタ素子と直列接続され、前記プル
アップ用トランジスタ群に対応した回路形式を有する第
１導電型の第２のダミー用トランジスタ群と、 前記第５のトランジスタ素子と前記第２のダミー用トラ
ンジスタ群との接続ノードのレベルが、前記出力駆動用
電源電圧の二分の一のレベルとなるように、前記第２の
ダミー用トランジスタ群に対して選択的に導通、非導通
を制御する第３の制御回路と、 前記第３の制御回路の制御結果に基づいて、前記プルア
ップ用トランジスタ群に対して選択的に導通、非導通を
制御する第４の制御回路とを備えたことを特徴とする半
導体装置。 - 【請求項４】 前記第１、前記第２及び前記第３のトラ
ンジスタの共通ソース端子を前記出力駆動用電源電圧に
より駆動することを特徴とする請求項３記載の半導体装
置。
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