DE19646684C1 - Ausgangspufferschaltkreis - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Ausgangspufferschaltkreis zum Ansteuern einer Übertragungsleitung gemäß zu übertragenden Daten, wobei der Ausgangspufferschaltkreis in der Lage ist, die Ausgangsimpedanz zur Anpassung an den Wellenwiderstand der Übertragungsleitung abzugleichen.

Mit der ständig steigenden Betriebsgeschwindigkeit digitaler Schaltkreise steigen auch die Anforderungen an Schnittstellen, die verschiedene Schaltkreiskomponenten miteinander verbinden, im Hinblick auf die Datenübertragungskapazität an. Je höher die über eine Übertragungsleitung zu übertragende Bitrate ist, desto wichtiger ist es, daß sowohl die Senderseite als auch die Empfängerseite, die über eine Übertragungsleitung verbunden sind, eine Quellenimpedanz bzw. Eingangsimpedanz haben, die an den Wellenwiderstand der Übertragungsleitung angepaßt sind. Solch eine Impedanzanpassung ist unerläßlich für die Vermeidung von Reflexionen auf der Übertragungsleitung, welche andernfalls die Datenübertragung mit hohen Datenraten stören könnten.

US 5,134,311 offenbart einen sich selbst abgleichenden Ansteuerschaltkreis mit Impedanzanpassung, mit einem Feld von Hochziehgattern nach VDD und einem Feld von Herunterziehgattern nach Masse. Eines oder mehrere dieser Gatter wird selektiv als Reaktion auf Schaltkreiseinrichtungen aktiviert, die die Impedanzanpassung zwischen dem Ausgang des Ansteuerschaltkreises und dem Netzwerk, das er ansteuert, überwachen. Für diesen Zweck ist ein Komparator vorgesehen, mit einem mit dem Ausgang des Ansteuerschaltkreises verbundenen Eingang, und einem Ausgang, der Latches zum selektiven Aktivieren von einem oder mehreren der Hochziehgatter steuert, und weitere Latches zum Steuern von einem oder mehreren der Herunterziehgatter, so daß eine Ausgangsimpedanzregelung mit einer geschlossenen Schleife durchgeführt wird.

IEEE International Solid-State Circuits Conference 1993, Sitzung 10, Hochgeschwindigkeitskommunikation und Schnittstellen, Papier 10.7, offenbart einen Schaltkreis zum Durchführen einer automatischen Impedanzanpassung zwischen einem CMOS Ausgangspufferschaltkreis und einer extern angeschlossenen Übertragungsleitung. Gemäß diesem Vorschlag werden von dem Ansteuerschaltkreis Impulse auf die Übertragungsleitung gegeben, und während einer Zeitperiode vor der Ankunft möglicher Reflexionen von dem Ende der Übertragungsleitung wird die Ausgangsspannung des Puffers auf die Hälfte der Versorgungsspannung geregelt, was impliziert, daß dann die Ausgangsimpedanz des Puffers gleich dem Wellenwiderstand der Leitung ist. Solch eine Steuerung wird unabhängig für das Hochziehgatter des CMOS-Treibers und das Herunterziehgatters des CMOS-Treibers durchgeführt, wobei jedes dieser Gatter ein Feld von Treibertransistoren umfaßt, die von einem Impedanzsteuerregister selektiv aktiviert werden.

Diese beiden Ansätze des Standes der Technik verwenden eine Art Regelschleife, um die Ausgangsimpedanz eines Leitungsansteuerschaltkreises abzugleichen, wobei die Regelschleife die Erfassung der tatsächlichen Ausgangsimpedanz und den Abgleich von Impedanzeinrichtungen einschließt, die die tatsächliche Ausgangsimpedanz der Ansteuerschaltung bestimmen, so daß die erfaßte Ausgangsimpedanz an einen gewünschten Wert angepaßt ist.

Jedoch ist es gemäß diesen Ansätzen nicht ohne weiteres möglich, die tatsächliche Ausgangsimpedanz des Ausgangspuffers auf kontinuierlicher Basis zu erfassen, wenn der Puffer Daten überträgt. Aus diesem Grund findet der erstgenannte Ansatz beim Einschalten statt, und danach nur dann, wenn sich das angesteuerte Netzwerk wesentlich ändert. Der zweite Ansatz leidet unter extremen zeitlichen Anforderungen auf Grund der Tatsache, daß die Ausgangsimpedanzerfassung stattfinden muß, bevor eine mögliche Reflexion vom Ende der Übertragungsleitung an ihrem Anfang angekommen ist.

Es ist die Aufgabe der vorliegenden Erfindung, einen Ausgangspufferschaltkreis mit einer Ausgangsimpedanz bereitzustellen, die auch während der Übertragung von Daten auf einen gewünschten Impedanzwert selbst abgleichbar ist.

Gemäß der vorliegenden Erfindung wird diese Aufgabe gelöst wie in Anspruch 1 definiert. Vorteilhafte Ausführungsbeispiele sind in den abhängigen Ansprüchen beschrieben.

Ein Ausgangspufferschaltkreis gemäß der vorliegenden Erfindung ist in der Lage, einen Selbstabgleich seiner Ausgangsimpedanz durch Überwachen der Ausgabe einer Ausgangsstufe an die Übertragungsleitung durchzuführen. Die Überwachung wird mittels eines Selektorschaltkreises erzielt, der selektiv den Ausgangsport der Ausgangsstufe mit einem Erfassungseingang eines Ausgangsimpedanzsteuerschaltkreises in solcher Weise verbindet, daß die Datensignaländerungen am Ausgangsport die Erfassung der tatsächlichen Ausgangsimpedanz nicht nachteilig beeinflussen. Der zeitliche Ablauf (timing) dieser selektiven Verbindung hängt von dem Datensignal ab, das von dem Ausgangspuffer ausgegeben wird.

In einem einfachen und bevorzugten Ausführungsbeispiel arbeitet der Selektorschaltkreis als Gleichrichter, der mit dem Datensignal synchronisiert ist, um das Ausgangssignal des Pufferschaltkreis synchron gleichzurichten. Er kann einen Brückenschaltkreis umfassen, der von dem Dateneingangssignal gesteuert wird. Gemäß einem anderen bevorzugten Ausführungsbeispiel ist der Selektorschaltkreis angepaßt, das Ausgangssignal des Puffers synchron mit dem zu übertragenden Datensignal abzutasten. Es können Einrichtungen zum Halten des abgetasteten Signals vorgesehen sein, wenn die Abtastung lediglich während eines Bruchteils jeder Bitperiode des Datensignals stattfindet.

Das von dem Selektorschaltkreis ausgegebene Erfassungssignal, das die tatsächliche Quellenimpedanz des Ausgangspuffers anzeigt, wird von dem Impedanzsteuerschaltkreis verwendet, die Ausgangsimpedanz des Pufferschaltkreis gemäß einem Referenzwert abzugleichen. In einem einfachen und bevorzugten Ausführungsbeispiel umfaßt der Impedanzsteuerschaltkreis Regelverstärkereinrichtungen, die so geschaltet sind, daß sie an ihren Differenzeingängen das Impedanzerfassungssignal bzw. ein Referenzsignal empfangen. Die Ausgabe des Regelverstärkers regelt die Ausgangsimpedanz des Puffers oder gleicht sie ab, womit eine Regelschleife gebildet wird.

Gemäß einem bevorzugten Ausführungsbeispiel umfaßt der Ausgangspufferschaltkreis eine Reihenschaltung von Ausgangsimpedanzeinrichtungen zum Abgleichen der Ausgangsimpedanz des Puffers, und einer Schaltstufe zur Verbindung einer Übertragungsleitung. Die Schaltstufe wird gemäß zu übertragenden Daten gesteuert. Der Ausgangspufferschaltkreis ist so konstruiert, daß eine mit dem Ausgang der Schaltstufe verbundene Impedanz, beispielsweise eine Übertragungsleitung mit Abschluß, einen Spannungsteilerschaltkreis mit der Ausgangsimpedanzeinrichtung und mit der dazwischen­ geschalteten Schaltstufe bildet.

Falls die in der Schaltstufe enthaltenen Schaltelemente zur Gesamtausgangsimpedanz beitragen, ermöglicht der Selektorschaltkreis, daß eine Ausgangsspannung dieses Spannungsteilers über den Ausgangsanschlüssen des Pufferschaltkreises im wesentlichen unbeeinflußt von dem Schaltvorgang der Schaltstufe erfaßt wird. Auf der Grundlage der bekannten Impedanz, die mit dem Ausgang der Schaltstufe verbunden ist, zeigt die erfaßte Spannung die Gesamtimpedanz des Ausgangspuffes einschließlich der Impedanz der abgleichbaren Ausgangsimpedanzeinrichtungen und der Impedanz der Schaltstufe an. Der Regelschaltkreis kann dann bevorzugt so arbeiten, daß die erfaßte Spannung über dem Ausgang der Schaltstufe gleich der halben Versorgungsspannung der Reihenschaltung aus der Ausgangsimpedanzeinrichtung, der Schaltstufe und der angeschlossenen Lastimpedanz ist.

Falls eine Vielzahl von Ausgangspufferschaltkreisen für eine Vielzahl von Datenkanälen auf demselben Chip vorgesehen ist, d. h. auf demselben Halbleitersubstrat, kann die Tatsache ausgenutzt werden, daß jeder der individuellen Pufferschaltkreise auf dem Chip mit sehr ähnlichen elektrischen Eigenschaften hergestellt werden kann, dadurch, daß alle Schaltkreise mit demselben Prozeß hergestellt werden, was als solches bekannt ist. Dann kann ein einzelner Selektorschaltkreis und ein einzelner Impedanzsteuerschaltkreis für eine Vielzahl von Pufferschaltkreisen ausreichend sein, von denen jeder eine Schaltstufe und eine Ausgangsimpedanzeinrichtung aufweist, die jeweils dasselbe Impedanzsteuersignal empfangen.

Die vorliegende Erfindung ist darin vorteilhaft, daß sie die an den Ausgangspuffer angeschlossene Impedanz als Referenzimpedanz verwendet. Deshalb kann der Ausgangspuffer automatisch seine Ausgangsimpedanz an verschiedene Lastimpedanzen anpassen, ohne die Notwendigkeit, zusätzliche externe Referenzimpedanzen anzuschließen oder abzugleichen, was zu Einsparungen der Pinzahl in LSI-Entwürfen führt, in denen die Anzahl von Ausgangspins mehr und mehr zu einem kritischen Parameter wird.

Im folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung detailliert unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.

Fig. 1 zeigt ein erstes Ausführungsbeispiel eines Ausgangspufferschaltkreises der vorliegenden Erfindung, zum Ansteuern einer symmetrischen Übertragungsleitung, einschließlich einer Ausgangsimpedanzregelung mit einer einzelnen Schleife;

Fig. 2 zeigt ein zweites Ausführungsbeispiel zum Ansteuern einer symmetrischen Übertragungsleitung, einschließlich einer Ausgangsimpedanzregelung mit zwei Schleifen;

Fig. 3 zeigt ein drittes Ausführungsbeispiel zum Ansteuern einer asymmetrischen Übertragungsleitung, einschließlich einer Ausgangsimpedanzregelung mit einer einzelnen Schleife;

Fig. 4 zeigt ein viertes Ausführungsbeispiel zum Ansteuern einer asymmetrischen Übertragungsleitung, einschließlich einer Ausgangsimpedanzregelung mit zwei Schleifen.

Fig. 1 zeigt ein erstes Ausführungsbeispiel eines Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung, das ausgebildet ist, eine symmetrische Übertragungsleitung 7 anzusteuern, die von einem Empfänger 6 abgeschlossen ist. Dieses Ausführungsbeispiel umfaßt eine Schaltstufe 1 einschließlich vier Schalttransistoren 11 bis 14, die als Brücke geschaltet sind. Eine erste Diagonale dieser Brücke, d. h. die Knoten 1H und 1L, bilden einen Eingangsport der Schaltstufe, während eine zweite Diagonale der Schaltstufe, d. h. die Knoten OP und ON, einen Ausgangsport zur Verbindung mit der Übertragungsleitung 7 bildet.

Bezugsziffer 15 bezeichnet einen MOSFET Transistor, der zwischen den Knoten 1H des Eingangsports der Schaltstufe 1 und eine Spannungsversorgungsleitung VBT zum Liefern eines oberen Versorgungspotentials geschaltet ist. Bezugsziffer 16 bezeichnet einen MOSFET Transistor, der zwischen den anderen Knoten 1L des Eingangsports der Schaltstufe 1 und eine untere Versorgungsleitung GND zum Liefern eines unteren Spannungsversorgungspotentials geschaltet ist. Die MOSFET Transistoren 15 und 16 bilden jeweils steuerbare Impedanzeinrichtungen, deren Impedanz von einem an das Gate des Transistors 15 angelegten Steuersignal C1 bzw. von einem an das Gate des Transistors 16 angelegten Steuersignals C2 abhängt. In diesem Ausführungsbeispiel ist die Kanalbreite W_ZH des oberen Transistors 15 größer als die Kanalbreite W_ZL des unteren Transistors 16, um zu erzielen, daß, falls die Gates der Transistoren 15 und 16 dasselbe Steuersignal empfangen, die Impedanz des Drain-Source-Pfades des Transistors 15 ungefähr gleich der Impedanz des Drain-Source-Pfades des Transistors 16 ist.

Bezugsziffer 5 bezeichnet einen Inverterschaltkreis, der an seinem Eingang 4 ein Datensignal IN zur Übertragung über die Übertragungsleitung empfängt. Das Datensignal IN wird an die Gates einer ersten Diagonale der Schaltstufe angelegt, die von den Transistoren 12 und 13 der 1 gebildet wird, während das komplementäre Eingangssignal, das von dem Inverter 5 ausgegeben wird, an die Gates einer zweiten Diagonale angelegt wird, die von den Transistoren 11, 14 der Schaltstufe 1 gebildet wird. Diese Schaltkreiskonfiguration resultiert darin, daß die Ausgangsspannung über den Anschlüssen OP und ON des Ausgangsports der Schaltstufe 1 ihre Polarität in Übereinstimmung mit dem Datensignal IN an dem Dateneingangsanschluß 4 ändert.

Die Schaltstufe 1 ist so konstruiert, daß die oberen Transistoren 11 und 12 der Schaltstufe 1 dieselbe Kanalbreite W_SH haben, während die unteren Transistoren 13 und 14 der Schaltstufe 1 dieselbe Kanalbreite W_SL haben. Die Ausgangsimpedanz des Ausgangsports OP, ON wird somit von der Reihenschaltung aus dem oberen abgleichbaren Impedanzelement 15, der EIN-Impedanz des bestimmten Transistors 11 oder 12, der gerade leitet, der EIN-Impedanz desjenigen Transistors 13, 14, der gerade leitet, und der unteren abgleichbaren Impedanzeinrichtung 16 bestimmt. Diese Impedanz ist im wesentlichen unabhängig von dem Schaltzustand der Schaltstufe 1, und demgemäß unabhängig von dem Logikpegel des Dateneingangssignals IN. Als Folge hat die Spannung der Ausgangsanschlüsse OP, ON eine Amplitude, die von der Versorgungsspannung bestimmt wird, und dem Spannungsteiler, der durch die Reihenschaltung der Impedanzen der Elemente 11 bis 16 und der Impedanz gebildet wird, die über die Ausgangsanschlüsse OP, ON geschaltet ist. Die Polarität dieser Spannung hängt von dem Datensignal IN ab.

Um eine Erfassung der Ausgangsportimpedanz zu erreichen, wird die Amplitude der Spannung über den Ausgangsanschlüssen OP, ON erfaßt. Um diese Erfassung im wesentlichen unbeeinflußt von dem Polaritätswechseln aufgrund einer fortschreitenden Datenübertragung zu erreichen, schließt dieses Ausführungsbeispiel einen ersten Schalt-MOSFET 21 ein, dessen Drain-Source-Pfad mit dem Ausgangsanschluß ON verbunden ist, sowie einen zweiten Schalt-MOSFET 22, dessen Drain-Source-Pfad mit dem Ausgangsanschluß OP des Ausgangsports verbunden ist. Diese Transistoren 21 und 22 bilden einen Selektorschaltkreis 2. Der Transistor 22 empfängt an seinem Gate das Dateneingangssignal IN, während der Transistor 21 an seinem Gate das komplementäre Dateneingangssignal empfängt, das von dem Inverter 5 ausgegeben wird.

Die Drain-Source-Pfade der Transistoren 21 und 22 sind mit den Ausgangsanschlüssen OP, ON und einem Impedanzerfassungseingang DET eines Impedanzsteuerschaltkreises 3 verbunden, so daß synchron mit dem Dateneingangssignal IN, einer der Ausgangsanschlüsse, der das positivere Potential hat, mit dem Impedanzerfassungsschaltkreis DET verbunden wird.

Der Impedanzsteuerschaltkreis 3 umfaßt einen Regelverstärker 31, mit einem invertierenden Eingang, der als der Impedanzerfassungseingang DET wirkt, der mit dem Selektorschaltkreis 2 verbunden ist. Ein nichtinvertierender Eingang des Regelverstärkers 31 empfängt eine Referenzspannung, die von einem Spannungsteiler erhalten wird, der aus einer Reihenschaltung von Widerständen 33 und 36 über den Spannungsversorgungsleitungen VBT und GND gebildet ist. Der Ausgang des Regelverstärkers 31 liefert das Steuersignal C2 an das Gate der oberen abgleichbaren Impedanz 15 und an das Gate der unteren abgleichbaren Impedanz 16.

Wegen der synchronen Selektion der Ausgangsanschlüsse OP, ON für die Verbindung mit dem Impedanzerfassungseingang DET, die von dem Selektorschaltkreis 2 synchron mit dem Dateneingangssignal IN durchgeführt wird, empfängt der invertierende Eingang des Regelverstärkers 31 eine Spannung, die im wesentlichen unbeeinflußt ist von den Polaritätswechseln über den Ausgangsanschlüssen OP, ON. Der Regelverstärker 31 gleicht die obere Impedanzeinrichtung 15 so ab, daß die Spannung an seinem nicht invertierenden Eingang, die von dem als Spannungsteiler geschalteten Widerständen 33 und 36 erzeugt wird, im wesentlichen gleich der Spannung an demjenigen der Anschlüsse OP, ON ist, der gegenwärtig mit dem oberen Knoten 1H des Eingangsports verbunden ist. Wenn jeder der Leiter der Übertragungsleitung 7 nach Masse GND abgeschlossen ist, wie in der Figur dargestellt, folgt die Impedanz des unteren Impedanzelementes 16 näherungsweise der Impedanz des oberen Impedanzelementes 15, ist jedoch kein Teil der Impedanzregelschleife.

Damit die Impedanz des unteren MOSFET 16 der Impedanz des oberen MOSFET 15 möglichst gut folgt, sind die Kanalgeometrien der Transistoren 15 und 16 bevorzugt derart, daß das Verhältnis von Kanalbreite zu Kanallänge des oberen Transistors 15 größer ist als das Verhältnis der Kanalbreite zur Kanallänge des unteren Transistors 16, um die verschiedenen Sourcepotentiale dieser Transistoren zu berücksichtigen.

Wenn die Übertragungsleitung 7 andererseits schwimmend abgeschlossen ist, gleicht das Verhältnis des Widerstandes 33 zu Widerstand 36 dem Verhältnis der Reihenimpedanz der Elemente 15 und dem Leitenden der Elemente 11, 12 zu der Reihenimpedanz der Lastimpedanz über den Ausgangsanschlüssen OP, ON, dem Leitenden der Elemente 13, 14 und der unteren Impedanzeinrichtung 16. Demgemäß ist es durch geeignetes Auswählen der Widerstände 33 und 36 möglich, zu erreichen, daß die Ausgangsportimpedanz eine vordefinierte Beziehung zur angeschlossenen Lastimpedanz annimmt. Wenn die Kanalgeometrien der Transistoren 15 und 16 so gewählt sind, daß diese Transistoren eine im wesentlichen gleiche Impedanz haben, und wenn die Kanalgeometrien der Schalttransistoren 11 bis 14 so gewählt sind, daß die EIN-Impedanz der oberen Transistoren 11, 12 im wesentlichen gleich der EIN-Impedanz der unteren Transistoren 13, 14 ist, ist die Ausgangsimpedanz des Ausgangsports OP, ON näherungsweise gleich der über OP, ON geschalteten Lastimpedanz, wenn der Widerstand 36 den dreifachen Widerstandwert des Widerstandes 33 hat.

Dieses Ausführungsbeispiel ist darin vorteilhaft, daß die Anzahl von Komponenten für die Ausgangsimpedanzregelung des Ausgangsports OP, ON relativ niedrig ist. Es ist insbesondere geeignet für Anwendungen, in denen die Versorgungsspannung über den Versorgungsleitungen VBT und GND niedrig ist, beispielsweise in der Größenordnung von 1 Volt.

Fig. 2 zeigt ein zweites Ausführungsbeispiel eines Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung, wobei dieser Schaltkreis konstruiert ist, eine symmetrische Übertragungsleitung 7 anzusteuern, und eine separate Regelschleife jeweils für ein oberes abgleichbares Impedanzelement 15 und ein unteres abgleichbares Impedanzelement 16 einschließt.

Ähnlich der Fig. 1 zeigt Fig. 2 eine Schaltstufe 1 einschließlich MOSFET Transistoren 11 bis 14 und oberen und unteren MOSFET Transistoren 15 und 16, die als obere bzw. untere Impedanzelemente arbeiten und mit der Schaltstufe 1 verbunden sind. Außerdem umfaßt der Schaltkreis, ähnlich dem vorangehenden Ausführungsbeispiel, einen Inverterschaltkreis 5, der ein Dateneingangssignal IN an einem Eingangsanschluß 4 empfängt. Betreffend die Details der Verschaltung und des Betriebs der Elemente 1, 4, 5 und 11 bis 16 der Fig. 2 wird auf die für Fig. 1 gegebene Beschreibung dieser Elemente Bezug genommen.

Aufgrund der Zweischleifenstruktur des in Fig. 2 gezeigten Ausführungsbeispiels empfangen das obere Impedanzelement 15 und das untere Impedanzelement 16 separate Steuersignale C1, C2. Die Kanalbreite W_ZH des oberen Elementes 15 kann, muß jedoch nicht größer sein als die Kanalbreite W_ZL des unteren Impedanzelementes 16.

Bezugsziffer 2 bezeichnet einen Selektorschaltkreis, der vier als Brücke geschaltete MOSFET Transistoren 21 bis 24 umfaßt. Eine erste Diagonale der Transistoren 21 und 24 empfängt daßelbe Steuersignal an ihren Gates wie die entsprechende Diagonale der Transistoren 11, 14 der Schaltstufe 1. In gleicher Weise empfängt eine zweite Diagonale, die die Transistoren 22, 23 des Selektorschaltkreises 2 umfaßt, an ihren Gates dasselbe Steuersignal wie die entsprechende zweite Diagonale, die die Transistoren 12, 13 der Schaltstufe 1 umfaßt.

In diesem Ausführungsbeispiel bildet der Selektorschaltkreis 2 einen synchronen Brückengleichrichter, der geschaltet ist, das Ausgangssignal über den Ausgangsanschlüssen OP, ON der Schaltstufe 1 synchron mit dem Datensignal gleichzurichten, das das Schaltstufe 1 steuert. Zu diesem Zweck ist eine erste Diagonale, die von den Knoten 2N, 2P des Selektorbrückenschaltkreises 2 gebildet ist, mit dem Ausgangsanschluß OP bzw. ON der Schaltstufe 1 verbunden. Eine zweite, von den Knoten DETP und DETN gebildete Diagonale des Selektorbrückenschaltkreises 2 gibt Impedanzerfassungssignale an einen Impedanzsteuerschaltkreis 3 aus.

Der Impedanzsteuerschaltkreis 3 umfaßt einen oberen Regelverstärker 31, der an seinem invertierenden Eingang das von dem Knoten DETP des Selektorschaltkreises 2 ausgegebene Impedanzerfassungssignal empfängt, und umfaßt außerdem einen unteren Regelverstärker 32, der an seinem nichtinvertierenden Eingang das von dem Knoten DETN des Selektorschaltkreises 2 ausgegebene Impedanzerfassungssignal empfängt. Der Impedanzsteuerschaltkreis 3 umfaßt ferner eine Reihenschaltung von Referenzwiderständen 33, 34, 35 und 36, die über dieselben Spannungsversorgungsleitungen VBH, VBL geschaltet ist, die die Reihenschaltung der oberen Impedanzeinrichtung 15, der Schaltstufe 1 und der unteren Impedanzeinrichtung 16 mit Spannung versorgen. Der nichtinvertierende Eingang des oberen Regelverstärkers 31 ist mit einem Knoten zwischen den Widerständen 33 und 34 verbunden. Der invertierende Eingang des unteren Regelverstärkers 32 ist mit einem Knoten zwischen den Widerständen 35 und 36 verbunden. In Fig. 2 hat jeder der Widerstände 33 bis 36 denselben Widerstandswert R. Natürlich kann die Reihenschaltung der Widerstände 34 und 36 von einem einzelnen Widerstand mit dem Widerstandswert 2R ersetzt werden.

Bezugsziffer 6 in Fig. 2 bezeichnet einen Empfänger, der die Übertragungsleitung 7 abschließt. Die mit den Ausgangsanschlüssen OP, ON des Ausgangspufferschaltkreises verbundene, von dem Empfänger 6 abgeschlossene Übertragungsleitung 7 wirkt als Lastimpedanz über den Ausgangsanschlüssen OP, ON.

Im Betrieb resultiert die Gleichrichtung der Ausgangsspannung über den Anschlüssen OP, ON synchron mit dem Schaltbetrieb der Schaltstufe 1 darin, daß eine Spannung über den Knoten DETP, DETN auftritt, die der Amplitude der Ausgangsspannung über den Ausgangsanschlüssen OP, ON entspricht, jedoch im wesentlichen unbeeinflußt ist von den Polaritätswechseln der Pufferausgangsspannung aufgrund einer stattfindenden Datenübertragung. Die Spannung über den Knoten DETP, DETN hängt von der angeschlossenen Lastimpedanz über OP, ON ab, von einer oberen Reihenimpedanz, die von den oberen Impedanzelementen 15 und dem leitenden der Schaltelemente 11, 13 gebildet wird, und von einer unteren Reihenimpedanz, die von der unteren Impedanz 16 und dem leitenden der Schalttransistoren 12, 14 gebildet wird.

Der Regelverstärker 31 arbeitet, die Impedanz des Elementes 15 durch Ausgeben eines Steuersignals C1 an dessen Gate abzugleichen. In gleicher Weise gleicht der Regelverstärker 32 die Impedanz des Transistors 16 durch Ausgeben eines Steuersignals C2 an dessen Gate ab. Die Verstärker 31 und 32 führen einen Regelvorgang so durch, daß die Spannung über dem Widerstand 33 im wesentlichen gleich der Spannung über der Reihenschaltung des Impedanzelementes 15 und dem leitenden der Schalttransistoren 11 und 13 ist, und ferner derart, daß die Spannung über dem Widerstand 36 im wesentlichen gleich der Spannung über der Reihenschaltung des Impedanzelementes 16 mit dem leitenden der Schalttransistoren 12 und 14 ist. Als Folge gleicht das Verhältnis der Lastimpedanz zu jeder der oberen und unteren Reihenimpedanzen dem Verhältnis des Reihenwiderstandswertes der Widerstände 34 und 35 zur Impedanz des Widerstandes 33 bzw. 36. Wenn die Widerstände 33 bis 36 so dimensioniert sind, daß jeder einen Widerstandswert R hat, gleicht sich die Ausgangsimpendanz am Ausgangsport OP, ON selbst ab, gleich der Lastimpedanz zu sein, die über den Ausgangsport OP, ON geschaltet ist.

Fig. 3 zeigt ein drittes Ausführungsbeispiel eines Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung, wobei dieser Pufferschaltkreis angepaßt ist, eine asymmetrische Übertragungsleitung 7 anzusteuern, beispielsweise eine koaxiale Übertragungsleitung mit einem ersten Leiter, der mit dem Ausgangsanschluß OUT verbunden ist, und einem zweiten Leiter, der beispielsweise mit Masse verbunden ist.

Der in Fig. 3 gezeigte Schaltkreis umfaßt eine Schaltstufe 1, die von einem oberen Schalttransistor 11 und einem unteren Schalttransistor 12 gebildet wird, die in Reihe geschaltet sind. Der Schalttransistor 12 empfängt an seinem Gate ein Dateneingangssignal IN, das an einen Eingangsanschluß 4 angelegt wird, während der Schalttransistor 11 an seinem Gate ein komplementäres Dateneingangssignal empfängt, das von dem Inverterschaltkreis 5 zum Invertieren des Dateneingangssignals IN ausgegeben wird. Die Schalttransistoren 11 und 12 zusammen mit dem Inverter 5 arbeiten als eine "Push-Pull"-Stufe gemäß dem Dateneingangssignal IN.

Bezugsziffer 15 bezeichnet einen MOSFET-Transistor, der als ein oberes abgleichbares Impedanzelement arbeitet, das zwischen eine obere Versorgungsleitung VBT zum Liefern eines oberen Spannungsversorgungspotentials und einen Eingangsportanschluß 1H der Schaltstufe 1 geschaltet ist. In gleicher Weise bezeichnet Bezugsziffer 16 einen MOSFET-Transistor, der als unteres abgleichbares Impedanzelement arbeitet und zwischen eine untere Versorgungsleitung GND zum Liefern eines unteren Spannungsversorgungspotentials, und einen Eingangsportanschluß 1L der Schaltstufe 1 geschaltet ist. Der obere Transistor 15 empfängt an seinem Gate ein erstes Impedanzsteuersignal C1, während der untere Transistor 16 an seinem Gate ein zweites Impedanzsteuersignal C2 empfängt.

Bezugsziffer 2 bezeichnet einen Selektorschaltkreis, der in diesem Ausführungsbeispiel einen Schalttransistor 21 und einen Kondensator 25 umfaßt. Der Schalttransistor 21 ist angeordnet, den Kondensator 25 in schaltender Weise mit dem Dateneingangssignal IN synchronisiert, mit dem Ausgangsport OUT der Schaltstufe 1 zu verbinden. Der andere Anschluß des Kondensators 25 ist mit der unteren Versorgungsleitung GND verbunden.

Bezugsziffer 3 bezeichnet einen Impedanzsteuerschaltkreis, der einen Regelverstärker 31 und Referenzwiderstände 33, 36 umfaßt. Der nichtinvertierende Eingang des Regelverstärkers 31 empfängt eine Referenzspannung von einem Spannungsteiler, der von den Widerständen 33 und 36 gebildet wird. Der invertierende Eingang des Regelverstärkers 31 ist mit dem Kondensator 25 verbunden und empfängt die Spannung über dem Kondensator 25. Der Ausgang des Regelverstärkers 31 ist mit dem Gate des Transistors 15 verbunden und mit dem Gate des Transistors 16, und liefert die Steuersignale C1 und C2.

Der untere Transistor 16 kann, muß jedoch nicht eine kleinere Kanalbreite W_ZL haben als der obere Transistor 15, ähnlich dem ersten, unter Bezugnahme auf Fig. 1 beschriebenen Ausführungsbeispiel, so daß die Impedanz des oberen Impedanzelementes 15 und des unteren Impedanzelementes 16, die beide dasselbe Steuersignal empfangen, näherungsweise gleich sind.

Im Betrieb wird der Schalttransistor 21 des Selektorschaltkreises 2 immer leitend, wenn der obere Schalttransistor 11 der Schaltstufe 1 leitet. Demgemäß wird der Kondensator 25 mit dem Ausgangsport OUT immer verbunden, wenn der Ausgangsport nach oben gesteuert wird, während der Kondensator 25 von dem Ausgangsport OUT getrennt wird, wenn der Ausgangsport OUT nach unten gesteuert wird. Während der letzteren Periode hält der Kondensator 25 die Ausgangsspannung des Ausgangsports OUT während der Hoch-Periode und stellt somit ein Impedanzerfassungssignal an den Impedanzsteuerschaltkreis 3 bereit.

Der Impedanzsteuerschaltkreis 3 arbeitet, die Impedanz des Transistors 15 in Reihe mit der EIN-Impedanz des Transistors 11 so abzugleichen, daß diese Reihenimpedanz zusammen mit der Lastimpedanz, die mit dem Ausgangsport OUT verbunden und von einer Übertragungsleitung 7 gebildet wird, die von einem Empfänger 6 abgeschlossen ist, einen Spannungsteiler mit demselben Teilerverhältnis darstellt, wie das Teilerverhältnis der Widerstände 33 und 36. Wenn die Widerstände 33 und 36 mit gleichem Widerstandswert gewählt werden, ist die Reihenimpendanz des oberen Impedanzelementes 15 und der EIN-Impedanz des Schalttransistors 11 gleich der Lastimpedanz, die mit dem Ausgangsport OUT verbunden ist.

Die Kanalbreite W_SH des oberen Schalttransistors 11 und die Kanalbreite W_SL des unteren Schalttransistors 12 der Schalt­ stufe 1 ist so gewählt, daß der EIN-Widerstandswert des Transistors 11 näherungsweise gleich dem EIN-Widerstandswert des Transistors 12 ist. Demgemäß ist die Reihenimpedanz des unteren Impedanzelementes 16 und des unteren Schalttransistors 12 ungefähr gleich der Reihenimpedanz des oberen Impedanzelementes 15 und des oberen Schalttransistors 11, was darin resultiert, daß die Ausgangsimpedanz des Pufferschaltkreises an seinem Ausgangsport OUT auf die Lastimpedanz am Ausgangsport OUT selbstabgleichbar ist.

Fig. 4 zeigt ein viertes Ausführungsbeispiel eines Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung. Ahnlich dem zuvor beschriebenen Ausführungsbeispiel ist auch dieses Ausführungsbeispiel insbesondere zum Ansteuern einer asymmetrischen Übertragungsleitung 7 geeignet, beispielsweise einer koaxialen Übertragungsleitung.

Der Pufferschaltkreis gemäß Fig. 4 schließt eine Schaltstufe 1 ein, die von einem Dateneingangssignal IN angesteuert wird, das an den Eingangsanschluß 4 angelegt wird, und von einem invertierten Eingangssignal, das von dem Inverter 5 ausgegeben wird, in derselben Weise wie unter Bezug auf Fig. 3 beschrieben wurde. Ahnlich dem vorangehenden Ausführungsbeispiel umfaßt der Schaltkreis außerdem einen oberen MOSFET-Transistor 15, der zwischen eine obere Spannungsversorgungsleitung VBH zum Liefern eines oberen Spannungsversorgungspotentials, und einen Knoten 1H des Eingangsports der Schaltstufe 1 geschaltet ist. Der Schaltkreis schließt ebenfalls einen unteren MOSFET-Transistor 16 ein, der als ein unteres abgleichbares Impedanzelement wirkt und zwischen eine untere Spannungsversorgungsleitung VBL zum Liefern eines unteren Spannungsversorgungspotentials, und einen Knoten 1L des Eingangsports der Schaltstufe 1 geschaltet ist. In diesem Ausführungsbeispiel empfangen die Gates der Transistoren 15 und 16 individuelle Impedanzsteuersignale C1 bzw. C2. Die Kanalbreite W_ZL des unteren Transistors kann, muß jedoch nicht kleiner sein als die Kanalbreite W_ZH des oberen Impedanztransistors 15.

Bezugsziffer 2 bezeichnet einen Selektorschaltkreis, der einen ersten Schalttransistor 21 und einen zweiten Schalttransistor 22 umfaßt, und außerdem einen ersten Kondensator 25 und einen zweiten Kondensator 26. Der Schalttransistor 21 ist so angeordnet, daß er den Ausgangsport OUT der Schaltstufe 1 mit dem Kondensator 25 in Übereinstimmung mit einem Steuersignal verbinden kann, das an das Gate des Transistors 21 gelegt wird und aus dem Ausgang des Inverterschaltkreises 5 empfangen wird. Der Schalttransistor 22 ist so angeordnet, daß er den Ausgangsport OUT mit dem Kondensator 26 in Übereinstimmung mit einem Steuersignal verbinden kann, das an das Gate des Transistors 22 angelegt wird und von dem Dateneingangsanschluß 4 empfangen wird. Die Anschlüsse der Kondensatoren 25 und 26, die nicht mit dem Transistor 21 oder 22 verbunden sind, können mit der unteren Versorgungsleitung VBL oder mit einem Potential GND verbunden werden, das symmetrisch zwischen VBH und VBL zentriert ist.

Ähnlich dem unter Bezug auf Fig. 3 beschriebenen Ausführungsbeispiel umfaßt das vierte Ausführungsbeispiel einen oberen Regelverstärker 31 und einen unteren Regelverstärker 32. Ein invertierender Eingang des Regelverstärkers 31 empfängt die Spannung über dem Kondensator 25 als ein erstes Impedanzerfassungssignal. Der nichtinvertierende Eingang des unteren Regelverstärkers 32 empfängt die Spannung über dem Kondensator 26 als ein zweites Impedanzerfassungssignal. Die Bezugsziffern 33 bis 36 bezeichnen Referenzwiderstände, um dem nichtinvertierenden Eingang des Regelverstärkers 31 und dem invertierenden Eingang des Regelverstärkers 32 Referenzspannungen bereitzustellen, in derselben Weise wie unter Bezug auf Fig. 2 beschrieben wurde. Der Ausgang des Regelverstärkers 31 stellt das Steuersignal C1 zum Abgleichen der Impedanz des oberen Transistors 15 bereit, während der zweite Regelverstärker 32 das Steuersignal C2 zum Abgleichen der Impedanz der unteren Impedanzeinrichtung 16 bereitstellt.

Im Betrieb wird der Schalttransistor 21 des Selektorschaltkreises 2 immer dann leitend, wenn der obere Schalttransistor 11 der Schaltstufe 1 leitet. Umgekehrt wird der Schalttransistor 22 des Selektorschaltkreises immer dann leitend, wenn der Schalttransistor 12 der Schaltstufe 1 leitet. Somit wird der Kondensator 25 mit dem Ausgangsport OUT immer verbunden, wenn der Ausgangsport hoch gesteuert wird, jedoch nicht, wenn der Ausgangsport OUT niedrig gesteuert wird, während der Kondensator 26 mit dem Ausgangsport OUT immer verbunden ist, wenn der Ausgangsport niedrig gesteuert wird, jedoch nicht, wenn der Ausgangsport hoch gesteuert wird. Der Kondensator 25 bzw. 26 hält die hohe Spannung bzw. die niedrige Spannung am Ausgangsanschluß OUT, während er nicht mit dem Ausgangsport OUT verbunden ist.

Der Regelverstärker 31 arbeitet, die Reihenimpedanz des Impendanzelementes 15 und der EIN-Impedanz des Transistors 11 so abzugleichen, daß das Verhältnis dieser Reihenimpedanz zur Lastimpedanz, die zwischen den Ausgangsanschluß OUT und Masse geschaltet ist, gleich dem Verhältnis des Widerstandes 33 und 34 ist. In gleicher Weise arbeitet der Regelverstärker 32, die Reihenimpedanz des Impedanzelementes 16 und der EIN-Impedanz des Transistors 12 so abzugleichen, daß das Verhältnis dieser Reihenimpedanz zur Lastimpedanz gleich dem Verhältnis des Widerstandes 36 zum Widerstand 35 ist. Wenn jeder der Widerstände 32 bis 36 denselben Widerstandswert R hat, gleicht sich demgemäß die Ausgangsimpedanz am Ausgangsport OUT selbst ab, an die Impedanz der Last angepaßt zu sein, die zwischen den Ausgangsport OUT und Masse geschaltet ist.

Claims (18)

1. Ausgangspufferschaltkreis zum Ansteuern einer Übertragungsleitung (7) in Übereinstimmung mit zu übertragenden Daten, wobei der Schaltkreis umfaßt:

• - eine Schaltstufe (1) mit einem Eingangsport (1H, 1L), einem Steueranschluß (4) zum Empfangen eines digitalen Eingangssignals (IN) gemäß zu übertragenden Daten, und einem Ausgangsport (OP, ON, OUT) zur Verbindung mit der Übertragungsleitung (7);
• - wobei die Schaltstufe (1) Schalter (11 bis 14) umfaßt, die angeordnet sind, den Ausgangsport (OP, ON, OUT) gemäß dem digitalen Eingangssignal (IN) mit dem Eingangsport (1H, 1L) zu verbinden;
• - Impedanzeinrichtungen (15, 16), die mit der Schaltstufe (1) verbunden sind, und einen Impedanzsteuereingang (C1, C2) aufweisen, wobei eine Impedanz der Impedanzeinrichtungen (15, 16) gemäß einem Steuersignal abgleichbar ist, das an den Impedanzsteuereingang (C1, C2) angelegt wird;
• - Einrichtungen (3) zum Steuern einer Ausgangsimpedanz des Ausgangsports (OP, ON, OUT) der Schalteinrichtung (1) durch Abgleichen der Impedanz der Impedanzeinrichtungen (15, 16) gemäß einer Abweichung einer erfaßten Ausgangsimpedanz von einem gewünschten Impedanzwert;

gekennzeichnet durch- einen Selektorschaltkreis (2) zum selektiven Verbinden des Ausgangsports (OP, ON, OUT) der Schaltstufe (1) mit einem Erfassungseingang der Steuereinrichtung (3);

• - wobei der Selektorschaltkreis (2) geschaltet ist, ein Selektionssteuersignal zu empfangen, das eine feste zeitliche Beziehung zu dem digitalen Eingangssignal (IN) hat.

2. Ausgangspufferschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) angepaßt ist, zwischen zwei verschiedenen Moden des Verbindens des Ausgangsports (OP, ON, OUT) der Schaltstufe (1) mit dem Erfassungseingang in Übereinstimmung mit zwei binären Zuständen des Selektionssteuersignals auszuwählen.

3. Ausgangspufferschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß

• - die Schaltstufe (1) vier als Brücke geschaltete Schaltelemente (11 bis 14) umfaßt, wobei eine erste Diagonale (1H, 1L) der Brücke den Eingangsport bildet, und eine zweite Diagonale (OP, ON) der Brücke den Ausgangsport bildet; und
• - die Impedanzeinrichtung (15, 16) umfaßt
• - eine obere Impedanzeinrichtung (15), die zwischen den Eingangsport (1H) und eine Spannungsversorgungsleitung (VBH, VBT) zum Liefern eines oberen Versorgungspotentials geschaltet ist; und
• - eine untere Impedanzeinrichtung (16), die zwischen den Eingangsport (1L) und eine Spannungsversorgungsleitung (VBL, GND) zum Liefern eines unteren Versorgungspotentials geschaltet ist.

4. Ausgangspufferschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) angepaßt ist, denjenigen Ausgangsanschluß des Ausgangsports (OP, ON) für eine Verbindung mit dem Erfassungseingang der Steuereinrichtung (3) zu wählen, der einen vorbestimmten Logikpegel hat.

5. Ausgangspufferschaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) ein Paar von Schaltelementen (21, 22) umfaßt, wobei jedes Schaltelement zwischen einen der Ausgangsanschlüsse des Ausgangsports (OP, ON) der Schaltstufe (1) und den Erfassungseingang der Steuereinrichtung (3) geschaltet ist;
• - wobei die Schaltelemente (21, 22) des Paares geschaltet sind, komplementäre Schaltsteuersignale gemäß dem Logikzustand des digitalen Eingangssignals (IN) zu empfangen.

6. Ausgangspufferschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) angepaßt ist, denjenigen Ausgangsanschluß des Ausgangsports (OP, ON) für die Verbindung mit einem ersten Erfassungseingang der Steuereinrichtung (3) auszuwählen, der einen ersten vorbestimmten Logikpegel hat, und denjenigen Ausgangsanschluß des Ausgangsports (OP, ON) für die Verbindung mit einem zweiten Erfassungseingang der Steuereinrichtung (3) auszuwählen, der einen zu dem ersten Logikpegel komplementären Logikpegel hat.

7. Ausgangspufferschaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) vier als eine Selektorbrücke geschaltete Schaltelemente (21-24) umfaßt;
• - wobei eine erste Diagonale (22, 23) von Selektorschaltelementen geschaltet ist, ein Steuersignal gemäß dem digitalen Steuersignal (IN) zu empfangen;
• - und eine zweite Diagonale (21, 24) von Selektorschaltelementen geschaltet ist, ein Steuersignal in komplementärer Beziehung zu dem digitalen Steuersignal (IN) zu empfangen.

8. Ausgangspufferschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß

• - die Schaltstufe (1) eine Reihenschaltung aus einem oberen Schaltelement (11) und einem unteren Schaltelement (12) umfaßt, geschaltet über den Eingangsport (1H, 1L), wobei der Ausgangsport (OUT) einen Verbindungsknoten zwischen dem oberen und dem unteren Schaltelement umfaßt; und
• - die Impedanzeinrichtung umfaßt
  • - eine obere Impedanzeinrichtung (15), die zwischen den Eingangsport (1H) und eine Spannungsversorgungsleitung (VBH, VBT) zum Liefern eines oberen Versorgungspotentials geschaltet ist; und
  • - eine untere Impedanzeinrichtung (16), die zwischen den Eingangsport (1L) und eine Spannungsversorgungsleitung (VBL, GND) zum Liefern eines unteren Versorgungspotentials geschaltet ist.

9. Ausgangspufferschaltkreis nach Anspruch 8, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) angepaßt ist, den Ausgangsport (OUT) der Schaltstufe (1) mit dem Erfassungseingang der Steuereinrichtung (3) zu verbinden und den Ausgangsport (OUT) der Schaltstufe (1) von dem Erfassungseingang zu trennen, abhängig von dem Logikpegel des digitalen Eingangssignals (IN).

10. Ausgangspufferschaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) ein Schaltelement (21) umfaßt, das zwischen einen Ausgangsanschluß des Ausgangsports (OUT) und den Erfassungseingang der Steuereinrichtung (3) geschaltet ist;
• - wobei das Schaltelement (21) geschaltet ist, ein Schaltsteuersignal abhängig von dem digitalen Eingangssignal (IN) zu empfangen.

11. Ausgangspufferschaltkreis nach Anspruch 9 oder 10, gekennzeichnet durch

• - Einrichtungen (25, 26) zum Halten eines Signals an dem Erfassungseingang der Impedanzsteuereinrichtung (3) während einer Zeitperiode, wenn der Selektorschaltkreis (2) den Ausgangsport von dem Erfassungseingang trennt.

12. Ausgangspufferschaltkreis nach einem der Ansprüche 5, 10 oder 11, dadurch gekennzeichnet, daß

• - die Steuereinrichtung (3) einen Regelverstärker (31) umfaßt, der geschaltet ist, an seinem nicht invertierenden Eingang eine Referenzspannung zu empfangen, wobei sein invertierender Eingang geschaltet ist, ein Erfassungseingangssignal zu empfangen, das von dem Selektorschaltkreis (2) ausgegeben wird;
• - wobei der Ausgang des Regelverstärkers (31) geschaltet ist, einen Impedanzwert der oberen und der unteren Impedanzelemente zu steuern.

13. Ausgangspufferschaltkreis nach Anspruch 12, dadurch gekennzeichnet, daß

• - das obere Impedanzelement (15) einen ersten MOSFET mit einer ersten Kanalbreite W_ZH umfaßt;
• - das untere Impedanzelement (16) einen zweiten MOSFET mit einer kleineren Kanalbreite W_ZL als der erste MOSFET umfaßt;
• - wobei der Ausgang des Regelverstärkers (31) mit einem Gate des ersten MOSFET und einem Gate des zweiten MOSFET verbunden ist.

14. Ausgangspufferschaltkreis nach Anspruch 8, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) angepaßt ist, den Ausgangsport der Schaltstufe mit einem ersten Erfassungseingang der Steuereinrichtung zu verbinden, und den Ausgangsport der Schaltstufe von einem zweiten Erfassungseingang der Impedanzsteuereinrichtung zu trennen und umgekehrt, abhängig von dem Logikpegel des digitalen Eingangssignals.

15. Ausgangspufferschaltkreis nach Anspruch 14, dadurch gekennzeichnet, daß

• - der Selektorschaltkreis (2) ein erstes Schaltelement (21) umfaßt, das zwischen einen Ausgangsanschluß (OUT) des Ausgangsports und den ersten Erfassungseingang der Steuereinrichtung (3) geschaltet ist, und ein zweites Schaltelement (22), das zwischen den Ausgangsanschluß (OUT) des Ausgangsports und den zweiten Erfassungseingang der Steuereinrichtung (3) geschaltet ist;
• - wobei die ersten und zweiten Schalterelemente (21, 22) geschaltet sind, Schaltsteuersignale in komplementärer Beziehung zueinander und abhängig von dem digitalen Eingangssignal (IN) zu empfangen.

16. Ausgangspufferschaltkreis nach Anspruch 7 oder 15, dadurch gekennzeichnet, daß die Steuereinrichtung (3) umfaßt:

• - einen ersten Regelverstärker (31), der geschaltet ist, an seinem nicht invertierenden Eingang eine erste Referenzspannung zu empfangen, wobei sein invertierender Eingang geschaltet ist, ein erstes Erfassungseingangssignal zu empfangen, das von dem Selektorschaltkreis (2) ausgegeben wird;
• - wobei der Ausgang des ersten Regelverstärkers (31) geschaltet ist, einen Impedanzwert des oberen Impedanzelementes (15) zu steuern; und
• - einen zweiten Regelverstärker (32), der geschaltet ist, an seinem invertierenden Eingang eine zweite Referenzspannung zu empfangen, wobei sein nicht invertierender Eingang geschaltet ist, ein zweites Erfassungseingangssignal zu empfangen, das von dem Selektorschaltkreis (2) ausgegeben wird;
• - wobei der Ausgang des zweiten Regelverstärkers geschaltet ist, einen Impedanzwert des unteren Impedanzelementes (16) zu steuern.

17. Ausgangspufferschaltkreis nach Anspruch 16, dadurch gekennzeichnet, daß

• - das obere Impedanzelement (15) bzw. das untere Impedanzelement (16) einen MOSFET umfaßt, der geschaltet ist, an seinem Gate ein Ausgangssignal des ersten (31) bzw. zweiten (32) Regelverstärkers zu empfangen.