DE69935303T2

DE69935303T2 - Vollduplexübertragung

Info

Publication number: DE69935303T2
Application number: DE69935303T
Authority: DE
Inventors: Drew G. San Jose Doblar
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1998-11-25
Filing date: 1999-11-23
Publication date: 2007-10-31
Anticipated expiration: 2019-11-24
Also published as: DE69935303D1; EP1014615B1; CA2290239A1; EP1014615A2; EP1014615A3; JP2000232397A; US6625206B1

Description

Technischer Hintergrund der Erfindung
1. Technisches Gebiet der Erfindung
Diese Erfindung betrifft digitale Kommunikationssysteme und insbesondere digitale Datenübertragung zwischen einem ersten und einem zweiten Kommunikationsgerät.
2. Beschreibung des relevanten Standes der Technik
Digitale elektronische Geräte kommunizieren typischerweise über elektrische Signale (z.B. Spannung und/oder Strom), die über elektrische Leiter (z.B. Metalldrähte) gesteuert bzw. getrieben werden. Wenn sich die Betriebsfrequenzen (d.h. die "Geschwindigkeiten") der digitalen elektronischen Geräte erhöht, beginnen die elektrischen Leiter, die verwendet werden, um Signale zwischen Komponenten (z.B. Signalleitungen) zu leiten, sich wie Übertragungsleitungen zu verhalten. Übertragungsleitungen haben charakteristische Impedanzen. Wenn die Eingangsimpedanz eine Empfangsvorrichtung, die mit einer Übertragungsleitung verbunden ist, nicht an die charakteristische Impedanz der Übertragungsleitung angepaßt ist, wird ein Teil des ankommenden Signals zurück zu einem Sendegerät reflektiert. Solche Reflektionen führen dazu, daß das empfangene Signal gestört wird. Wenn die Störung groß genug ist, kann das Empfangsgerät den logischen Wert des ankommenden Signals falsch interpretieren.
Binäre digitale Signale haben typischerweise einen Niedrigvoltlevel, der mit einem logischen "low" verknüpft ist (d.h. einer logischen "0"), ein Hochspannungslevel, der mit einem logischen "high" (d.h. einer logischen "1") verknüpft ist, "Anstiegszeiten", die mit den Übergängen von dem Niedrigspannungsniveau zu dem Hochspannungsniveau verknüpft sind, und "Abfallzeiten", die mit den Übergängen von dem Hochspannungsniveau zu dem Niedrigspannungsniveau verknüpft sind. Eine Signalleitung verhält sich wie eine Übertragungsleitung, wenn die Signalanstiegszeit (oder die Signalabklingzeit) kurz in Bezug auf die Zeit ist, die benötigt wird für das Durchlaufen des Signals durch die Länge der Signalleitung (d.h. die Ausbreitungsverzögerungszeit der Signalleitung). Als Allgemeinregel beginnt eine Signalleitung, sich wie eine Übertragungsleitung zu verhalten, wenn die Ausbreitungsverzögerungszeit der Signalleitung größer als ein Viertel der Signalanstiegszeit (oder der Signalabfallzeit) ist.
Resistive "Abschtuß"-Techniken werden häufig bei Übertragungsleitungen und Signalleitungen, die lang genug ist, um sich wie Übertragungsleitungen zu verhalten, angewendet, um Reflektionen und die resultierende Signalstörung zu reduzieren. Ein oder mehrere elektrische Widerstandselemente können zwischen jedes Sendegerät und der Signalleitung (d.h. der Übertragungsleitung) eingefügt werden, um zu bewirken, daß die effektiven Ausgangsimpedanzen der Sendegeräte näher an die charakteristische Impedanz der Übertragungsleitung angepaßt sind. In gleicher Weise können ein oder mehrere elektrische Widerstandselemente zwischen jedem Empfangsgerät und der Übertragungsleitung eingefügt werden, um zu bewirken, daß die effektiven Eingangsimpedanzen der Empfangsgeräte besser zu der charakteristischen Impedanz der Übertragungsleitung passen.
Es gibt verschiedene Techniken, die es Signalen erlauben, in entgegengesetzte Richtungen entlang eines einzelnen elektrischen Pfades zu wandern (d.h. bidirektionale Datenübertragung). Solche bidirektionale Datenübertragungstechniken können eingesetzt werden, um die Gesamtzahl der in dem digitalen Kommunikationssystem erforderlichen elektrischen Leiter zu reduzieren.
1 ist ein Diagramm eines beispielhaften digitalen Kommunikationssystems 10, das eine bidirektionale Datenübertragungstechnik einsetzt. Das digitale Kommunikationssystem 10 beinhaltet ein erstes Kommunikationsgerät 12a und ein zweites Kommunikationsgerät 12b, die an gegenüberliegenden Enden einer Übertragungsleitung 14 angeschlossen sind. Die Kommunikationsgeräte 12a und 12b sind synchronisiert, um Datensignale über die Übertragungsleitung 14 während alternierender Perioden des Taktsignals zu übertragen. Die Übertragungsleitung 14 beinhaltet zumindest zwei elektrische Leiter und kann beispielsweise ein einzelner Draht, der über einer elektrisch leitfähigen Grundebene geleitet wird, ein Koaxialkabel oder ein Paar aus verdrillten Drähten (d.h. ein verdrilltes Drahtpaar) sein. Das Kommunikationsgerät 12a beinhaltet ein Eingabe-/Ausgabe-(I/O) Treiber 16a und ein I/O-Anschluß 18a, der mit einem Ende der Übertragungsleitung verbunden ist. Das Kommunikationsgerät 12b beinhaltet ein I/O-Treiber 16b und ein I/O-Anschluß 18b, der mit dem anderen Ende der Übertragungsleitung 14 verbunden ist. Die I/O Treiber 16 beinhalten einen Schaltkreis für das Antreiben elektrischer Signale über die jeweiligen I/O-Anschlüsse 18 und für das Empfangen von Eingangssignalen von den I/O-Anschlüssen 18. Die I/O-Treiber 16a und 16b arbeiten synchron in Antwort auf ein periodisches Taktsignal. Die Kommunikationsgeräte 12a und 12b können verbunden sein, um das Taktsignal über eine Taktsignalleitung zu empfangen, oder sie können einen Schaltkreis beinhalten, um zwei getrennte Taktsignale zu erzeugen und zu synchronisieren.
2 ist ein Diagramm, das die zyklische Natur der bidirektionalen Datenübertragungstechnik darstellt, die von dem digitalen Kommunikationssystem 10 eingesetzt wird. Jede Periode des Taktsignals beginnt mit einem Übergang von einem ersten Spannungsniveau "V₁" zu einem zweiten Spannungsniveau "V₂", wobei V₂ > V₁ (d.h. eine ansteigende Flanke des Taktsignals). Während einer ersten Periode des Taktsignals (d.h. ein erster Taktzyklus) 22, leitet das Kommunikationsgerät 12a ein Datensignal über die Übertragungsleitung 14 über den I/O-Treiber 16a und den I/O-Anschluß 18a, und das Kommunikationsgerät 12b empfängt das Datensignal über den I/O-Anschluß 18b und den I/O-Treiber 16b. Während eines zweiten Taktzyklus 24 unmittelbar auf den ersten Taktzyklus 22 folgend, leitet das Kommunikationsgerät 12b ein Datensignal über die Übertragungsleitung 14 über den I/O-Treiber 16b und den I/O-Anschluß 18b, und das Kommunikationsgerät 12a empfängt das Datensignal über den I/O-Anschluß 18a und den I/O-Treiber 16a. Der Datenübertragungszyklus wiederholt sich wie in 2 gezeigt ist, wobei die Kommunikationsgeräte 12a und 12b abwechselnd Daten senden und empfangen.
Die Übertragungsleitung 14 hat eine charakteristische Impedanz "Z₀". Um Signalreflektionen innerhalb der Übertragungsleitung 14 zu reduzieren, steuern die I/O-Treiber 16a–b entsprechende I/O-Anschlüsse 18a–b mit einem Ausgangswiderstand gleich Z₀ an und koppeln elektrische I/O-Anschlüsse 18a–b mit dem zweiten Spannungsniveau über einen elektrischen Widerstand gleich Z₀, während sie in einem Empfangsmodus sind.
3 ist ein Taktdiagramm, das beispielhafte Spannungsniveaus innerhalb des digitalen Kommunikationssystems 10 während des Einsatzes der bidirektionalen Datenübertragungstechnik darstellt. Zu einem Zeitpunkt "t₁" in 3 geht das Taktsignal von einem ersten Spannungsniveau "V₁" zu einem zweiten Spannungsniveau "V₂" über und startet eine erste Taktsignalperiode, in der das Kommunikationsgerät 12a Daten über die Übertragungsleitung 14 treibt und das Kommunikationsgerät 12b die Daten empfängt. Während der ersten Taktsignalperiode treibt das Kommunikationsgerät 12a das erste Spannungsniveau "V₁" (z.B. eine logische "0") über die Übertragungsleitung 14 über den I/O-Treiber 16a und den I/O-Anschluß 18a.
Die I/O-Treiber 16a–b können die entsprechenden I/O-Anschlüsse 18a–b nicht sofort antreiben und eine Ausgangsverzögerungszeit "t_OUT" ist die Folge. Zu einem Zeitpunkt "t₂", die um "t_OUT" nach der Zeit "t₁" liegt, verbindet der I/O-Treiber 16b den I/O-Anschluß 18b elektrisch mit dem zweiten Spannungsniveau und der I/O-Treiber 16a treibt den I/O-Anschluß 18a an. Wenn der Ausgangswiderstand des Treibers 16a gleich der charakteristischen Impedanz "Z₀" der Übertragungsleitung 14 ist, nimmt das Signal, das über die Übertragungsleitung 14 von dem Kommunikationsgerät 12a zum Zeitpunkt "t₂" über den I/O-Anschluß 18a geschickt wurde, ein Spannungsniveau in der Mitte zwischen "V₁" und "V₂" ein.
Eine Ausbreitungsverzögerungszeit "t_PROP" ist erforderlich für ein Signal, um von einem Ende der Übertragungsleitung 14 zu dem anderen zu wandern. Zu dem Zeitpunkt "t₃", der um "t_PROP" gegenüber dem Zeitpunkt "t₂" verzögert ist, kommt das Signal, daß auf die Übertragungsleitung 14 von dem Kommunikationsgerät 12a zum Zeitpunkt "t₂" gesetzt wurde, am I/O-Anschluß 18b an, und der I/O-Anschluß 18b unterstellt ein Spannungsniveau in der Mitte zwischen "V₁" und "V₂".
Der I/O-Treiber 16b vergleicht das Spannungsniveau, das am I/O-Anschluß 18b herrscht, mit einer Referenzspannung mit einem Wert größer als das Mittel zwischen "V₁" und "V₂" (z.B. zwei Drittel der Differenz zwischen "V₁" und "V₂"). Zum Zeitpunkt "t₄" folgend auf "t₃", geht das Signal von "V₁" in "V₂" über und beginnt eine zweite Taktsignalperiode. Zum Zeitpunkt "t₄" ist das Spannungsniveau, das am I/O-Anschluß 18b herrscht, geringer als die Referenzspannung und der I/O-Treiber 16b erzeugt und ein Spannungsniveau "V₁" (z.B. eine logische "0") und stellt dies dem Kommunikationsgeräte 12b als Eingangsdatensignal, das vom Kommunikationsgerät 12a empfangen wurde, bereit.
Während der zweiten Taktsignalperiode beginnend zum Zeitpunkt "t₄", treibt das Kommunikationsgerät 12b Daten über die Übertragungsleitung 14 und das Kommunikationsgerät 12a empfängt die Daten. Genauer gesagt treibt das Kommunikationsgerät 12b das erste Spannungsniveau "V₁" (z.B. eine logische "0") über die Übertragungsleitung 14 über den I/O-Treiber 16b und den I/O-Anschluß 18b. Da die I/O-Treiber 16a–b die entsprechenden I/O-Anschlüsse 18a–b nicht sofort antreiben können, kommt es zur Ausgabeverzögerungszeit "t_OUT". Zu einem Zeitpunkt "t₅", der gegenüber dem Zeitpunkt "t₄" um "t_OUT" verzögert ist, treibt der I/O-Treiber 16b den I/O-Anschluß 18a auf das erste Spannungsniveau "V₁" und der I/O-Treiber 16b koppelt den I/O-Anschluß 18a elektrisch mit dem zweiten Spannungsniveau "V₂".
Das Signal, das von dem Kommunikationsgerät 12b zum Zeitpunkt "t₅" auf die Übertragungsleitung 14 gegeben wird, hat das erste Spannungsniveau "V₁". Zum Zeitpunkt "t₆", der gegenüber dem Zeitpunkt "t₅" um "t_PROP" verzögert ist, kommt das Signal, das von dem Kommunikationsgerät 12b zum Zeitpunkt "t₅" auf die Übertragungsleitung 14 gegeben wurde, am I/O-Anschluß 18a an. Da der I/O-Treiber 16a den I/O-Anschluß 18a mit "V₂" über einen elektrischen Widerstand gleich Z₀ verbindet, und der I/O-Treiber 16b den I/O-Anschluß 18b auf "V₁" über einen elektrischen Widerstand gleich Z₀ treibt, stabilisieren sich die Spannungsniveaus an den I/O-Anschlüssen 18a und 18b auf ein Spannungsniveau in der Mitte zwischen "V₁" und "V₂" zum Zeitpunkt "t₆".
Der I/O-Treiber 16a vergleicht das Spannungsniveau, das am I/O-Anschluß 18a herrscht, mit der Referenzspannung. Zum Zeitpunkt "t₁", der dem Zeitpunkt "t₆" folgt, geht das Taktsignal von "V₁" auf "V₂" über und beginnt eine dritte Taktsignalperiode. Zum Zeitpunkt "t₇" ist das Spannungsniveau, das am I/O-Anschluß 18a herrscht, kleiner als die Referenzspannung und der I/O-Treiber 16a erzeugt ein Spannungsniveau "V₁" (z.B. eine logische "0") und stellt sie dem Kommunikationsgerät 12a als Eingangsdatensignal zur Verfügung, das vom Kommunikationsgerät 12b empfangen wurde.
Es wäre von Vorteil, ein Datenübertragungssystem und ein Verfahren zu haben, das es jedem Paar aus Kommunikationsgeräten, die mit einer Übertragungsleitung verbunden sind, erlaubt, daß sie beide Daten während jedes Taktsignalzyklusses übertragen und empfangen (d.h. simultane bidirektionale Datenübertragung). Solch ein Datenübertragungssystem würde möglicherweise die Datenübertragungsrate über die Übertragungsleitung verdoppeln.
Die US 1586895 beschreibt ein System und ein Verfahren für den 2-Wege-Betrieb von Hochgeschwindigkeitssignalleitungen, wie z.B. induktiv belastete Unterseebootkabel. Das Verfahren beinhaltet das gleichzeitige Übertragen von beiden Stationen und das Empfangen bei beiden Stationen für gleiche Perioden, wobei die Übertragungsperiode nicht größer ist als die Zeit, die erforderlich ist, bis ein ursprünglicher Puls den Empfänger erreicht.
In "Principles of CMOS VLSI Design – a System Perspective" von Weste und Eshranaghian, Addison – Wesley, werden verschiedene Taktstrategien erörtert, einschließlich der Verwendung einer Einstellzeit und einer Haltezeit für ein Register.
WO 98/26532 beschreibt ein Verfahren und eine Vorrichtung für das Bereitstellen einer asynchronen Vollduplex-Kommunikation zwischen zwei Transceivern. Jede Bitperiode wird in Hälften unterteilt, was eine Sendehälfte und eine Empfangshälfte erzeugt. Jeder Transceiver kann Daten während der Sendehälfte senden und Daten während der Empfangshälfte empfangen. Die Bitperioden (und somit die Sende- und Empfangshälften) der beiden Transceiver sind zueinander ausgerichtet.
Zusammenfassung der Erfindung
Bestimmte und bevorzugte Aspekte der Erfindung werden in den begleitenden unabhängigen und abhängigen Ansprüchen ausgeführt. Merkmale der abhängigen Ansprüche können mit denen der unabhängigen Ansprüche kombiniert werden, sofern dies möglich ist und in Kombination, die nicht unbedingt explizit in den Ansprüchen ausgeführt sind.
Die oben ausgeführten Probleme werden zum Großteil gelöst durch ein digitales Kommunikationssystem, das ein Datenübertragungsverfahren implementiert, welches es jedem eines Paares von Kommunikationsgeräten, die mit einer Übertragungsleitung verbunden sind, erlaubt, sowohl Daten zu übertragen als auch Daten zu empfangen während jedes Zyklus eines Taktsignals (d.h. simultane bidirektionale Datenübertragung). Das digitale Kommunikationssystem beinhaltet erste und zweite Kommunikationsgeräte, die an gegenüberliegenden Enden einer Übertragungsleitung gekoppelt sind. Sowohl das erste als auch das zweite Kommunikationsgerät arbeitet in Antwort auf ein periodisches Taktsignal und das erste und zweite Kommunikationsgerät (i) treiben ein Ausgangsdatensignal auf die Übertragungsleitung während eines ersten Abschnittes einer Periode des Taktsignals und (ii) empfangen gleichzeitig ein Eingangssignal von der Übertragungsleitung während des Restes der Periode des Taktsignals. Die Kommunikationsgeräte können verbunden sein, um das Taktsignal über eine Taktsignalleitung zu empfangen oder können einen Schaltkreis beinhalten, um zwei getrennte Taktsignale zu erzeugen und zu synchronisieren.
Das erste und das zweite Kommunikationsgerät können einen Eingabe-/Ausgabe-(I/O)-Treiberschaltkreis beinhalten. Jeder I/O-Treiberschaltkreis kann einen I/O-Knoten beinhalten, der funktional mit der Übertragungsleitung verbunden ist, einer Ausgangstreibersektion, die mit dem I/O-Knoten verbunden ist, und eine Eingangssektion beinhalten, die mit dem I/O-Knoten verbunden ist. Die Ausgangstreibersektion kann das Ausgangsdatensignal von der entsprechenden Kommunikationsvorrichtung empfangen und das Ausgangsdatensignal auf den I/O-Knoten geben während des ersten Abschnittes der ersten Taktsignalperiode. Die Eingangssektion kann das Eingangssignal von dem I/O-Knoten während des Restes der Taktsignalperiode empfangen, ein Eingangsdatensignal erzeugen, basierend auf dem Eingangssignal und das Eingangsdatensignal dem entsprechenden Kommunikationsgerät zur Verfügung stellen.
Die Ausgangstreibersektion kann ebenso das Taktsignal von dem entsprechenden Kommunikationsgerät empfangen. Während des ersten Abschnittes der Taktsignalperiode kann die Ausgangstreibersektion in einem "Treiber"-Modus arbeiten und kann das Ausgangsdatensignal auf den I/O-Knoten leiten. Während des Restes des Taktsignals kann die Ausgangstreibersektion in einem "Abschluß"-Modus arbeiten und kann elektrisch den I/O-Knoten mit einer Energieversorgungsspannung über einem elektrischen Wiederstand verbinden, um Signalreflektionen innerhalb der Übertragungsleitung zu reduzieren.
In einer Ausführungsform reagieren der Ausgangstreiber und die Eingangssektionen des I/O-Treiberschaltkreises auf periodische Übergänge in dem Taktsignal von einem ersten Spannungsniveau auf ein zweites Spannungsniveau, wobei das zweite Spannungsniveau größer als das erste Spannungsniveau ist (d.h. ansteigende Flanken das Taktsignals). Eine Ausgangsverzögerungszeit ist für die Ausgangstreibersektion erforderlich, um das Ausgangsdatensignal auf den Eingabe-/Ausgabeknoten zu leiten und eine Ausbreitungsverzögerungszeit ist für ein Signal erforderlich, um von einem Ende der Übertragungsleitung zu dem anderen zu laufen. Damit das Ausgangsdatensignal, das über die Übertragungsleitung von einem Kommunikationsgerät geleitet wird, das andere Kommunikationsgerät innerhalb des ersten Abschnittes der Taktsignalperiode erreicht, muß der erste Abschnitt der Taktsignalperiode größer als oder gleich der Summe der Ausgabeverzögerungszeit der Ausgabetreibersektion und der Ausbreitungsverzögerungszeit der Übertragungsleitung sein.
Die Eingabesektion kann eine "Setup"- bzw. Einstellzeit unmittelbar vor jeder ansteigenden Flanke des Taktsignals erfordern, während der das Eingangssignal am I/O-Knoten im wesentlichen konstant sein muß. Die Einstellzeit muß beachtet werden, damit die Eingabesektion das korrekte Eingangsdatensignal erzeugt. In diesem Fall muß der Rest der Taktsignalperiode größer oder gleich der Einstellzeit der Eingabesektion sein. Zusätzlich muß die Periode des Taktsignals größer als oder gleich der Summe der Ausgabeverzögerungszeit der Ausgabetreibersektion, der Ausbreitungsverzögerungszeit der Übertragungsleitung und der Einstellzeit der Eingabesektion sein.
Die Eingangssektion kann ebenso eine Eingabehaltezeit unmittelbar folgend auf die ansteigende Flanke des Taktsignals erfordern, während der das Eingangssignal am I/O-Knoten im wesentlichen konstant sein muß. Wie die Einstellzeit muß die Haltezeit beachtet werden, damit die Eingangssektion das korrekte Eingangsdatensignal erzeugt. In diesem Fall muß die Ausgabeverzögerungszeit der Ausgangstreibersektion größer als die Haltezeit der Eingangssektion sein. Zusätzlich, damit das Eingangssignal am I/O-Knoten während der Einstell- und Haltezeiten der Eingangssektion im wesentlichen konstant ist, muß die Ausbreitungsverzögerungszeit der Übertragungsleitung größer als die Summe des Restes der Taktsignalperiode und der Haltezeit der Eingangssektion sein.
Das vorliegende Verfahren für das Erzielen der simultanen bidirektionalen Datenübertragung beinhaltet das Anschließen eines ersten und eines zweiten Kommunikationsgerätes an gegenüberliegenden Enden einer Übertragungsleitung. Das erste und das zweite Kommunikationsgerät sind konfiguriert, um in Antwort auf ein periodisches Taktsignal zu arbeiten und um gleichzeitig: (i) ein Ausgangsdatensignal über eine Übertragungsleitung während eines ersten Abschnittes einer Periode des Taktsignals zu treiben, und (ii) ein Eingangsdatensignal von der Übertragungsleitung zu empfangen während eines Restes der Periode des Taktsignals. Erneut können die Kommunikationsgeräte verbunden sein, um das Taktsignal über eine Taktsignalleitung zu empfangen, oder können einen Schaltkreis beinhalten, um zwei getrennte Taktsignale zu erzeugen und zu synchronisieren.
Die Ausgangstreibersektion des I/O-Treiberschaltkreises kann eine Treibersteuerlogik, ein erstes und ein zweites Schaltelement, die mit dem I/O-Knoten verbunden sind, einen erste elektrischen Widerstand, der zwischen dem ersten Schaltelement und einer ersten Energieversorgungsspannung (z.B. V_DD) angeordnet ist, und einen zweiten elektrischen Widerstand, der zwischen dem zweiten Schaltelement und einer zweiten Energieversorgungsspannung (z.B. V_SS) angeordnet ist, beinhalten. Die Treibersteuerlogik kann das Ausgangsdatensignal und das periodische Taktsignal empfangen und kann ein erstes und ein zweites Steuersignal erzeugen. Das erste Schaltelement kann derart angeschlossen sein, daß es das erste Steuersignal empfängt, und kann elektrisch den I/O-Knoten mit der ersten Energieversorgungsspannung über den ersten elektrischen Widerstand in Antwort auf das erste Steuersignal verbinden. Das zweite Schaltelement kann das zweite Steuersignal empfangen und kann elektrisch den I/O-Knoten mit der zweiten Energieversorgungsspannung über den zweiten elektrischen Widerstand in Antwort auf das zweite Steuersignal verbinden. Die Treibersteuerlogik kann das erste und das zweite Steuersignal erzeugen, so daß das erste und das zweite Schaltelement (i) das Ausgangsdatensignal auf den I/O-Knoten steuern während des ersten Abschnittes der Taktsignalperiode, und (ii) den I/O-Knoten elektrisch mit der ersten Energieversorgungsspannung verbinden über den ersten elektrischen Widerstand während des Restes der Periode des Taktsignals.
Die Antriebssteuerlogik kann die Taktungslogik beinhalten, die das periodische Taktsignal empfängt und ein Ausgangssignal erzeugt, das während des ersten Abschnittes der Periode des Taktsignals aktiviert wird. Die Taktungslogik kann durch die periodischen ansteigenden Flanken des Taktsignals getriggert werden. Die Treibersteuerlogik kann das erste und das zweite Steuersignal erzeugen in Antwort auf das Ausgangssignal der Taktungslogik, so daß das erste und das zweite Schaltelement: (i) das Ausgangsdatensignal auf dem I/O-Knoten steuern, wenn das Taktungslogikausgabesignal aktiv ist, und (ii) den I/O-Knoten mit der ersten Energieversorgungsspannung elektrisch verbinden über den ersten elektrischen Widerstand, wenn das Taktungslogikausgangssignal deaktiviert wird.
Die Eingabesektion des I/O-Treiberschaltkreises kann einen Differenzverstärker und ein Speicherelement beinhalten. Der Differenzverstärker kann einen ersten Eingangsanschluß, der das Eingangssignal von dem I/O-Knoten empfängt, und einen zweiten Einganganschluß aufweisen, welcher eine Referenzspannung empfängt. Der Differenzverstärker kann ein Ausgangssignal erzeugen, abhängig von einer Spannungsdifferenz zwischen dem Eingangssignal und der Referenzspannung. Das Speicherelement kann das Ausgangssignal des Differenzverstärkers und das Taktsignal empfangen. Während jeder ansteigenden Flanke des Taktsignals kann das Speicherelement das Ausgangssignal des Differenzverstärkers speichern und das Ausgangssignal bereitstellen als das Eingangsdatensignal an einem Ausgangsanschluß.
Kurze Beschreibung der Figuren
Andere Ziele und Vorteile der Erfindung werden offensichtlich während des Lesens der folgenden detaillierten Beschreibung und unter Bezugnahme auf die begleitenden Zeichnungen, in denen:
1 ein Diagramm eines beispielhaften digitalen Kommunikationssystems ist, das eine bidirektionale Datenübertragungstechnik einsetzt, wobei das digitale Kommunikationssystem ein paar Kommunikationsgeräte beinhaltet, die an gegenüberliegenden Enden einer Übertragungsleitung angeschlossen sind, und wobei die Kommunikationsgeräte synchronisiert sind, um Datensignale über die Übertragungsleitung während alternierenden Perioden eines Taktsignals zu steuern,
2 ist ein Diagramm, das die zyklische Natur der bidirektionalen Datenübertragungstechnik darstellt, die von dem digitalen Kommunikationssystem von 1 eingesetzt wird,
3 ist ein Taktdiagramm, das beispielhafte Spannungsniveaus innerhalb des digitalen Kommunikationssystems von 1 darstellt,
4 ist ein Diagramm eines digitalen Kommunikationssystems, das eine simultane bidirektionale Datenübertragungsmethode in Übereinstimmung mit der vorliegenden Erfindung einsetzt, wobei das digitale Kommunikationssystem ein Kommunikationsgerätepaar beinhaltet, welches an gegenüberliegenden Enden einer Übertragungsleitung befestigt ist, und wobei jedes Kommunikationsgerät einen Eingabe-/Ausgabe-(I/O)-Treiber beinhaltet und wobei die Kommunikationsgeräte gleichzeitig Datensignale auf der Übertragungsleitung steuern und Datensignale hiervon empfangen während jeder Periode eines Taktsignals,
5 ist ein Diagramm, das die zyklische Natur eines simultanen bidirektionalen Datenübertragungsverfahrens der vorliegenden Erfindung darstellt und das von dem digitalen Kommunikationssystem von 4 eingesetzt wird,
6 ist ein Diagramm einer Ausführungsform des I/O-Treibers von jedem Kommunikationsgerät von 4 und
7 ist ein Taktdiagramm, das beispielhafte Spannungsniveaus innerhalb des digitalen Kommunikationssystems von 4 darstellt.
Während die Erfindung verschiedenen Modifikationen und alternativen Formen zugänglich ist, werden hier spezielle Ausführungsformen davon beispielhaft in den Figuren gezeigt und werden hier im Detail beschrieben. Es versteht sich jedoch, das die Figuren und die detaillierte Beschreibung hierzu nicht dafür vorgesehen sind, die Erfindung auf die bestimmte beschriebene Form zu beschränken, sondern im Gegenteil ist es die Absicht, alle Modifikationen, Äquivalente und Alternativen, die in den Schutzbereich der vorliegenden Erfindung fallen, wie er durch die angefügten Ansprüche festegelegt wird, mit zu umfassen.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
4 ist ein Diagramm eines digitalen Kommunikationssystem 30, das ein simultanes bidirektionales Datenübertragungsverfahren in Übereinstimmung mit der vorliegenden Erfindung einsetzt. Das digitale Kommunikationssystem 30 beinhaltet ein erstes Kommunikationsgerät 32a und ein zweites Kommunikationsgerät 32b, die an gegenüberliegenden Enden einer Übertragungsleitung 34 angeschlossen sind. Die Kommunikationsgeräte 32a und 32b steuern gleichzeitig Datensignale auf der Ubertragungsleitung 34 und empfangen Datensignale hiervon während jeder Periode eines Taktsignals.
Das Kommunikationsgerät 32a beinhaltet einen Eingabe-/Ausgabe-(I/O)-Treiber 36a und einen I/O-Anschluß 38a, der an einem Ende der Übertragungsleitung 34 angeschlossen ist. Das Kommunikationsgerät 32b beinhaltet einen I/O-Treiber 36b und eine I/O-Anschluß 38b, der an dem anderen Ende der Übertragungsleitung 34 angeschlossen ist. Die I/O-Treiber 36a–b beinhalten einen Schaltkreis für das Steuern elektrischer Signale auf den jeweiligen I/O-Anschlüssen 38a–b und für das Empfangen von Eingangssignalen von entsprechenden I/O-Anschlüssen 38a–b. Die I/O-Treiber 36a und 36b arbeiten synchron in Antwort auf das periodische Taktsignal. Die Kommunikationsgeräte 32a–b können verbunden sein, um das Taktsignal über eine Taktsignalleitung zu empfangen, oder können Schaltkreise enthalten, um zwei getrennte Taktsignale zu erzeugen und zu synchronisieren. Jedes Kommunikationsgerät 32 kann auf einem monolytischen Halbleitersubstrat ausgebildet sein, und jeder I/O-Anschluß 38 kann ein rechteckiges metallisches Kontaktgebiet sein, das auf einer Oberfläche des entsprechenden Substrates ausgebildet ist.
Die Übertragungsleitung 34 beinhaltet zumindest zwei elektrische Leiter und kann beispielsweise ein einzelner Draht, der über eine elektrisch leitfähige Grundplatte geleitet wird, kann ein Koaxialkabel oder ein Drahtpaar, das miteinander verbunden ist (d.h. ein verdrilltes Drahtpaar), sein. Die Übertragungsleitung 34 hat eine charakteristische Impedanz "Z₀" und eine Länge "I". Eine Signalausbreitungsverzögerung "t_PROP" ist erforderlich für ein Signal, um von einem Ende der Übertragungsleitung 34 zu dem anderen Ende zu wandern (d.h. um die Länge "I" der Übertragungsleitung zu durchqueren).
5 ist ein Diagramm, das die zyklische Natur des simultanen bidirektionalen Datenübertragungsverfahrens der vorliegenden Erfindung darstellt und von dem digitalen Kommunikationssystem 30 eingesetzt wird. Jeder Zyklus des Taktsignals beginnt mit einem Übergang von einem ersten Spannungsniveau "V₁" zu einem zweiten Spannungsniveau "V₂", wobei V₂ > V₁ (d.h. eine ansteigende Flanke des Taktsignals). Während eines ersten Abschnittes 4Oa einer ersten Periode des Taktsignals können die Kommunikationsgeräte 32a–b beide ein Ausgangsdatensignal über die Übertragungsleitung 34 über entsprechende I/O-Treiber 36a–b und I/O-Anschlüsse 38a–b steuern. Während eines verbleibenden Abschnittes 42a der ersten Taktsignalperiode können die Kommunikationsgeräte 32a–b beide ein Eingangssignal über die entsprechenden I/O-Anschlüsse 38a–b und die I/O-Treiber 36a–b empfangen. Während eines ersten Abschnittes 40b einer zweiten Taktsignalperiode können beide Kommunikationsgeräte 32a–b ein Ausgangsdatensignal über die Übertragungsleitung 34 über entsprechende I/O-Treiber 36a–b und I/O-Anschlüsse 38a–b steuern. Während eines verbleibenden Abschnittes 42b der zweiten Taktsignalperiode können die Kommunikationsgeräte 32a–b beide ein Eingangssignal über die jeweiligen I/O-Anschlüsse 38a–b und die I/O-Treiber 36a–b empfangen. Der Datenübertragungszyklus kann sich selbst wiederholen, wobei die Kommunikationsgeräte 32a und 32b gleichzeitig Ausgangsdatensignale auf der Übertragungsleitung 34 steuern und Eingangssignale hiervon empfangen während jeder Periode des Taktsignals.
6 ist ein Diagramm einer Ausführungsform von jedem I/O-Treiber 36. Jeder I/O-Treiber 36 beinhaltet eine Ausgangstreibersektion 44 und eine Eingangssektion 46, die mit einem I/O-Knoten 48 verbunden sind. Der I/O-Knoten 48 ist elektrisch verbunden mit dem entsprechenden I/O-Anschluß 38 und mit einem Ende der Übertragungsleitung 34. Wenn Daten übertragen werden, empfängt die Ausgangstreibersektion 44 ein Ausgangsdatensignal, ein Ausgangsaktivierungssignal und das Taktsignal von dem entsprechenden Kommunikationsgerät 32. Die Ausgangstreibersektion 44 steuert das Ausgangsdatensignal auf dem I/O-Knoten 48, wenn das Ausgabeaktivierungssignal aktiviert wird und während des ersten Abschnittes der Periode des Taktsignals.
Die Eingangssektion 46 empfängt das Eingangssignal von dem I/O-Knoten 48 während des Restes der Periode des Taktsignals, leitet ein Eingangsdatensignal von dem Eingangssignal ab und stellt das Eingangsdatensignal dem entsprechenden Kommunikationsgerät 32 zur Verfügung.
In der Ausführungsform von 6 beinhaltet die Ausgangstreibersektion 44 eine Treibersteuerlogik 50, ein erstes Schaltelement 52a, ein zweites Schaltelement 52b, einen ersten elektrischen Widerstand 54a und einen zweiten elektrischen Widerstand 54b. Das erste Schaltelement 52a und der erste Widerstand 54a sind in Reihe geschaltet zwischen dem I/O-Knoten 48 und einem Energieversorgungspotential "V_DD", wobei "V_DD" gleich dem Spannungsniveau "V₂" ist. Das erste Schaltelement 52a empfängt ein erstes Steuersignal von der Treibersteuerlogik 50. Wenn das erste Steuersignal aktiviert wird, geht das erste Schaltelement 52a in einem Hochleitungszustand über und koppelt den I/O-Knoten 48 mit dem Energieversorgungspotential "V_DD" über den ersten Widerstand 54a.
Das zweite Schaltelement 52b und der zweite Widerstand 54b sind zwischen dem I/O-Knoten 48 und einem Energieversorgungspotential "V_SS" in Reihe geschaltet, wobei "V_SS" gleich dem Spannungsniveau "V₁" ist. Das zweite Schaltelement 52b empfängt ein Zweitsteuersignal von der Treibersteuerlogik 50. Wenn das zweite Steuersignal aktiviert wird, geht das zweite Schaltelement 52b in einen Hochleitungszustand über und koppelt den I/O-Knoten 48 elektrisch mit dem Energieversorgungspotential "V_SS" über den zweiten Widerstand 54b. Die Schaltelemente 52 sind vorzugsweise Transistoren und besonders bevorzugt Metalloxydhalbleitertransistoren (MOS).
Um die Signalreflektionen innerhalb der Übertragungsleitung 34 zu reduzieren, steuert die Ausgangstreibersektion 44 vorzugsweise den I/O-Knoten 48 mit einer Ausgangsimpedanz, die im wesentlichen gleich der charakteristischen Impedanz "Z₀" der Übertragungsleitung 34 ist. Die Summe des Wertes des ersten Widerstandes 54a und eines inneren Widerstandes des ersten Schaltelementes 52a ist vorzugsweise im wesentlichen gleich der charakteristischen Impedanz "Z₀" gewählt. In gleicher Weise ist die Summe aus dem Wert des zweiten Widerstands 54b und einem inneren Widerstand des zweiten Schaltelementes 52b im wesentlichen gleich der charakteristischen Impedanz "Z₀" gewählt. Beispielsweise können die inneren Widerstände des ersten Schaltelementes 52a und des zweiten Schaltelementes 52b im wesentlichen gleich 0 Ohm gewählt werden. In diesem Fall haben der erste Widerstand 54a und der zweite Widerstand 54b vorzugsweise Werte im wesentlichen gleich der charakteristischen Impedanz "Z₀". Umgekehrt können die inneren Widerstände des ersten Schaltelementes 52a und des zweiten Schaltelementes 52b im wesentlichen gleich der charakteristischen Impedanz "Z₀" gewählt werden. In diesem Fall haben der erste Widerstand 54a und der zweite Widerstand 54b vorzugsweise Werte im wesentlichen gleich 0 Ohm.
Wenn Daten übertragen werden, arbeitet die Ausgangstreibersektion 44 in einem "Steuer-"Modus während des ersten Abschnittes einer Periode des Taktsignals. Die Ausgangstreibersektion 44 arbeitet in einem "Abschluß-"Modus: (i) während des Restes der Taktsignalperiode, die auf die Datenübertragung folgt, (ii) wenn keine Daten übertragen werden. Wenn Daten übertragen werden, erzeugt die Treibersteuerlogik 50 das erste und das zweite Steuersignal, so daß das Ausgangsdatensignal über den I/O-Knoten 48 gesteuert wird. Das Ausgangsdatensignal wird über den I/O-Knoten 48 einem Ausgabewiderstand im wesentlichen gleich "Z₀" gesteuert.
In dem Abschlußmodus beendet die Ausgangstreibersektion 44 resistiv die Übertragungsleitung 34, um Signalreflektion innerhalb der Übertragungsleitung 34 zu reduzieren. Die Treibersteuerlogik 50 aktiviert das erste Steuersignal, das das erste Schaltelement 52a in dem Hochleitungszustand bringt, und das erste Schaltungselement 52a koppelt elektrisch den I/O-Knoten 48 mit dem zweiten Spannungsniveau "V₂" (d.h. der Energieversorgungsspannung "V_DD" über den ersten Widerstand 54a. In dem Abschlußmodus beenden der erste Widerstand 54a in Reihe mit dem inneren Widerstand des ersten Schaltelementes 52a die Übertragungsleitung 34 mit einem Widerstandswert im wesentlichen gleich der charakteristischen Impedanz "Z₀".
Die Treibersteuerlogik 50 beinhaltet die Taktungslogik 56. Die Taktungslogik 56 empfängt das periodische Taktsignal und erzeugt ein Ausgangssignal. Das Ausgangssignal, das von der Taktungslogik 56 erzeugt wurde, kann beispielsweise für den ersten Abschnitt der Periode des Taktsignals aktiviert werden und deaktiviert werden für den Rest der Periode des Taktsignals. Die Taktungslogik 56 kann beispielsweise eine monostabile Kippschaltung beinhalten, die von den periodischen Übergängen des Taktsignals von "V₁" nach "V₂" getriggert wird. Die Treibersteuerlogik 50 erzeugt das erste und das zweite Steuersignal in Antwort auf das Ausgangssignal, das von der Taktungslogik 56 erzeugt wurde, so daß das erste Schaltelement 52a und das zweite Schaltelement 52b das Ausgangsdatensignal auf dem I/O-Knoten 58 steuern, wenn das Ausgangssignal, das von der Taktungslogik 56 erzeugt wird, aktiviert wird, und das erste Schaltelement 52a koppelt den I/O-Knoten elektrisch mit der Energieversorgungsspannung V_DD über den ersten Widerstand 54a, wenn das Ausgangssignal deaktiviert wird.
Die Eingangssektion 46 beinhaltet einen Differenzverstärker 58 und ein Speicherelement 60. Der Differenzverstärker 58 hat einen ersten Eingangsanschluß, der mit dem I/O-Knoten 48 verbunden ist, und einen zweiten Eingangsanschluß, der mit einer Referenzspannung "V_REF" verbunden ist. Der erste Eingangsanschluß empfängt das Eingangssignal von dem I/O-Knoten 48. Der Differenzverstärker 58 erzeugt ein Ausgangssignal an einem Ausgangsanschluß abhängig von einer Spannungsdifferenz zwischen dem Eingangssignal und der Referenzspannung. Wenn das Eingangssignal größer als "V_REF" ist, erzeugt der Differenzverstärker 58 eine Ausgangsspannung gleich dem Spannungsniveau "V₂". Wenn das Eingangssignal kleiner als "V_REF" ist, erzeugt der Differenzverstärker 58 eine Ausgangsspannung, die gleich dem Spannungsniveau "V₁" ist (d.h. eine logische "0").
Das Speicherelement 60 empfängt das Ausgangssignal, das von dem Differenzverstärker an einem Eingangsdatenanschluß erzeugt wurde, und das Taktsignal an einem Steueranschluß. Wenn das Taktsignal von "V₁" auf "V₂" übergeht, speichert das Speicherelement 60 das Ausgangssignal, das vom Differenzverstärker 58 erzeugt wurde, und erzeugt das Ausgangssignal als Eingangsdatensignal an einem Ausgangsanschluß. Das Eingangsdatensignal ist mit dem entsprechenden Kommunikationsgerät 32 verbunden.
Ein Verfahren für das Erzielen einer simultanen bidirektionalen Datenübertragung beinhaltet in Anschluß eines ersten und eines zweiten Kommunikationsgerätes an gegenüberliegenden Enden einer Übertragungsleitung, wobei jedes auf ein periodisches Taktsignal reagiert. Das erste und zweite Kommunikationsgerät werden dann konfiguriert, so daß sie gleichzeitig: (i) ein Ausgangsdatensignal auf der Übertragungsleitung während eines ersten Abschnittes einer Periode des Taktsignals steuern und (ii) ein Eingangsdatensignal von der Übertragungsleitung während eines Restes der Periode des Taktsignals empfangen.
7 ist ein Taktdiagramm, das beispielhafte Spannungsniveaus innerhalb des digitalen Kommunikationssystems 30 darstellt, welches das vorliegende simultane bidirektionale Datenübertragungsverfahren einsetzt. Zum Zeitpunkt "t₁₀" geht in 7 das Taktsignal vom Spannungsniveau "V₁" in das Spannungsniveau "V₂" über und beginnt eine erste Taktsignalperiode. Während ein ersten Abschnitt der ersten Taktsignalperiode steuert das Kommunikationsgerät 32a ein Ende der Übertragungsleitung 34 mit dem Spannungsniveau "V₁" (z.B. eine logische "0") über den I/O-Treiber 36a und den I/O-Anschluß 38a und das Kommunikationsgerät 32b steuert das andere Ende der Übertragungsleitung 34 mit einem Spannungsniveau "V₂", z.B. eine logische "1" über den I/O-Treiber 36b und den I/O-Anschluß 38b.
Die I/O-Treiber 36a–b können die entsprechenen I/O-Anschlüsse 38a–b nicht unmittelbar steuern und eine Ausgangsverzögerungszeit "t_OUT" ist das Ergebnis. Zu einem Zeitpunkt "t₁₁", der gegenüber dem Zeitpunkt "t₁₀" um "t_OUT" verzögert ist, fällt das Spannungsniveau am I/O-Anschluß 38a vom Spannungsniveau "V₂" (z.B. V_DD) auf den Mittelwert zwischen den Spannungsniveaus "V1" und "V2" wenn der Treiber 36a den I/O-Anschluß 38a ansteuert. Das Spannungsniveau am I/O-Anschluß 38b verbleibt bei dem ursprünglichen Spannungsniveau "V2".
Die Ausbreitungsverzögerungszeit "t_PROP" ist für die Signale, die über die Übertragungsleitung gesteuert werden, notwendig, um von einem Ende der Übertragungsleitung 34 zu dem anderen zu wandern. Zum Zeitpunkt "t₁₂", der um t_PROP" gegenüber dem Zeitpunkt "t₁₁" verzögert ist, gelangt das Signal, das von dem Kommunikationsgerät 32a auf die Übertragungsleitung 34 gestellt wurde, am I/O-Anschluß 38b an, und das Signal, das von dem Kommunikationsgerät 32b auf die Übertragungslinie 34 gestellt wurde, erreicht den I/O-Anschluß 38a. Der I/O-Anschluß 38b bleibt auf dem Spannungsniveau in der Mitte zwischen den Spannungsniveaus "V₁" und "V₂" und der I/O-Anschluß 38b setzt das Spannungsniveau auf den Mittelwert zwischen den Spannungsniveaus "V₁" und "V₂".
Zum Zeitpunkt "t₁₃" beginnt eine Zeitperiode "t_{DRV_OFF}" (d.h. der Rest der ersten Taktsignalperiode). Während der Zeitperiode "t_{DRV_OFF}" sind die Kommunikationsgeräte 32a–b in einem Empfangsmodus und steuern nicht die entsprechenden I/O-Anschlüsse 38a–b. Zum Zeitpunkt "t₁₃" schalten die Ausgangstreibersektionen 44 der I/O-Treiber 36a–b von dem Steuermodus in den Abschlußmodus. Die Zeitperiode "t_{DRV_OFF}" geht dem nächsten Übergang des Taktsignals von "V₁" nach "V₂" (d.h. die nächste ansteigende Flanke des Taktsignals) unmittelbar voraus.
Während der Zeitperiode "t_{DRV_OFF}" verbinden die Ausgangstreibersektionen 44 die I/O-Anschlüsse 38 elektrisch mit dem Spannungsniveau "V₂". Wenn der Ausgangstreiber 44 des Kommunikationsgerätes 32a das Steuern des I/O-Anschlusses 38a auf das Spannungsniveau "V₁" stoppt und den I/O-Anschluß 38a elektrisch mit dem Spannungsniveau "V₂" verbindet, dann geht zum Zeitpunkt "t₁₃, das Spannungsniveau an der I/O-Kontaktfläche 38a von dem Spannungsniveau in der Mitte zwischen den Spannungsniveaus "V₁" und "V₂" auf das Spannungsniveau "V₂" über. Der Ausgangstreiber 44 des Kommunikationsgerätes 32b beendet das Steuern des I/O-Anschlusses 38b auf das Spannungsniveau "V₂" und verbindet den I/O-Anschluß 38b elektrisch mit dem Spannungsniveau "V₂" zum Zeitpunkt "t₁₃". Im Ergebnis verändert sich das Spannungsniveau an der I/O-Kontaktfläche 38b nicht während der Zeitperiode "t_{DRV_OFF}" wie in 7 gezeigt.
Während der Zeitperiode "t_{DRV_OFF}" vergleichen die Differenzverstärker 58 innerhalb der I/O-Treiber 36 der Kommunikationsgeräte 32a–b die Spannungsniveaus, die an den entsprechenden I/O-Anschlüssen 38 (und den I/O-Knoten 48) anliegen mit der Referenzspannung "V_REF", wie oben beschrieben. Da das Spannungsniveau am I/O-Anschluß 38a am Spannungsniveau "V₂" während der Zeitperiode "t_{DRV_OFF}" bleibt und das Spannungsniveau "V₂" größer als "V_REF" ist, erzeugt der Differenzverstärker 58 innerhalb des I/O-Treibers 36a das Ausgangsspannungsniveau "V₂" (z.B. eine logische "1"). Der Differenzverstärker 58 innerhalb des I/O-Treibers 36b erzeugt das Spannungsniveau "V₁" (z.B. eine logische "0"), wenn das Spannungsniveau des I/O-Anschlusses 38b während der Zeitperiode "t_{DRV_OFF}" in der Mitte zwischen "V₁" und "V₂" und kleiner als "V_REF" bleibt.
Zu einem Zeitpunkt "t₁₄" folgend auf "t₁₃" tritt eine ansteigende Flanke des Taktsignals auf, die die Zeitperiode "t_{DRV_OFF}" beendet und eine zweite Taktsignalperiode startet. Zum Zeitpunkt "t₁₄" verriegeln die Eingangssektionen 46 der I/O-Treiber 36a–b die Ausgangssignale, die von den entsprechenden internen Differenzverstärkern 50 erzeugt wurden, und stellen die Ausgangssignale den entsprechenden Kommunikationsgeräten 32a–b als Eingangsdatensignale zur Verfügung.
Es sei bemerkt, daß das Spannungsniveau "V₂", das vom I/O-Treiber 36a des Kommunikationsgerätes 32a am Ende der ersten Taktsignalperiode empfangen wird, an das Spannungsniveau paßt, das über die Übertragungsleitung 34 von dem I/O-Treiber 36b des Kommunikationsgerätes 32b zu Beginn der ersten Taktsignalperiode geleitet wird. Es sei ebenso bemerkt, daß das Spannungsniveau "V₁", das von dem I/O-Treiber 36b des Kommunikationsgerätes 32b am Ende der ersten Taktsignalperiode empfangen wird, an das Spannungsniveau paßt, das über die Übertragungsleitung 34 von dem I/O-Treiber 36a des Kommunikationsgerätes 32a zu Beginn der ersten Taktsignalperiode geleitet wurde.
Während eines ersten Abschnittes der zweiten Taktsignalperiode, leitet das Kommunikationsgerät 32a eine Ende der Übertragungsleitung 34 auf das Spannungsniveau "V₁" (z.B. eine logische "0") über den I/O-Treiber 36a und den I/O-Anschluß 38a und ein Kommunikationsgerät 32b steuert das andere Ende der Übertragungsleitung 34 auf das Spannungsniveau "V₁" über den I/O-Treiber 36b und den I/O-Anschluß 38b. Zu einem Zeitpunkt "t₁₅", der gegenüber dem Zeitpunkt "t₁₄" um "t_OUT" verzögert ist, fällt das Spannungsniveau am I/O-Anschluß 38a vom Spannungsniveau "V₂" (z.B. V_DD) auf das Spannungsniveau in der Mitte zwischen den Spannungsniveaus "V₁" und "V₂", wenn der I/O-Treiber 36a beginnt, den I/O-Anschluß 38a zu steuern. Das Spannungsniveau am I/O-Anschluß 38b fällt von dem Spannungsniveau in der Mitte zwischen "V₁" und "V₂" auf das Spannungsniveau "V₁".
Zum Zeitpunkt "t₁₆", der um "t_PROP" gegenüber dem Zeitpunkt "t₁₃" verzögert ist, verändert sich das Spannungsniveau am I/O-Anschluß 38b vom Spannungsniveau "V₁" auf die Mitte zwischen den Spannungsniveaus "V₁" und "V₂", wenn die Spannungsniveauänderung, die von dem I/O-Anschluß 38a zum Zeitpunkt "t₁₃" eingeführt wurde, am I/O-Anschluß 38b ankommt.
Zu einem Zeitpunkt "t₁₇", der um "t_PROP" nach dem Zeitpunkt "t₁₅" liegt, fallen die Spannungsniveaus an den I/O-Anschlüssen 38 von der Mitte zwischen den Spannungsniveaus "V₁" und "V₂" auf das Spannungsniveau "V₁" wenn die Spannungsniveauänderung, die zum Zeitpunkt "t₁₅" beim I/O-Anschluß 38a eingeführt wurde, am I/O-Anschluß 38b ankommt und die Spannungsniveauveränderung, die vom I/O-Anschluß 38b zum Zeitpunkt "t₁₅" eingeführt wurde, am I/O-Anschluß 38a ankommt.
Zum Zeitpunkt "t₁₈" beginnt eine zweite "t_{DRV_OFF}" Zeitperiode (d.h. der Rest der zweiten Taktsignalperiode). Zum Zeitpunkt "t₁₈" schalten die Ausgangstreibersektionen der I/O-Treiber 36a–b vom Steuermodus auf den Abschlußmodus. Die Zeitperiode "t_{DRV_OFF}" geht dem nächsten Übergang des Taktsignals von "V₁" auf "V₂" (d.h. der nächsten ansteigenden Flanke des Taktsignals) unmittelbar voraus.
Während der Zeitperiode "t_{DRV_OFF}" verbinden die Ausgangstreibersektionen 44 die I/O-Anschlüsse 38 mit dem Spannungsniveau "V₂" elektrisch. Der Ausgangstreiber 44 des Kommunikationsgerätes 32a stoppt die Steuerung des I/O-Anschlusses 38a auf das Spannungsniveau "V₁" und verbindet den I/O-Anschluß 38a elektrisch mit dem Spannungsniveau "V₂" und zwar zum Zeitpunkt "t₁₈". Im Ergebnis verändert sich das Spannungsniveau an der I/O-Kontaktfläche 38a vom Spannungsniveau "V₁" in das Spannungsniveau in der Mitte zwischen "V₁" und "V₂". In ähnlicher Weise unterbricht der Ausgangtreiber 44 des Kommunikationsgerätes 32b das Steuern des I/O-Anschlusses 38b auf dem Spannungsniveau "V₁" und verbindet den I/O-Anschluß 38b elektrisch mit dem Spannungsniveau "V₂". Im Ergebnis verändert sich das Spannungsniveau an der I/O-Kontaktfläche 38b ebenso vom Spannungsniveau "V₁" auf das Spannungsniveau in der Mitte zwischen "V₁" und "V₂" zum Zeitpunkt "t₁₈".
Zum Zeitpunkt "t₁₉" folgend auf "t₁₈" tritt eine ansteigende Flanke des Taktsignals auf und beginnt eine dritte Taktsignalperiode. Zum Zeitpunkt "t₁₉" verriegeln die I/O-Treiber 36a–b die Ausgangssignale, die von den jeweiligen internen Differenzverstärkern 58 erzeugt wurden und stellen die Ausgangssignale den entsprechenden Kommunikationsgeräten 32a–b als Eingangsdatensignale zur Verfügung, die von dem anderen Kommunikationsgerät über die Übertragungsleitung 34 erhalten wurden. Da die Spannungsniveaus der I/O-Anschlüsse 38a–b während der Zeitperiode "t_{DRV_OFF}" in der Mitte zwischen den Spannungsniveaus "V₁" und "V₂" liegen und kleiner als "V_REF" sind, erzeugen beide Differenzverstärker 58 innerhalb der I/O-Treiber 36a–b das Spannungsniveau "V₁".
Es sei bemerkt, daß das Spannungsniveau "V₁", das von dem I/O-Treiber 36a des Kommunikationsgerätes 32a am Ende der zweiten Taktsignalperiode empfangen wird, an das Spannungsniveau paßt, das über die Übertragungsleitung 34 von dem I/O-Treiber 36b des Kommunikationsgerätes 32b zum Beginn der zweiten Taktsignalperiode gesteuert wird. Es sei bemerkt, daß das Spannungsniveau "V₁", das vom I/O-Treiber 36b des Kommunikationsgerätes 32b am Ende der zweiten Signalperiode empfangen wird, an das Spannungsniveau paßt, das über die Übertragungsleitung 34 von dem I/O-Treiber 36a des Kommunikationsgerätes 32a zu Beginn der zweiten Taktsignalperiode gesteuert werden.
7 offenbart verschiedene Taktungsanforderungen, die beachtet werden müssen, um eine simultane bidirektionale Datenübertragung in Übereinstimmung mit der vorliegenden Erfindung zu erzielen. Als erstes ist eine Ausgabeverzögerungszeit "t_OUT" für die Ausgangstreibersektion 44 des I/O-Treibers 36 notwendig, um den I/O-Knoten 48 zu steuern. Wie oben beschrieben ist eine Ausbreitungsverzögerungszeit "t_PROP" für ein Signal erforderlich, um von einem Ende der Übertragungsleitung 34 zu dem anderen Ende zu laufen. Damit ein Signal, das über ein Ende der Übertragungsleitung 34 gesteuert wird, das andere Ende während des ersten Abschnittes der Taktsignalperiode erreicht, muß der erste Abschnitt der Taktsignalperiode größer oder gleich der Summe der Ausgangsverzögerungszeit "t_OUT" und der Ausbreitungsverzögerungszeit "t_PROP" sein. Die Taktsignalperiode ist die Summe des ersten Abschnittes und des Restes, wobei der Rest die Zeitperiode "t_{DRV_OFF}" ist. Die Taktsignalperiode muß somit größer oder gleich der Summe der Ausgangsverzögerungszeit "t_OUT", der Ausbreitungsverzögerungszeit "t_PROP" und der Zeitperiode "t_{DRV_OFF}" sein.
Es wurde in Betracht gezogen, das die Eingangssektion 46 des I/O-Treibers 36 eine "Einstell"-Zeitperiode unmittelbar vor der ansteigenden Flanke des Taktsignals erfordern kann, während das Eingangssignal am I/O-Knoten 48 im wesentlichen konstant sein muß. Die Einstellzeit muß berücksichtigt werden, damit die Eingabesektion 46 das Eingangsdatensignal korrekt erzeugt. Folglich muß der Rest der Periode des Taktsignals (d.h. die Zeitperiode "t_{DRV_OFF}") größer oder gleich irgendeiner erforderten Einstellzeit der Eingangssektion 46 des I/O-Treibers 36 sein.
Es ist ebenso wahrscheinlich, daß das Taktsignal, das dem Kommunikationsgerät 32a bereitgestellt wird oder durch dieses erzeugt wird gegenüber den ansteigenden Flanken des Taktsignals, das dem Kommunikationsgerät 32b bereitgestellt wird oder von diesem erzeugt wird, verzögert sein muß oder voraus gehen muß. Beispielsweise können die Kommunikationsgeräte 32a–b verbunden sein, um das Taktsignal über eine Taktsignalleitung zu empfangen. Eine Differenz in den Ankunftszeiten des Taktsignals bei den Kommunikationsgeräten 32a und 32b wird als Takt-"skew" bzw. Taktversatz bezeichnet. Alternativ dazu kann jedes Kommunikationsgerät 32 getrennte Taktsignale erzeugen und kann einen Schaltkreis beinhalten, um die beiden getrennten Taktsignale zu synchronisieren. In diesem Fall wird ein Vorauseilen oder Nacheilen eines Taktsignals in Bezug auf das andere als Takt-"jitter" bzw. Taktsprung bezeichnet. Es sei bemerkt, daß die Zeitperiode "t_{DRV_OFF}" größer oder gleich der Summe jeder erforderlichen Einstellzeitperiode der Eingangssektion 46 des I/O-Treibers 36 und jeglichem Taktsprung oder Taktversatz sein muß.
Es wurde ebenso in Betracht gezogen, daß die Eingangssektion 46 des I/O-Treibers 36 eine "Halte"-Zeitperiode unmittelbar folgend auf die ansteigende Flanke des Taktsignals erfordern kann, während der das Eingangssignal am I/O-Knoten 48 im wesentlichen konstant sein muß. Wie die Einstellzeit muß die Haltezeit berücksichtigt werden, damit die Eingangssektion 46 das Eingangsdatensignal korrekt erzeugen kann.
Damit die Eingangssektion 46 das Eingangsdatensignal erzeugen kann bevor das Ausgangsdatensignal über den I/O-Knoten 48 durch die Ausgangstreibersektion 44 gesteuert wird, muß die Ausgangsverzögerungszeit "t_OUT" der Ausgangstreibersektion 44 größer als irgendeine erforderliche Haltezeit der Eingangssektion 46 sein.
Damit das Eingangssignal am I/O-Knoten 48 im wesentlichen konstant ist während der Einstell- und Haltezeiten der Eingangssektion 46, muß die Ausbreitungsverzögerungszeit "t_PROP" der Übertragungsleitung 34 größer als die Summe des Restes der Periode des Taktsignals (d.h. die Zeitperiode "t_{DRV_OFF}") und der Haltezeit der Eingangssektion 46 sein. Der Fachmann, der die Vorteile dieser Beschreibung erfahren wird, versteht, daß diese Erfindung ein Datenübertragungssystem ist und ein Verfahren, das es erlaubt, das jedes Kommunikationsgerät eines Kommunikationsgerätepaares, das an eine Übertragungsleitung angeschlossen ist, sowohl Daten senden als auch empfangen kann während jedes Zyklusses eines Taktsignals (d.h. simultane bidirektionale Datenübertragung). Weiterhin versteht es sich, daß die Form der Erfindung, die gezeigt und beschrieben wurde, exemplarisch zu verstehen ist, und zwar in Form von bevorzugten Ausführungsformen. Verschiedene Modifikationen und Veränderungen können durchgeführt werden ohne vom Schutzbereich der Erfindung abzuweichen, wie er in den Ansprüchen ausgeführt wird. Es ist beabsichtigt, daß die folgenden Ansprüche interpretiert werden, so daß sie all solche Modifikationen und Veränderungen umfassen.

Claims

Digitales Kommunikationssystem (30), das aufweist: eine erste und eine zweite Kommunikationsvorrichtung (32a, 32b), die an gegenüberliegenden Enden einer Übertragungsleitung (34) angeschlossen sind und in Antwort auf ein periodisches Taktsignal arbeiten, wobei die erste und die zweite Kommunikationsvorrichtung konfiguriert sind, um gleichzeitig: (i) ein Ausgangsdatensignal auf der Übertragungsleitung während eines ersten Abschnitts einer Periode des Taktsignals anzutreiben, und (ii) ein Eingangssignal von der Übertragungsleitung während eines Restes der Periode des Taktsignals zu empfangen, wobei die erste und zweite Kommunikationsvorrichtung jeweils einen Eingangs-/Ausgabetreiberschaltkreis (36) aufweist, der einschließt: einen Eingangs-/Ausgangsknoten (48), der operativ mit der Übertragungsleitung verbunden ist, eine Ausgangstreibersektion (44), die mit dem Eingangs-/Ausgangsknoten verbunden ist und konfiguriert ist, um das Ausgangsdatensignal auf dem Eingangs-/Ausgangsknoten während des ersten Abschnittes der Periode des Taktsignals anzutreiben, und weiterhin konfiguriert ist, um die Übertragungsleitung während des Restes der Periode des Taktsignals resistiv zu begrenzen.
Digitales Kommunikationssystem nach Anspruch 1, bei dem jeder Eingangs-/Ausgangstreiberschaltkreis weiterhin beinhaltet: eine Eingangssektion (46), die mit dem Eingangs-/Ausgangsknoten verbunden ist und konfiguriert ist, um: (i) das Eingangssignal von dem Eingangs-/Ausgangsknoten während des Restes der Periode des Taktsignals zu empfangen, und (ii) ein Eingangsdatensignal zu erzeugen, das von dem Eingangssignal abgeleitet ist.
Digitales Kommunikationssystem nach Anspruch 2, bei dem die Ausgangstreibersektion verbunden ist, um das Ausgangsdatensignal und das Taktsignal zu empfangen, und wobei die Ausgangstreibersektion konfiguriert ist, um den Eingangs-/Ausgangsknoten elektrisch mit einer Energieversorgungsspannung über einen elektrischen Widerstand während des Restes der Periode des Taktsignals zu verbinden.
Digitales Kommunikationssystem nach Anspruch 2, bei dem die Ausgangstreibersektion und die Eingangssektion auf periodische Übergänge in dem Taktsignal von einem ersten Spannungsniveau auf ein zweites Spannungsniveau reagiert und wobei das zweite Spannungsniveau größer als das erste Spannungsniveau ist.
Digitales Kommunikationssystem nach Anspruch 4, bei dem eine Ausgangsverzögerungszeit für die Ausgangstreibersektion erforderlich ist, um das Ausgangsdatensignal auf dem Eingangs-/Ausgangsknoten anzutreiben, und wobei eine Ausbreitungsverzögerungszeit erforderlich ist für ein Signal, um von einem Ende der Übertragungsleitung zu dem anderen zu verlaufen.
Digitales Kommunikationssystem nach Anspruch 5, bei dem der erste Abschnitt der Periode des Taktsignals größer oder gleich der Summe der Ausgangsverzögerungszeit und der Ausbreitungsverzögerungszeit ist.
Digitales Kommunikationssystem nach Anspruch 5, bei dem das Eingangssignal an dem Eingangs-/Ausgangsknoten während einer Einstellzeit unmittelbar vor jedem Taktsignalübergang im wesentlichen konstant sein muß, für das Erzeugen des Eingangsdatensignals durch die Eingangssektion.
Digitales Kommunikationssystem nach Anspruch 7, bei dem der Rest der Periode des Taktsignals größer oder gleich der Einstellzeit ist.
Digitales Kommunikationssystem nach Anspruch 7, bei dem die Periode des Taktsignals größer oder gleich der Summe der Ausgangsverzögerungszeit, der Ausbreitungsverzögerungszeit und der Einstellzeit ist.
Digitales Kommunikationssystem nach Anspruch 5, bei dem das Eingangssignal am Eingangs-/Ausgangsknoten für eine Haltezeit unmittelbar folgend auf jeden Taktsignalübergang im wesentlichen konstant sein muß, um das Eingangsdatensignal durch die Eingangssektion zu erzeugen.
Digitales Kommunikationssystem nach Anspruch 10, bei dem die Ausgangsverzögerungszeit größer als die Haltezeit ist.
Digitales Kommunikationssystem nach Anspruch 10, bei dem die Ausbreitungsverzögerungszeit größer ist als die Summe des Restes der Periode des Taktsignals und der Haltezeit.
Verfahren für das Erzielen gleichzeitiger bidirektionaler Datenübertragung, das aufweist: Verbinden einer ersten und einer zweiten Kommunikationsvorrichtung (32a, 32b) an gegenüberliegenden Enden einer Übertragungsleitung (34), Konfigurieren der ersten und der zweiten Kommunikationsvorrichtung, um auf ein periodisches Taktsignal zu antworten und um gleichzeitig: (i) ein Ausgangsdatensignal während eines ersten Abschnittes einer Periode des Taktsignals über die Übertragungsleitung zu treiben, (ii) ein Eingangssignal von der Übertragungsleitung während eines Restes der Periode des Taktsignals zu empfangen und (iii) resistiv die Übertragungsleitung während des Restes der Periode des Taktsignals zu begrenzen.
Eingangs-/Ausgangstreiberschaltkreis (36), der aufweist: ein Eingangs-/Ausgangsknoten (48) für das Verbinden mit einer Übertragungsleitung (34) und eine Ausgangstreibersektion (44), die mit dem Eingangs-/Ausgangsknoten verbunden ist, und um ein Ausgangsdatensignal und ein periodisches Taktsignal zu empfangen, wobei die Ausgangstreibersektion konfiguriert ist, um: (i) das Ausgangsdatensignal auf dem Eingangs-/Ausgangsknoten während eines ersten Abschnitts einer Periode des Taktsignals anzutreiben und (ii) den Eingangs-/Ausgangsknoten mit einer Energieversorgungsspannung elektrisch über einen elektrischen Widerstand während eines Restes der Periode des Taktsignals zu verbinden, um die Übertragungsleitung während des Restes der Periode des Taktsignals resistiv zu begrenzen.
Eingangs-/Ausgangstreiberschaltkreis nach Anspruch 14, bei dem die Ausgangstreibersektion im Antriebsmodus arbeitet während des ersten Abschnittes der Periode des Taktsignals und in einem Beendigungsmodus während des Restes der Periode des Taktsignals arbeitet.
Eingangs-/Ausgangstreiberschaltkreis nach Anspruch 14, bei dem die Ausgangstreibersektion aufweist: eine Treibersteuerlogik (50), die verbunden ist, um das Ausgangsdatensignal und das periodische Taktsignal zu empfangen, wobei die Treibersteuerlogik konfiguriert ist, um ein erstes und ein zweites Steuersignal zu erzeugen, ein erstes Schaltelement (52a), das mit dem Eingangs-/Ausgangsknoten verbunden ist, einen ersten elektrischen Widerstand (54a), der zwischen dem ersten Schaltelement und einer ersten Energieversorgungsspannung (V₂) verbunden ist, wobei das erste Schaltelement verbunden ist, um das erste Steuersignal zu empfangen, und konfiguriert ist, um den Eingangs-/Ausgangsknoten mit der ersten Energieversorgungsspannung über den ersten elektrischen Widerstand in Antwort auf das erste Steuersignal zu verbinden, ein zweites Schaltelement (52b), das mit dem Eingangs-/Ausgangsknoten verbunden ist, ein zweiter elektrischer Widerstand (54b), der zwischen dem zweiten Schaltelement und einer zweiten Energieversorgungsspannung (V₁) geschaltet ist, wobei das zweite Schaltelement verbunden ist, um das zweite Steuersignal zu empfangen, und konfiguriert ist, um den Eingangs-/Ausgangsknoten elektrisch mit der zweiten Energieversorgungsspannung über den zweiten elektrischen Widerstand in Antwort auf das zweite Steuersignal zu verbinden, und wobei die Treibersteuerlogik das erste und das zweite Steuersignal erzeugt, so daß das erste und zweite Schaltelement: (i) das Ausgangsdatensignal auf dem Eingangs-/Ausgangsknoten während des ersten Abschnittes der Periode des Taktsignals antreibt, um (ii) den Eingangs-/Ausgangsknoten mit der ersten Energieversorgungsspannung über den ersten elektrischen Widerstand während des Restes der Periode des Taktsignals elektrisch zu koppeln.
Eingangs-/Ausgangstreiberschaltkreis nach Anspruch 16, bei dem die Antriebssteuerlogik die Taktungslogik (56), die angeschlossen ist, um das periodische Taktsignal zu empfangen, und konfiguriert ist, um ein Ausgangssignal, das für den ersten Abschnitt der Periode des Taktsignals ausgeübt wird, zu erzeugen, beinhaltet.
Eingangs-/Ausgangstreiberschaltkreis nach Anspruch 17, bei dem die Taktungslogik durch periodische Übergänge des Taktsignals von einem ersten Spannungsniveau auf ein zweites Spannungsniveau getriggert wird.
Eingangs-/Ausgangstreiberschaltkreis nach Anspruch 17, bei dem die Antriebssteuerlogik das erste und das zweite Steuersignal in Antwort auf das Taktungslogikausgangssignal erzeugt, so daß das erste und das zweite Schaltelement: (i) das Ausgangsdatensignal auf dem Eingangs-/Ausgangsknoten antreibt, wenn das Ausgangssignal der Taktungslogik ausgegeben wird, und (ii) den Eingangs-/Ausgangsknoten elektrisch mit der ersten Energieversorgungsspannung über den ersten elektrischen Widerstand verbindet, wenn das Ausgangssignal der Taktungslogik deaktiviert ist.
Eingangs-/Ausgangstreiberschaltkreis nach Anspruch 14, der weiterhin aufweist eine Eingangssektion, die beinhaltet: einen Differenzverstärker (58) mit einem ersten Eingangsanschluß, der mit dem Eingangs-/Ausgangsknoten verbunden ist und das Eingangssignal empfängt, und einen zweiten Eingangsanschluß, der angeschlossen ist, um eine Referenzspannung zu empfangen, wobei der Differenzverstärker konfiguriert ist, um ein Ausgangssignal zu erzeugen abhängig von einer Spannungsdifferenz zwischen dem Eingangssignal und der Referenzspannung, und ein Speicherelement (60), das angeschlossen ist, um das Ausgangssignal und das Taktsignal zu empfangen, wobei während eines Übergangs des Taktsignals von einem ersten Spannungsniveau zu einem zweiten Spannungsniveau das Speicherelement konfiguriert ist, um das Ausgangssignal zu speichern und das Ausgangssignal als Eingangsdatensignal an einem Ausgangsanschluß bereitzustellen.