JP2561037B2 - クロック信号分配回路 - Google Patents
クロック信号分配回路Info
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、クロック信号の分配方
式に関するものであり、特にクロックスキューが非常に
少ないクロック信号分配回路に関するものである。
式に関するものであり、特にクロックスキューが非常に
少ないクロック信号分配回路に関するものである。
【０００２】
【従来の技術】ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２
３，Ｎｏ．５，Ｏｃｔ．，１９８８，ｐｐ．１２１８−
１２２３に記載された従来のクロック信号分配回路の構
成例を、図８に示す。
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２
３，Ｎｏ．５，Ｏｃｔ．，１９８８，ｐｐ．１２１８−
１２２３に記載された従来のクロック信号分配回路の構
成例を、図８に示す。
【０００３】図８を参照すると、従来のクロック信号分
配回路は、外部の制御信号により入力端子から出力端子
まで信号が伝搬する時間を制御でき、入力端子が入力ク
ロック信号線８１５に接続され、出力端子が出力クロッ
ク信号線８１６ａに接続された電圧制御遅延回路８００
と、入力端子が出力クロック信号線８１６ａに接続さ
れ、出力端子が長配線８１３に接続された出力バッファ
８０９と、入力端子から出力端子まで信号が伝搬する時
間が予め定められた遅延時間で、入力端子が入力クロッ
ク信号線８１５に接続され、出力端子が出力クロック信
号線８１６ｂに接続された遅延回路８１７と、入力端子
が出力クロック信号線８１６ｂに接続され、出力端子が
長配線８１４に接続された出力バッファ８１１と、第１
の入力端子が長配線８１３に接続され、第２の入力端子
が長配線８１４に接続され、第１の入力端子と第２の入
力端子に入力される信号の位相差に対応する信号を出力
端子より出力する位相比較器８０３と、位相比較器８０
３の出力端子に入力端子が接続され、出力端子を持つチ
ャージポンプ回路８０４と、チャージポンプ回路８０４
の出力端子に入力端子が接続され、出力端子が電圧制御
遅延回路８００の制御端子に接続されたローパスフィル
タ回路８０５とから構成されている。
配回路は、外部の制御信号により入力端子から出力端子
まで信号が伝搬する時間を制御でき、入力端子が入力ク
ロック信号線８１５に接続され、出力端子が出力クロッ
ク信号線８１６ａに接続された電圧制御遅延回路８００
と、入力端子が出力クロック信号線８１６ａに接続さ
れ、出力端子が長配線８１３に接続された出力バッファ
８０９と、入力端子から出力端子まで信号が伝搬する時
間が予め定められた遅延時間で、入力端子が入力クロッ
ク信号線８１５に接続され、出力端子が出力クロック信
号線８１６ｂに接続された遅延回路８１７と、入力端子
が出力クロック信号線８１６ｂに接続され、出力端子が
長配線８１４に接続された出力バッファ８１１と、第１
の入力端子が長配線８１３に接続され、第２の入力端子
が長配線８１４に接続され、第１の入力端子と第２の入
力端子に入力される信号の位相差に対応する信号を出力
端子より出力する位相比較器８０３と、位相比較器８０
３の出力端子に入力端子が接続され、出力端子を持つチ
ャージポンプ回路８０４と、チャージポンプ回路８０４
の出力端子に入力端子が接続され、出力端子が電圧制御
遅延回路８００の制御端子に接続されたローパスフィル
タ回路８０５とから構成されている。
【０００４】長配線８１３と長配線８１４の長さが無視
できるほど小さいとき、出力クロック信号線８１６ａと
出力クロック信号線８１６ｂの位相が一致するように、
位相比較器８０３、チャージポンプ回路８０４、ローパ
スフィルタ回路８０５および電圧制御遅延回路８００で
構成されたフェーズロックドループ回路が動作する。す
なわち、出力クロック信号線８１６ｂの位相が出力クロ
ック信号８１６ａの位相より進んでいるとき、その位相
差を位相比較器８０３が検出し、チャージポンプ回路８
０４でその位相差に相当するだけローパスフィルタ回路
８０５を駆動し、電圧制御遅延回路８００の入出力間の
遅延を減少させる。
できるほど小さいとき、出力クロック信号線８１６ａと
出力クロック信号線８１６ｂの位相が一致するように、
位相比較器８０３、チャージポンプ回路８０４、ローパ
スフィルタ回路８０５および電圧制御遅延回路８００で
構成されたフェーズロックドループ回路が動作する。す
なわち、出力クロック信号線８１６ｂの位相が出力クロ
ック信号８１６ａの位相より進んでいるとき、その位相
差を位相比較器８０３が検出し、チャージポンプ回路８
０４でその位相差に相当するだけローパスフィルタ回路
８０５を駆動し、電圧制御遅延回路８００の入出力間の
遅延を減少させる。
【０００５】また、出力クロック信号線８１６ｂの位相
が出力クロック信号線８１６ａの位相より遅れていると
き、その位相差を位相比較器８０３が検出し、チャージ
ポンプ回路８０４でその位相差に相当するだけローパス
フィルタ回路８０５を駆動し、電圧制御遅延回路８００
の入出力間の遅延を増加させる。定常状態では、出力ク
ロック信号８１６ａと出力クロック信号線８１６ｂの位
相が一致する。
が出力クロック信号線８１６ａの位相より遅れていると
き、その位相差を位相比較器８０３が検出し、チャージ
ポンプ回路８０４でその位相差に相当するだけローパス
フィルタ回路８０５を駆動し、電圧制御遅延回路８００
の入出力間の遅延を増加させる。定常状態では、出力ク
ロック信号８１６ａと出力クロック信号線８１６ｂの位
相が一致する。
【０００６】
【発明が解決しようとする課題】図８に示す従来のクロ
ック信号分配回路では、通常は、遅延回路８１７と出力
バッファ８１１は、１つの半導体集積回路で構成され、
電圧制御遅延回路８００、出力バッファ８０９、位相比
較器８０３、チャージポンプ回路８０４およびローパス
フィルタ回路８０５は、別の１つの半導体集積回路で構
成される。この場合、長配線８１３と長配線８１４の長
さが違うため、出力クロック信号線８１６ａと出力クロ
ック信号線８１６ｂの間に位相差が生じた。
ック信号分配回路では、通常は、遅延回路８１７と出力
バッファ８１１は、１つの半導体集積回路で構成され、
電圧制御遅延回路８００、出力バッファ８０９、位相比
較器８０３、チャージポンプ回路８０４およびローパス
フィルタ回路８０５は、別の１つの半導体集積回路で構
成される。この場合、長配線８１３と長配線８１４の長
さが違うため、出力クロック信号線８１６ａと出力クロ
ック信号線８１６ｂの間に位相差が生じた。
【０００７】本発明の目的は、このような従来の欠点を
除去し、配線等の影響で、クロック信号の位相がずれな
いクロック信号分配回路を提供することにある。
除去し、配線等の影響で、クロック信号の位相がずれな
いクロック信号分配回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、外部の制御信
号により入力端子から出力端子まで信号が伝搬する時間
を制御でき、入力端子が入力クロック信号線に接続され
た第１の電圧制御遅延回路と、前記第１の電圧制御遅延
回路の出力端子に入力端子が接続され、外部の制御信号
により入力端子から出力端子まで信号が伝搬する時間を
制御できる第２の電圧制御遅延回路と、前記第２の電圧
制御遅延回路の出力端子に入力端子が接続され、外部の
制御信号により入力端子から出力端子まで信号が伝搬す
る時間を制御できる第３の電圧制御遅延回路と、前記第
１の電圧制御遅延回路の出力端子に入力端子が接続さ
れ、出力端子が第１の長配線に接続された第１の出力バ
ッファと、前記第１の長配線の他方に入力端子が接続さ
れ、出力端子が出力クロック信号線に接続された第１の
入力バッファと、前記出力クロック信号線に入力端子が
接続され、出力端子が第２の長配線に接続された第２の
出力バッファと、前記第２の長配線の他方に入力端子が
接続され、出力端子を持つ第２の入力バッファと、前記
第２の入力バッファの出力端子に第１の入力端子が接続
され、前記第３の電圧制御遅延回路の出力端子に第２の
入力端子が接続され、第１の入力端子と第２の入力端子
に入力される信号の位相差に対応する信号を出力端子よ
り出力する第１の位相比較器と、前記第１の位相比較器
の出力端子に入力端子が接続され、出力端子を持つ第１
のチャージポンプ回路と、前記第１のチャージポンプ回
路の出力端子に入力端子が接続され、出力端子が前記第
２，第３の電圧制御遅延回路の制御端子に接続された第
１のローパスフィルタ回路と、前記入力クロック信号線
に第１の入力端子が接続され、前記第２の電圧制御遅延
回路の出力端子に第２の入力端子が接続され、第１の入
力端子と第２の入力端子に入力される信号の位相差に対
応する信号を出力端子より出力する第２の位相比較器
と、前記第２の位相比較器の出力端子に入力端子が接続
され、出力端子を持つ第２のチャージポンプ回路と、前
記第２のチャージポンプ回路の出力端子に入力端子が接
続され、出力端子が前記第１の電圧制御遅延回路の制御
端子に接続された第２のローパスフィルタ回路とを備
え、第１の長配線と第２の長配線の長さが等しいことを
特徴としている。
号により入力端子から出力端子まで信号が伝搬する時間
を制御でき、入力端子が入力クロック信号線に接続され
た第１の電圧制御遅延回路と、前記第１の電圧制御遅延
回路の出力端子に入力端子が接続され、外部の制御信号
により入力端子から出力端子まで信号が伝搬する時間を
制御できる第２の電圧制御遅延回路と、前記第２の電圧
制御遅延回路の出力端子に入力端子が接続され、外部の
制御信号により入力端子から出力端子まで信号が伝搬す
る時間を制御できる第３の電圧制御遅延回路と、前記第
１の電圧制御遅延回路の出力端子に入力端子が接続さ
れ、出力端子が第１の長配線に接続された第１の出力バ
ッファと、前記第１の長配線の他方に入力端子が接続さ
れ、出力端子が出力クロック信号線に接続された第１の
入力バッファと、前記出力クロック信号線に入力端子が
接続され、出力端子が第２の長配線に接続された第２の
出力バッファと、前記第２の長配線の他方に入力端子が
接続され、出力端子を持つ第２の入力バッファと、前記
第２の入力バッファの出力端子に第１の入力端子が接続
され、前記第３の電圧制御遅延回路の出力端子に第２の
入力端子が接続され、第１の入力端子と第２の入力端子
に入力される信号の位相差に対応する信号を出力端子よ
り出力する第１の位相比較器と、前記第１の位相比較器
の出力端子に入力端子が接続され、出力端子を持つ第１
のチャージポンプ回路と、前記第１のチャージポンプ回
路の出力端子に入力端子が接続され、出力端子が前記第
２，第３の電圧制御遅延回路の制御端子に接続された第
１のローパスフィルタ回路と、前記入力クロック信号線
に第１の入力端子が接続され、前記第２の電圧制御遅延
回路の出力端子に第２の入力端子が接続され、第１の入
力端子と第２の入力端子に入力される信号の位相差に対
応する信号を出力端子より出力する第２の位相比較器
と、前記第２の位相比較器の出力端子に入力端子が接続
され、出力端子を持つ第２のチャージポンプ回路と、前
記第２のチャージポンプ回路の出力端子に入力端子が接
続され、出力端子が前記第１の電圧制御遅延回路の制御
端子に接続された第２のローパスフィルタ回路とを備
え、第１の長配線と第２の長配線の長さが等しいことを
特徴としている。
【０００９】また、本発明は、外部の制御信号により入
力端子から出力端子まで信号が伝搬する時間を制御で
き、入力端子が入力クロック信号線に接続された第１の
電圧制御遅延回路と、外部の制御信号により入力端子か
ら出力端子まで信号が伝搬する時間を制御できるＮ個の
電圧制御遅延回路を、それぞれ入力端子と出力端子を接
続して直線状にし、制御信号を共通とし、前記第１の電
圧制御遅延回路の出力端子に入力端子を接続し、出力端
子を持つ第２の電圧制御遅延回路と、前記第２の電圧制
御遅延回路の出力端子に入力端子が接続された第１の出
力バッファと、前記第１の出力バッファの出力端子に入
力端子が接続された第１の入力バッファと、前記第１の
入力バッファの出力端子に入力端子が接続された第２の
出力バッファと、前記第２の出力バッファの出力端子に
入力端子が接続された第２の入力バッファと、外部の制
御信号により入力端子から出力端子まで信号が伝搬する
時間を制御できるＮ個の電圧制御遅延回路を、それぞれ
入力端子と出力端子を接続して直線状にし、制御信号を
共通とし、前記第２の入力バッファの出力端子に入力端
子を接続し、出力端子を持つ第３の電圧制御遅延回路
と、前記第２の電圧制御遅延回路を構成するＮ個の電圧
制御遅延回路において、各々の電圧制御遅延回路の入力
端子に、出力バッファを接続し、その各々の出力バッフ
ァに長配線を接続し、その各々の長配線の他方に入力バ
ッファを接続し、その各々の入力バッファに出力クロッ
ク信号線を接続し、その各々の出力クロック信号線に接
続した出力バッファと、前記第１の電圧制御遅延回路の
出力端子から出力バッファ、第１の長配線、入力バッフ
ァ、出力クロック信号線を介して接続される出力バッフ
ァの出力端子を第２の長配線に接続し、その長配線の他
方に接続した第３の入力バッファと、前記第３の入力バ
ッファの出力端子に第１の入力端子が接続され、前記第
３の電圧制御遅延回路の出力端子に第２の入力端子が接
続され、第１の入力端子と第２の入力端子に入力される
信号の位相差に対応する信号を出力端子より出力する第
１の位相比較器と、前記第１の位相比較器の出力端子に
入力端子が接続され、出力端子を持つ第１のチャージポ
ンプ回路と、前記第１のチャージポンプ回路の出力端子
に入力端子が接続され、出力端子が前記第２，第３の電
圧制御遅延回路の制御端子に接続された第１のローパス
フィルタ回路と、前記入力クロック信号線に第１の入力
端子が接続され、前記第１の入力バッファの出力端子に
第２の入力端子が接続され、第１の入力端子と第２の入
力端子に入力される信号の位相差に対応する信号を出力
端子より出力する第２の位相比較器と、前記第２の位相
比較器の出力端子に入力端子が接続され、出力端子を持
つ第２のチャージポンプ回路と、前記第２のチャージポ
ンプ回路の出力端子に入力端子が接続され、出力端子が
前記第１の電圧制御遅延回路の制御端子に接続された第
２のローパスフィルタ回路とを備え、第２の電圧制御遅
延回路を構成するＮ個の電圧制御遅延回路の入力端子に
出力バッファを介して接続される長配線の長さを第１の
電圧制御遅延回路の出力端子側から、ｌN ，ｌN-1 ，ｌ
N-2 ，…，ｌ2 ，ｌ1 としたとき、第１の長配線の長さ
がｌN で、ｌ2 ＝ｌ1 ×２，ｌ3 ＝ｌ1 ×３，ｌ4 ＝ｌ
1 ×４，…，ｌN ＝ｌ1 ×Ｎとなることを特徴としてい
る。
力端子から出力端子まで信号が伝搬する時間を制御で
き、入力端子が入力クロック信号線に接続された第１の
電圧制御遅延回路と、外部の制御信号により入力端子か
ら出力端子まで信号が伝搬する時間を制御できるＮ個の
電圧制御遅延回路を、それぞれ入力端子と出力端子を接
続して直線状にし、制御信号を共通とし、前記第１の電
圧制御遅延回路の出力端子に入力端子を接続し、出力端
子を持つ第２の電圧制御遅延回路と、前記第２の電圧制
御遅延回路の出力端子に入力端子が接続された第１の出
力バッファと、前記第１の出力バッファの出力端子に入
力端子が接続された第１の入力バッファと、前記第１の
入力バッファの出力端子に入力端子が接続された第２の
出力バッファと、前記第２の出力バッファの出力端子に
入力端子が接続された第２の入力バッファと、外部の制
御信号により入力端子から出力端子まで信号が伝搬する
時間を制御できるＮ個の電圧制御遅延回路を、それぞれ
入力端子と出力端子を接続して直線状にし、制御信号を
共通とし、前記第２の入力バッファの出力端子に入力端
子を接続し、出力端子を持つ第３の電圧制御遅延回路
と、前記第２の電圧制御遅延回路を構成するＮ個の電圧
制御遅延回路において、各々の電圧制御遅延回路の入力
端子に、出力バッファを接続し、その各々の出力バッフ
ァに長配線を接続し、その各々の長配線の他方に入力バ
ッファを接続し、その各々の入力バッファに出力クロッ
ク信号線を接続し、その各々の出力クロック信号線に接
続した出力バッファと、前記第１の電圧制御遅延回路の
出力端子から出力バッファ、第１の長配線、入力バッフ
ァ、出力クロック信号線を介して接続される出力バッフ
ァの出力端子を第２の長配線に接続し、その長配線の他
方に接続した第３の入力バッファと、前記第３の入力バ
ッファの出力端子に第１の入力端子が接続され、前記第
３の電圧制御遅延回路の出力端子に第２の入力端子が接
続され、第１の入力端子と第２の入力端子に入力される
信号の位相差に対応する信号を出力端子より出力する第
１の位相比較器と、前記第１の位相比較器の出力端子に
入力端子が接続され、出力端子を持つ第１のチャージポ
ンプ回路と、前記第１のチャージポンプ回路の出力端子
に入力端子が接続され、出力端子が前記第２，第３の電
圧制御遅延回路の制御端子に接続された第１のローパス
フィルタ回路と、前記入力クロック信号線に第１の入力
端子が接続され、前記第１の入力バッファの出力端子に
第２の入力端子が接続され、第１の入力端子と第２の入
力端子に入力される信号の位相差に対応する信号を出力
端子より出力する第２の位相比較器と、前記第２の位相
比較器の出力端子に入力端子が接続され、出力端子を持
つ第２のチャージポンプ回路と、前記第２のチャージポ
ンプ回路の出力端子に入力端子が接続され、出力端子が
前記第１の電圧制御遅延回路の制御端子に接続された第
２のローパスフィルタ回路とを備え、第２の電圧制御遅
延回路を構成するＮ個の電圧制御遅延回路の入力端子に
出力バッファを介して接続される長配線の長さを第１の
電圧制御遅延回路の出力端子側から、ｌN ，ｌN-1 ，ｌ
N-2 ，…，ｌ2 ，ｌ1 としたとき、第１の長配線の長さ
がｌN で、ｌ2 ＝ｌ1 ×２，ｌ3 ＝ｌ1 ×３，ｌ4 ＝ｌ
1 ×４，…，ｌN ＝ｌ1 ×Ｎとなることを特徴としてい
る。
【００１０】また、本発明は、外部の制御信号により入
力端子から出力端子まで信号が伝搬する時間を制御で
き、入力端子が入力クロック信号線に接続された電圧制
御遅延回路と、前記電圧制御遅延回路の出力端子に入力
端子が接続され、出力端子が第１の長配線に接続された
第１の出力バッファと、前記第１の長配線の他方に入力
端子が接続され、出力端子が出力クロック信号線に接続
された第１の入力バッファと、前記電圧制御遅延回路の
出力端子に入力端子が接続され、出力端子が第２の長配
線に接続された第２の出力バッファと、前記第２の長配
線の他方に入力端子が接続され、出力端子を持つ第２の
入力バッファと、前記第２の入力バッファの出力端子に
第１の入力端子が接続され、前記入力クロック信号線に
第２の入力端子が接続され、第１の入力端子と第２の入
力端子に入力される信号の位相差に対応する信号を出力
端子より出力する位相比較器と、前記位相比較器の出力
端子に入力端子が接続され、出力端子を持つチャージポ
ンプ回路と、前記チャージポンプ回路の出力端子に入力
端子が接続され、出力端子が前記第１の電圧制御遅延回
路の制御端子に接続されたローパスフィルタ回路とを備
え、第１の長配線と第２の長配線の長さが等しいことを
特徴としている。
力端子から出力端子まで信号が伝搬する時間を制御で
き、入力端子が入力クロック信号線に接続された電圧制
御遅延回路と、前記電圧制御遅延回路の出力端子に入力
端子が接続され、出力端子が第１の長配線に接続された
第１の出力バッファと、前記第１の長配線の他方に入力
端子が接続され、出力端子が出力クロック信号線に接続
された第１の入力バッファと、前記電圧制御遅延回路の
出力端子に入力端子が接続され、出力端子が第２の長配
線に接続された第２の出力バッファと、前記第２の長配
線の他方に入力端子が接続され、出力端子を持つ第２の
入力バッファと、前記第２の入力バッファの出力端子に
第１の入力端子が接続され、前記入力クロック信号線に
第２の入力端子が接続され、第１の入力端子と第２の入
力端子に入力される信号の位相差に対応する信号を出力
端子より出力する位相比較器と、前記位相比較器の出力
端子に入力端子が接続され、出力端子を持つチャージポ
ンプ回路と、前記チャージポンプ回路の出力端子に入力
端子が接続され、出力端子が前記第１の電圧制御遅延回
路の制御端子に接続されたローパスフィルタ回路とを備
え、第１の長配線と第２の長配線の長さが等しいことを
特徴としている。
【００１１】
【作用】クロック信号線の末端のクロック信号の位相を
所望の位相と合わせるため、クロック信号線の末端へク
ロック信号が伝搬する経路と、末端からクロック信号が
戻ってくる経路を用意する。クロック信号線の末端のク
ロック信号の位相は、出力したクロック信号の位相と戻
ってきたクロック信号の位相との中間の位相であること
から、フェーズロックドループ回路を用いて、クロック
信号線の末端のクロック信号の位相を所望の位相と一致
させることができる。
所望の位相と合わせるため、クロック信号線の末端へク
ロック信号が伝搬する経路と、末端からクロック信号が
戻ってくる経路を用意する。クロック信号線の末端のク
ロック信号の位相は、出力したクロック信号の位相と戻
ってきたクロック信号の位相との中間の位相であること
から、フェーズロックドループ回路を用いて、クロック
信号線の末端のクロック信号の位相を所望の位相と一致
させることができる。
【００１２】具体的には、２つのフェーズロックドルー
プ回路と、制御端子により入出力間の遅延時間が制御で
きる電圧制御遅延回路を２つ用いる。第１のフェーズロ
ックドループ回路で、クロック信号線を通って戻ってき
たクロック信号と出力したクロック信号の位相差に相当
する遅延時間を第１の電圧制御遅延回路の入出力間の遅
延時間と等しくし、第２のフェーズロックドループ回路
で、出力したクロック信号の位相と第１の電圧制御遅延
回路を構成する遅延回路の中間点の信号との位相を一致
させる。第１の電圧制御遅延回路を構成する遅延回路の
中間点の信号の位相は、出力したクロック信号の位相と
等しいため、出力したクロック信号の位相とクロック信
号線の末端のクロック信号の位相が一致する。
プ回路と、制御端子により入出力間の遅延時間が制御で
きる電圧制御遅延回路を２つ用いる。第１のフェーズロ
ックドループ回路で、クロック信号線を通って戻ってき
たクロック信号と出力したクロック信号の位相差に相当
する遅延時間を第１の電圧制御遅延回路の入出力間の遅
延時間と等しくし、第２のフェーズロックドループ回路
で、出力したクロック信号の位相と第１の電圧制御遅延
回路を構成する遅延回路の中間点の信号との位相を一致
させる。第１の電圧制御遅延回路を構成する遅延回路の
中間点の信号の位相は、出力したクロック信号の位相と
等しいため、出力したクロック信号の位相とクロック信
号線の末端のクロック信号の位相が一致する。
【００１３】クロック信号線の末端へクロック信号が伝
搬する経路と、末端からクロック信号が戻ってくる経路
が同じ遅延時間になるように構成することで、従来のク
ロック信号分配回路で問題となった配線長等の影響によ
る位相差が生じない。
搬する経路と、末端からクロック信号が戻ってくる経路
が同じ遅延時間になるように構成することで、従来のク
ロック信号分配回路で問題となった配線長等の影響によ
る位相差が生じない。
【００１４】また、本発明では、上述の第１の電圧制御
遅延回路を構成する遅延回路から複数の出力信号を得る
ことで、配線長が１倍、２倍、３倍等でありながら、位
相差が無い複数のクロック信号を得ることができる。
遅延回路を構成する遅延回路から複数の出力信号を得る
ことで、配線長が１倍、２倍、３倍等でありながら、位
相差が無い複数のクロック信号を得ることができる。
【００１５】さらに、本発明では、次のようにしてクロ
ック信号分配回路を作ることもできる。クロック信号線
の末端のクロック信号の位相を所望の位相と合わせるた
め、クロック信号線の末端へクロック信号が伝搬する経
路を配線長、隣接配線等を考慮して模倣した第２のクロ
ック線を用意する。クロック信号線の末端のクロック信
号の位相は、模倣したクロック線の末端の位相と同じで
あるから、この模倣したクロック線の末端の位相と入力
クロックとの位相が一致するように、フェーズロックド
ループ回路を用いて、クロック信号線に出力する位相を
制御することで、クロック信号線の末端のクロック信号
の位相を所望の位相と一致させることができる。
ック信号分配回路を作ることもできる。クロック信号線
の末端のクロック信号の位相を所望の位相と合わせるた
め、クロック信号線の末端へクロック信号が伝搬する経
路を配線長、隣接配線等を考慮して模倣した第２のクロ
ック線を用意する。クロック信号線の末端のクロック信
号の位相は、模倣したクロック線の末端の位相と同じで
あるから、この模倣したクロック線の末端の位相と入力
クロックとの位相が一致するように、フェーズロックド
ループ回路を用いて、クロック信号線に出力する位相を
制御することで、クロック信号線の末端のクロック信号
の位相を所望の位相と一致させることができる。
【００１６】クロック信号線の末端へクロック信号が伝
搬する経路を模倣した信号によりクロック信号線を駆動
するクロック信号の位相を制御するため、従来のクロッ
ク信号分配回路で問題となった配線長等の影響による位
相差が生じない。
搬する経路を模倣した信号によりクロック信号線を駆動
するクロック信号の位相を制御するため、従来のクロッ
ク信号分配回路で問題となった配線長等の影響による位
相差が生じない。
【００１７】
【実施例】次に、図面を参照して本発明の実施例につい
て説明する。
て説明する。
【００１８】図１は、本発明のクロック信号分配回路の
第１の実施例を示すブロック図である。
第１の実施例を示すブロック図である。
【００１９】図１を参照すると、このクロック信号分配
回路は、外部の制御信号により入力端子から出力端子ま
で信号が伝搬する時間を制御でき、入力端子が入力クロ
ック信号線１１５に接続された第１の電圧制御遅延回路
１００と、第１の電圧制御遅延回路１００の出力端子に
入力端子が接続され、外部の制御信号により入力端子か
ら出力端子まで信号が伝搬する時間を制御できる第２の
電圧制御遅延回路１０１と、第２の電圧制御遅延回路１
０１の出力端子に入力端子が接続され、外部の制御信号
により入力端子から出力端子まで信号が伝搬する時間を
制御できる第３の電圧制御遅延回路１０２を備えてい
る。
回路は、外部の制御信号により入力端子から出力端子ま
で信号が伝搬する時間を制御でき、入力端子が入力クロ
ック信号線１１５に接続された第１の電圧制御遅延回路
１００と、第１の電圧制御遅延回路１００の出力端子に
入力端子が接続され、外部の制御信号により入力端子か
ら出力端子まで信号が伝搬する時間を制御できる第２の
電圧制御遅延回路１０１と、第２の電圧制御遅延回路１
０１の出力端子に入力端子が接続され、外部の制御信号
により入力端子から出力端子まで信号が伝搬する時間を
制御できる第３の電圧制御遅延回路１０２を備えてい
る。
【００２０】また、第１の電圧制御遅延回路１００の出
力端子に入力端子が接続され、出力端子が長配線１１３
に接続された出力バッファ１０９と、長配線１１３に入
力端子が接続され、出力端子が出力クロック信号線１１
６に接続された入力バッファ１１０と、出力クロック信
号線１１６に入力端子が接続され、出力端子が長配線１
１４に接続された出力バッファ１１１と、長配線１１４
に入力端子が接続され、出力端子を持つ入力バッファ１
１２を備えている。
力端子に入力端子が接続され、出力端子が長配線１１３
に接続された出力バッファ１０９と、長配線１１３に入
力端子が接続され、出力端子が出力クロック信号線１１
６に接続された入力バッファ１１０と、出力クロック信
号線１１６に入力端子が接続され、出力端子が長配線１
１４に接続された出力バッファ１１１と、長配線１１４
に入力端子が接続され、出力端子を持つ入力バッファ１
１２を備えている。
【００２１】また、入力バッファ１１２の出力端子に第
１の入力端子が接続され、第３の電圧制御遅延回路１０
２の出力端子に第２の入力端子が接続され、第１の入力
端子と第２の入力端子に入力される信号の位相差に対応
する信号を出力端子より出力する第１の位相比較器１０
３と、第１の位相比較器１０３の出力端子に入力端子が
接続され、出力端子を持つ第１のチャージポンプ回路１
０４と、第１のチャージポンプ回路１０４の出力端子に
入力端子が接続され、出力端子が第２の電圧制御遅延回
路１０１と第３の電圧制御遅延回路１０２の制御端子に
接続された第１のローパスフィルタ回路１０５と、入力
クロック信号線１１５に第１の入力端子が接続され、第
２の電圧制御遅延回路１０１の出力端子に第２の入力端
子が接続され、第１の入力端子と第２の入力端子に入力
される信号の位相差に対応する信号を出力端子より出力
する第２の位相比較器１０６と、第２の位相比較器１０
６の出力端子に入力端子が接続され、出力端子を持つ第
２のチャージポンプ回路１０７と、第２のチャージポン
プ回路１０７の出力端子に入力端子が接続され、出力端
子が第１の電圧制御遅延回路１００の制御端子に接続さ
れた第２のローパスフィルタ回路１０８を備えており、
長配線１１３と長配線１１４の長さは等しくなってい
る。
１の入力端子が接続され、第３の電圧制御遅延回路１０
２の出力端子に第２の入力端子が接続され、第１の入力
端子と第２の入力端子に入力される信号の位相差に対応
する信号を出力端子より出力する第１の位相比較器１０
３と、第１の位相比較器１０３の出力端子に入力端子が
接続され、出力端子を持つ第１のチャージポンプ回路１
０４と、第１のチャージポンプ回路１０４の出力端子に
入力端子が接続され、出力端子が第２の電圧制御遅延回
路１０１と第３の電圧制御遅延回路１０２の制御端子に
接続された第１のローパスフィルタ回路１０５と、入力
クロック信号線１１５に第１の入力端子が接続され、第
２の電圧制御遅延回路１０１の出力端子に第２の入力端
子が接続され、第１の入力端子と第２の入力端子に入力
される信号の位相差に対応する信号を出力端子より出力
する第２の位相比較器１０６と、第２の位相比較器１０
６の出力端子に入力端子が接続され、出力端子を持つ第
２のチャージポンプ回路１０７と、第２のチャージポン
プ回路１０７の出力端子に入力端子が接続され、出力端
子が第１の電圧制御遅延回路１００の制御端子に接続さ
れた第２のローパスフィルタ回路１０８を備えており、
長配線１１３と長配線１１４の長さは等しくなってい
る。
【００２２】図２は、電圧制御遅延回路の実施例を示す
図であり、図３は、位相比較器の実施例を示す図であ
り、図４は、チャージポンプ回路の実施例を示す図であ
り、図５は、ローパスフィルタ回路の実施例を示す図で
ある。
図であり、図３は、位相比較器の実施例を示す図であ
り、図４は、チャージポンプ回路の実施例を示す図であ
り、図５は、ローパスフィルタ回路の実施例を示す図で
ある。
【００２３】次に、第１の実施例の動作について説明す
る。図１を参照すると、出力バッファ１０９と出力バッ
ファ１１１、入力バッファ１１０と入力バッファ１１
２、および長配線１１３と長配線１１４がそれぞれ同じ
特性であるため、出力バッファ１０９に入力されたクロ
ック信号と出力クロック信号線１１６のクロック信号の
位相差と、出力クロック信号線１１６のクロック信号と
入力バッファ１１２から出力されるクロック信号の位相
差は等しい。
る。図１を参照すると、出力バッファ１０９と出力バッ
ファ１１１、入力バッファ１１０と入力バッファ１１
２、および長配線１１３と長配線１１４がそれぞれ同じ
特性であるため、出力バッファ１０９に入力されたクロ
ック信号と出力クロック信号線１１６のクロック信号の
位相差と、出力クロック信号線１１６のクロック信号と
入力バッファ１１２から出力されるクロック信号の位相
差は等しい。
【００２４】第１の位相比較器１０３、第１のチャージ
ポンプ回路１０４および第１のローパスフィルタ回路１
０５で構成されるフェーズロックドループ回路により、
第２の電圧制御遅延回路１０１と第３の電圧制御遅延回
路１０２を通る信号の遅延時間は、出力バッファ１０９
に入力されたクロック信号と入力バッファ１１２から出
力されるクロック信号の位相差に相当する時間と等しく
なる。いま、第２の電圧制御遅延回路１０１と第３の電
圧制御遅延回路１０２は同じ特性であるから、第２の電
圧制御遅延回路１０１と第３の電圧制御遅延回路１０２
の接続点の信号の位相は、出力クロック信号線１１６の
信号の位相と等しくなる。
ポンプ回路１０４および第１のローパスフィルタ回路１
０５で構成されるフェーズロックドループ回路により、
第２の電圧制御遅延回路１０１と第３の電圧制御遅延回
路１０２を通る信号の遅延時間は、出力バッファ１０９
に入力されたクロック信号と入力バッファ１１２から出
力されるクロック信号の位相差に相当する時間と等しく
なる。いま、第２の電圧制御遅延回路１０１と第３の電
圧制御遅延回路１０２は同じ特性であるから、第２の電
圧制御遅延回路１０１と第３の電圧制御遅延回路１０２
の接続点の信号の位相は、出力クロック信号線１１６の
信号の位相と等しくなる。
【００２５】一方、第２の位相比較器１０６、第２のチ
ャージポンプ回路１０７および第２のローパスフィルタ
回路１０８で構成されるフェーズロックドループ回路に
より、入力クロック信号線１１５の信号の位相と、第２
の電圧制御遅延回路１０１と第３の電圧制御遅延回路１
０２の接続点の信号の位相は等しくなる。
ャージポンプ回路１０７および第２のローパスフィルタ
回路１０８で構成されるフェーズロックドループ回路に
より、入力クロック信号線１１５の信号の位相と、第２
の電圧制御遅延回路１０１と第３の電圧制御遅延回路１
０２の接続点の信号の位相は等しくなる。
【００２６】すなわち、２つのフェーズロックドループ
回路により、入力クロック信号線１１５と出力クロック
信号線１１６の信号の位相は一致する。さらに、長配線
１１３と長配線１１４が同じ特性であればよいので、配
線長が長くなったり、配線に付く容量等の影響が生じて
も前記の位相は一致する。
回路により、入力クロック信号線１１５と出力クロック
信号線１１６の信号の位相は一致する。さらに、長配線
１１３と長配線１１４が同じ特性であればよいので、配
線長が長くなったり、配線に付く容量等の影響が生じて
も前記の位相は一致する。
【００２７】一般に半導体集積回路のレイアウトで、配
線長、およびその配線に付く容量をほとんど等しくし
て、長配線１１３と長配線１１４を実現することは容易
である。また、複数の半導体集積回路間に供給するクロ
ック信号を考えても、半導体集積回路を保護するパッケ
ージ、接続ピン等の容量、インダクタンスの影響をほと
んど無くして、長配線１１３と長配線１１４を実現する
ことは容易である。
線長、およびその配線に付く容量をほとんど等しくし
て、長配線１１３と長配線１１４を実現することは容易
である。また、複数の半導体集積回路間に供給するクロ
ック信号を考えても、半導体集積回路を保護するパッケ
ージ、接続ピン等の容量、インダクタンスの影響をほと
んど無くして、長配線１１３と長配線１１４を実現する
ことは容易である。
【００２８】また、図１のクロック信号分配回路におい
て、出力バッファ１０９，１１１と入力バッファ１１
０，１１２をそれぞれ削除して短絡した構成でも、本発
明の効果は得られる。
て、出力バッファ１０９，１１１と入力バッファ１１
０，１１２をそれぞれ削除して短絡した構成でも、本発
明の効果は得られる。
【００２９】図６は、本発明の第２の実施例を示すブロ
ック図である。図６を参照すると、このクロック信号分
配回路は、外部の制御信号により入力端子から出力端子
まで信号が伝搬する時間を制御でき、入力端子が入力ク
ロック信号線６１５に接続された第１の電圧制御遅延回
路６００と、外部の制御信号により入力端子から出力端
子まで信号が伝搬する時間を制御できる３個の電圧制御
遅延回路６０１ａ，６０１ｂ，６０１ｃを、それぞれ入
力端子と出力端子を接続して直線状にし、制御信号を共
通とし、第１の電圧制御遅延回路６００の出力端子に入
力端子を接続し、出力端子を持つ第２の電圧制御遅延回
路を備えており、第１の電圧制御遅延回路６００の出力
端子は、出力バッファ６０９、長配線６１３、入力バッ
ファ６１０、出力クロック信号線６１６、出力バッファ
６１１、長配線６１４を介して入力バッファ６１２に接
続され、電圧制御遅延回路６０１ａの出力端子は、出力
バッファ６０９ａ、長配線６１３ａ、入力バッファ６１
０ａ、出力クロック信号線６１６ａを介して出力バッフ
ァ６１１ａに接続され、電圧制御遅延回路６０１ｂの出
力端子は、出力バッファ６０９ｂ、長配線６１３ｂ、入
力バッファ６１０ｂ、出力クロック信号線６１６ｂを介
して出力バッファ６１１ｂに接続され、電圧制御遅延回
路６０１ｃの出力端子は、出力バッファ６０９ｃ、入力
バッファ６１０ｃ、出力バッファ６１１ｃを介して入力
バッファ６１２ｃに接続されている。
ック図である。図６を参照すると、このクロック信号分
配回路は、外部の制御信号により入力端子から出力端子
まで信号が伝搬する時間を制御でき、入力端子が入力ク
ロック信号線６１５に接続された第１の電圧制御遅延回
路６００と、外部の制御信号により入力端子から出力端
子まで信号が伝搬する時間を制御できる３個の電圧制御
遅延回路６０１ａ，６０１ｂ，６０１ｃを、それぞれ入
力端子と出力端子を接続して直線状にし、制御信号を共
通とし、第１の電圧制御遅延回路６００の出力端子に入
力端子を接続し、出力端子を持つ第２の電圧制御遅延回
路を備えており、第１の電圧制御遅延回路６００の出力
端子は、出力バッファ６０９、長配線６１３、入力バッ
ファ６１０、出力クロック信号線６１６、出力バッファ
６１１、長配線６１４を介して入力バッファ６１２に接
続され、電圧制御遅延回路６０１ａの出力端子は、出力
バッファ６０９ａ、長配線６１３ａ、入力バッファ６１
０ａ、出力クロック信号線６１６ａを介して出力バッフ
ァ６１１ａに接続され、電圧制御遅延回路６０１ｂの出
力端子は、出力バッファ６０９ｂ、長配線６１３ｂ、入
力バッファ６１０ｂ、出力クロック信号線６１６ｂを介
して出力バッファ６１１ｂに接続され、電圧制御遅延回
路６０１ｃの出力端子は、出力バッファ６０９ｃ、入力
バッファ６１０ｃ、出力バッファ６１１ｃを介して入力
バッファ６１２ｃに接続されている。
【００３０】また、外部の制御信号により入力端子から
出力端子まで信号が伝搬する時間を制御できる３個の電
圧制御遅延回路６０２ａ，６０２ｂ，６０２ｃを、それ
ぞれ入力端子と出力端子を接続して直線状にし、制御信
号を共通とし、入力バッファ６１２ｃの出力端子に入力
端子を接続し、出力端子を持つ第３の電圧制御遅延回路
と、入力バッファ６１２の出力端子に第１の入力端子が
接続され、電圧制御遅延回路６０２ｃの出力端子に第２
の入力端子が接続され、第１の入力端子と第２の入力端
子に入力される信号の位相差に対応する信号を出力端子
より出力する第１の位相比較器６０３と、第１の位相比
較器６０３の出力端子に入力端子が接続され、出力端子
を持つ第１のチャージポンプ回路６０４と、第１のチャ
ージポンプ回路６０４の出力端子に入力端子が接続さ
れ、出力端子が第２および第３の電圧制御遅延回路の制
御端子に接続された第１のローパスフィルタ回路６０５
を備えている。
出力端子まで信号が伝搬する時間を制御できる３個の電
圧制御遅延回路６０２ａ，６０２ｂ，６０２ｃを、それ
ぞれ入力端子と出力端子を接続して直線状にし、制御信
号を共通とし、入力バッファ６１２ｃの出力端子に入力
端子を接続し、出力端子を持つ第３の電圧制御遅延回路
と、入力バッファ６１２の出力端子に第１の入力端子が
接続され、電圧制御遅延回路６０２ｃの出力端子に第２
の入力端子が接続され、第１の入力端子と第２の入力端
子に入力される信号の位相差に対応する信号を出力端子
より出力する第１の位相比較器６０３と、第１の位相比
較器６０３の出力端子に入力端子が接続され、出力端子
を持つ第１のチャージポンプ回路６０４と、第１のチャ
ージポンプ回路６０４の出力端子に入力端子が接続さ
れ、出力端子が第２および第３の電圧制御遅延回路の制
御端子に接続された第１のローパスフィルタ回路６０５
を備えている。
【００３１】また、入力クロック信号線６１５に第１の
入力端子が接続され、入力バッファ６１０ｃの出力端子
に第２の入力端子が接続され、第１の入力端子と第２の
入力端子に入力される信号の位相差に対応する信号を出
力端子より出力する第２の位相比較器６０６と、第２の
位相比較器６０６の出力端子に入力端子が接続され、出
力端子を持つ第２のチャージポンプ回路６０７と、第２
のチャージポンプ回路６０７の出力端子に入力端子が接
続され、出力端子が第１の電圧制御遅延回路６００の制
御端子に接続された第２のローパスフィルタ回路６０８
とを備えている。
入力端子が接続され、入力バッファ６１０ｃの出力端子
に第２の入力端子が接続され、第１の入力端子と第２の
入力端子に入力される信号の位相差に対応する信号を出
力端子より出力する第２の位相比較器６０６と、第２の
位相比較器６０６の出力端子に入力端子が接続され、出
力端子を持つ第２のチャージポンプ回路６０７と、第２
のチャージポンプ回路６０７の出力端子に入力端子が接
続され、出力端子が第１の電圧制御遅延回路６００の制
御端子に接続された第２のローパスフィルタ回路６０８
とを備えている。
【００３２】次に、第２の実施例の動作について説明す
る。第２の電圧制御遅延回路を構成する３個の電圧制御
遅延回路の入力端子に出力バッファを介して接続される
長配線の長さを、第１の電圧制御遅延回路６００の出力
端子側から、ｌ3 ，ｌ2 ，ｌ1 としたとき、長配線６１
３の長さがｌ3 で、ｌ2 ＝ｌ1 ×２，ｌ3 ＝ｌ1 ×３と
なる。
る。第２の電圧制御遅延回路を構成する３個の電圧制御
遅延回路の入力端子に出力バッファを介して接続される
長配線の長さを、第１の電圧制御遅延回路６００の出力
端子側から、ｌ3 ，ｌ2 ，ｌ1 としたとき、長配線６１
３の長さがｌ3 で、ｌ2 ＝ｌ1 ×２，ｌ3 ＝ｌ1 ×３と
なる。
【００３３】図６を参照すると、出力バッファは全て同
じ特性で、また入力バッファも全て同じ特性である。ま
た、長配線６１３ａの長さは、長配線６１３ｂの２倍あ
り、長配線６１３の長さは、長配線６１３ｂの３倍あ
る。従って、第１の位相比較器６０３、第１のチャージ
ポンプ回路６０４および第１のローパスフィルタ回路６
０５で構成されるフェーズロックドループ回路により、
第２の電圧制御遅延回路と第３の電圧制御遅延回路を通
る信号の遅延時間を、第１の電圧制御遅延回路６００の
出力するクロック信号と入力バッファ６１２から出力さ
れるクロック信号の位相差に相当する時間と等しくする
と、図１の第１の実施例と同様に、入力バッファ６１０
ｃと出力バッファ６１１ｃの接続点の信号の位相は、出
力クロック信号線６１６の信号の位相と等しくなる。
じ特性で、また入力バッファも全て同じ特性である。ま
た、長配線６１３ａの長さは、長配線６１３ｂの２倍あ
り、長配線６１３の長さは、長配線６１３ｂの３倍あ
る。従って、第１の位相比較器６０３、第１のチャージ
ポンプ回路６０４および第１のローパスフィルタ回路６
０５で構成されるフェーズロックドループ回路により、
第２の電圧制御遅延回路と第３の電圧制御遅延回路を通
る信号の遅延時間を、第１の電圧制御遅延回路６００の
出力するクロック信号と入力バッファ６１２から出力さ
れるクロック信号の位相差に相当する時間と等しくする
と、図１の第１の実施例と同様に、入力バッファ６１０
ｃと出力バッファ６１１ｃの接続点の信号の位相は、出
力クロック信号線６１６の信号の位相と等しくなる。
【００３４】一方、第２の位相比較器６０６、第２のチ
ャージポンプ回路６０７および第２のローパスフィルタ
回路６０８で構成されるフェーズロックドループ回路に
より、入力クロック信号線６１５の信号の位相と、入力
バッファ６１０ｃと出力バッファ６１１ｃの接続点の信
号の位相は等しくなる。
ャージポンプ回路６０７および第２のローパスフィルタ
回路６０８で構成されるフェーズロックドループ回路に
より、入力クロック信号線６１５の信号の位相と、入力
バッファ６１０ｃと出力バッファ６１１ｃの接続点の信
号の位相は等しくなる。
【００３５】すなわち、２つのフェーズロックドループ
回路により、入力クロック信号線６１５と出力クロック
信号線６１６の信号の位相は一致する。さらに、第２の
電圧制御遅延回路と第３の電圧制御遅延回路を構成する
６つの電圧制御回路は全て同じ特性であり、かつ、長配
線６１３ａの長さは、長配線６１３ｂの２倍あり、長配
線６１３の長さは、長配線６１３ｂの３倍あるので、出
力クロック信号線６１６、出力クロック信号線６１６お
よび出力クロック信号線６１６ｂの位相は等しくなる。
回路により、入力クロック信号線６１５と出力クロック
信号線６１６の信号の位相は一致する。さらに、第２の
電圧制御遅延回路と第３の電圧制御遅延回路を構成する
６つの電圧制御回路は全て同じ特性であり、かつ、長配
線６１３ａの長さは、長配線６１３ｂの２倍あり、長配
線６１３の長さは、長配線６１３ｂの３倍あるので、出
力クロック信号線６１６、出力クロック信号線６１６お
よび出力クロック信号線６１６ｂの位相は等しくなる。
【００３６】さらに、長配線６１３が同じ特性で、長配
線６１３ａの長さは、長配線６１３ｂの２倍あり、長配
線６１３の長さは、長配線６１３ｂの３倍あればよいの
で、配線長が長くなったり、配線に付く容量等の影響が
生じても、前記の位相は一致する。
線６１３ａの長さは、長配線６１３ｂの２倍あり、長配
線６１３の長さは、長配線６１３ｂの３倍あればよいの
で、配線長が長くなったり、配線に付く容量等の影響が
生じても、前記の位相は一致する。
【００３７】一般に半導体集積回路のレイアウトで、配
線長、およびその配線に付く容量をほとんど等しくし
て、前記の長配線の要求を実現することは容易である。
また、複数の半導体集積回路間に供給するクロック信号
を考えても、半導体集積回路を保護するパッケージ、接
続ピン等の容量、インダクタンスの影響をほとんど等し
くして、前記の長配線の要求を実現することは容易であ
る。
線長、およびその配線に付く容量をほとんど等しくし
て、前記の長配線の要求を実現することは容易である。
また、複数の半導体集積回路間に供給するクロック信号
を考えても、半導体集積回路を保護するパッケージ、接
続ピン等の容量、インダクタンスの影響をほとんど等し
くして、前記の長配線の要求を実現することは容易であ
る。
【００３８】また、図６の第２の実施例において、全て
の出力バッファと全ての入力バッファをそれぞれ削除し
て短絡した構成でも、本発明の効果は得られる。
の出力バッファと全ての入力バッファをそれぞれ削除し
て短絡した構成でも、本発明の効果は得られる。
【００３９】また、第２および第３の電圧制御遅延回路
をそれぞれ３個の電圧制御遅延回路で構成したが、これ
に限るものではなく、任意の複数個の電圧制御遅延回路
で構成してもよい。
をそれぞれ３個の電圧制御遅延回路で構成したが、これ
に限るものではなく、任意の複数個の電圧制御遅延回路
で構成してもよい。
【００４０】図７は、本発明の第３の実施例を示すブロ
ック図である。
ック図である。
【００４１】図７を参照すると、このクロック信号分配
回路は、外部の制御信号により入力端子から出力端子ま
で信号が伝搬する時間を制御でき、入力端子が入力クロ
ック信号線７１５に接続された電圧制御遅延回路７００
と、電圧制御遅延回路７００の出力端子に入力端子が接
続され、出力端子が長配線７１３に接続された出力バッ
ファ７０９と、長配線７１３の他方に入力端子が接続さ
れ、出力端子が出力クロック信号線７１６に接続された
入力バッファ７１０と、電圧制御遅延回路７００の出力
端子に入力端子が接続され、出力端子が長配線７１４に
接続された出力バッファ７１１と、長配線７１４の他方
に入力端子が接続され、出力端子を持つ入力バッファ７
１２を備えている。
回路は、外部の制御信号により入力端子から出力端子ま
で信号が伝搬する時間を制御でき、入力端子が入力クロ
ック信号線７１５に接続された電圧制御遅延回路７００
と、電圧制御遅延回路７００の出力端子に入力端子が接
続され、出力端子が長配線７１３に接続された出力バッ
ファ７０９と、長配線７１３の他方に入力端子が接続さ
れ、出力端子が出力クロック信号線７１６に接続された
入力バッファ７１０と、電圧制御遅延回路７００の出力
端子に入力端子が接続され、出力端子が長配線７１４に
接続された出力バッファ７１１と、長配線７１４の他方
に入力端子が接続され、出力端子を持つ入力バッファ７
１２を備えている。
【００４２】また、入力バッファ７１２の出力端子に第
１の入力端子が接続され、入力クロック信号線７１５に
第２の入力端子が接続され、第１の入力端子と第２の入
力端子に入力される信号の位相差に対応する信号を出力
端子より出力する位相比較器７０３と、位相比較器７０
３の出力端子に入力端子が接続され、出力端子を持つチ
ャージポンプ回路７０４と、チャージポンプ回路７０４
の出力端子に入力端子が接続され、出力端子が電圧制御
遅延回路７００の制御端子に接続されたローパスフィル
タ回路７０５とを備えており、長配線７１３と長配線７
１４の長さは等しくなっている。
１の入力端子が接続され、入力クロック信号線７１５に
第２の入力端子が接続され、第１の入力端子と第２の入
力端子に入力される信号の位相差に対応する信号を出力
端子より出力する位相比較器７０３と、位相比較器７０
３の出力端子に入力端子が接続され、出力端子を持つチ
ャージポンプ回路７０４と、チャージポンプ回路７０４
の出力端子に入力端子が接続され、出力端子が電圧制御
遅延回路７００の制御端子に接続されたローパスフィル
タ回路７０５とを備えており、長配線７１３と長配線７
１４の長さは等しくなっている。
【００４３】次に、第３の実施例の動作について説明す
る。図７を参照すると、出力バッファ７０９と出力バッ
ファ７１１、入力バッファ７１０と入力バッファ７１
２、および長配線７１３と長配線７１４がそれぞれ同じ
特性であるため、出力バッファ７０９に入力されたクロ
ック信号と出力クロック信号線７１６のクロック信号の
位相差と、出力バッファ７１１に入力されたクロック信
号と出力クロック信号線７１６のクロック信号の位相差
は、等しい。
る。図７を参照すると、出力バッファ７０９と出力バッ
ファ７１１、入力バッファ７１０と入力バッファ７１
２、および長配線７１３と長配線７１４がそれぞれ同じ
特性であるため、出力バッファ７０９に入力されたクロ
ック信号と出力クロック信号線７１６のクロック信号の
位相差と、出力バッファ７１１に入力されたクロック信
号と出力クロック信号線７１６のクロック信号の位相差
は、等しい。
【００４４】位相比較器７０３、チャージポンプ回路７
０４およびローパスフィルタ回路７０５で構成されるフ
ェーズロックドループ回路により、入力クロック信号線
７１５の信号の位相と、第２の入力バッファ７１２から
出力される信号の位相は等しくなる。
０４およびローパスフィルタ回路７０５で構成されるフ
ェーズロックドループ回路により、入力クロック信号線
７１５の信号の位相と、第２の入力バッファ７１２から
出力される信号の位相は等しくなる。
【００４５】すなわち、入力クロック信号線７１５と出
力クロック信号線７１６の信号の位相は一致する。さら
に、長配線７１３と長配線７１４が同じ特性であればよ
いので、配線長が長くなったり、配線に付く容量等の影
響が生じても、前記の位相は一致する。
力クロック信号線７１６の信号の位相は一致する。さら
に、長配線７１３と長配線７１４が同じ特性であればよ
いので、配線長が長くなったり、配線に付く容量等の影
響が生じても、前記の位相は一致する。
【００４６】一般に、半導体集積回路のレイアウトにお
いて、配線長、およびその配線に付く容量をほとんど等
しくして、長配線７１３と長配線７１４を実現すること
は容易である。また、複数の半導体集積回路間に供給す
るクロック信号を考えても、半導体集積回路を保護する
パッケージと、接続ピン等の容量、インダクタンスの影
響をほとんど等しくして、長配線７１３と長配線７１４
を実現することが容易である。
いて、配線長、およびその配線に付く容量をほとんど等
しくして、長配線７１３と長配線７１４を実現すること
は容易である。また、複数の半導体集積回路間に供給す
るクロック信号を考えても、半導体集積回路を保護する
パッケージと、接続ピン等の容量、インダクタンスの影
響をほとんど等しくして、長配線７１３と長配線７１４
を実現することが容易である。
【００４７】また、図７の第３の実施例において、出力
バッファ７０９，７１１と入力バッファ７１０，７１２
をそれぞれ削除して短絡した構成でも、本発明の効果は
得られる。
バッファ７０９，７１１と入力バッファ７１０，７１２
をそれぞれ削除して短絡した構成でも、本発明の効果は
得られる。
【００４８】
【発明の効果】以上説明したように、本発明のクロック
信号分配回路では、配線の影響をも考慮してクロック信
号の位相を合わせるため、常にクロックの位相が所望の
位相と一致する。
信号分配回路では、配線の影響をも考慮してクロック信
号の位相を合わせるため、常にクロックの位相が所望の
位相と一致する。
【００４９】一般に半導体集積回路のレイアウトで、配
線長、およびその配線に付く容量をほとんど等しくし
て、所望の同じ配線を複数実現することは容易である。
また、複数の半導体集積回路間に供給するクロック信号
を考えても、半導体集積回路を保護するパッケージ、接
続ピン等の容量、インダクタンスの影響をほとんど等し
くして、所望の複数の配線を実現することは容易であ
る。従って、本発明のクロック信号分配回路では、常に
クロックの位相が所望の位相と一致する。
線長、およびその配線に付く容量をほとんど等しくし
て、所望の同じ配線を複数実現することは容易である。
また、複数の半導体集積回路間に供給するクロック信号
を考えても、半導体集積回路を保護するパッケージ、接
続ピン等の容量、インダクタンスの影響をほとんど等し
くして、所望の複数の配線を実現することは容易であ
る。従って、本発明のクロック信号分配回路では、常に
クロックの位相が所望の位相と一致する。
【００５０】また、本発明のクロック信号分配回路は、
１つのチップからなる半導体集積回路の中のクロック分
配のみでなく、複数のチップからなる回路にクロックを
分配する場合にも適用できる。
１つのチップからなる半導体集積回路の中のクロック分
配のみでなく、複数のチップからなる回路にクロックを
分配する場合にも適用できる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の電圧制御遅延回路の実施例を示す図で
ある。
ある。
【図３】本発明の位相比較器の実施例を示す図である。
【図４】本発明のチャージポンプ回路の実施例を示す図
である。
である。
【図５】本発明のローパスフィルタ回路の実施例を示す
図である。
図である。
【図６】本発明の第２の実施例を示すブロック図であ
る。
る。
【図７】本発明の第３の実施例を示すブロック図であ
る。
る。
【図８】クロック信号分配回路の従来例を示すブロック
図である。
図である。
１００，１０１，１０２，６００，６０１ａ，６０１
ｂ，６０１ｃ，６０２ａ，６０２ｂ，６０２ｃ，７００
電圧制御遅延回路 １０３，１０６，６０３，６０６，７０３ 位相比較器 １０４，１０７，６０４，６０７，７０４ チャージポ
ンプ回路 １０５，１０８，６０５，６０８，７０５ ローパスフ
ィルタ回路 １０９，１１１，６０９，６０９ａ，６０９ｂ，６０９
ｃ，６１１，６１１ａ，６１１ｂ，６１１ｃ，７０９，
７１１ 出力バッファ １１０，１１２，６１０，６１０ａ，６１０ｂ，６１０
ｃ，６１２，６１２ｃ，７１０，７１２ 入力バッファ １１３，１１４，６１３，６１３ａ，６１３ｂ，６１
４，７１３，７１４ 長配線 １１５，６１５，７１５ 入力クロック信号線 １１６，６１６，６１６ａ，６１６ｂ，７１６ 出力ク
ロック信号線
ｂ，６０１ｃ，６０２ａ，６０２ｂ，６０２ｃ，７００
電圧制御遅延回路 １０３，１０６，６０３，６０６，７０３ 位相比較器 １０４，１０７，６０４，６０７，７０４ チャージポ
ンプ回路 １０５，１０８，６０５，６０８，７０５ ローパスフ
ィルタ回路 １０９，１１１，６０９，６０９ａ，６０９ｂ，６０９
ｃ，６１１，６１１ａ，６１１ｂ，６１１ｃ，７０９，
７１１ 出力バッファ １１０，１１２，６１０，６１０ａ，６１０ｂ，６１０
ｃ，６１２，６１２ｃ，７１０，７１２ 入力バッファ １１３，１１４，６１３，６１３ａ，６１３ｂ，６１
４，７１３，７１４ 長配線 １１５，６１５，７１５ 入力クロック信号線 １１６，６１６，６１６ａ，６１６ｂ，７１６ 出力ク
ロック信号線
Claims (6)
- 【請求項１】外部の制御信号により入力端子から出力端
子まで信号が伝搬する時間を制御でき、入力端子が入力
クロック信号線に接続された第１の電圧制御遅延回路
と、 前記第１の電圧制御遅延回路の出力端子に入力端子が接
続され、外部の制御信号により入力端子から出力端子ま
で信号が伝搬する時間を制御できる第２の電圧制御遅延
回路と、 前記第２の電圧制御遅延回路の出力端子に入力端子が接
続され、外部の制御信号により入力端子から出力端子ま
で信号が伝搬する時間を制御できる第３の電圧制御遅延
回路と、 前記第１の電圧制御遅延回路の出力端子に入力端子が接
続され、出力端子が第１の長配線に接続された第１の出
力バッファと、 前記第１の長配線の他方に入力端子が接続され、出力端
子が出力クロック信号線に接続された第１の入力バッフ
ァと、 前記出力クロック信号線に入力端子が接続され、出力端
子が第２の長配線に接続された第２の出力バッファと、 前記第２の長配線の他方に入力端子が接続され、出力端
子を持つ第２の入力バッファと、 前記第２の入力バッファの出力端子に第１の入力端子が
接続され、前記第３の電圧制御遅延回路の出力端子に第
２の入力端子が接続され、第１の入力端子と第２の入力
端子に入力される信号の位相差に対応する信号を出力端
子より出力する第１の位相比較器と、 前記第１の位相比較器の出力端子に入力端子が接続さ
れ、出力端子を持つ第１のチャージポンプ回路と、 前記第１のチャージポンプ回路の出力端子に入力端子が
接続され、出力端子が前記第２，第３の電圧制御遅延回
路の制御端子に接続された第１のローパスフィルタ回路
と、 前記入力クロック信号線に第１の入力端子が接続され、
前記第２の電圧制御遅延回路の出力端子に第２の入力端
子が接続され、第１の入力端子と第２の入力端子に入力
される信号の位相差に対応する信号を出力端子より出力
する第２の位相比較器と、 前記第２の位相比較器の出力端子に入力端子が接続さ
れ、出力端子を持つ第２のチャージポンプ回路と、 前記第２のチャージポンプ回路の出力端子に入力端子が
接続され、出力端子が前記第１の電圧制御遅延回路の制
御端子に接続された第２のローパスフィルタ回路とを備
え、 第１の長配線と第２の長配線の長さが等しいことを特徴
とするクロック信号分配回路。 - 【請求項２】請求項１記載のクロック信号分配回路にお
いて、第１および第２の入力バッファと第１および第２
の出力バッファを削除し、それぞれ短絡したことを特徴
とするクロック信号分配回路。 - 【請求項３】外部の制御信号により入力端子から出力端
子まで信号が伝搬する時間を制御でき、入力端子が入力
クロック信号線に接続された第１の電圧制御遅延回路
と、 外部の制御信号により入力端子から出力端子まで信号が
伝搬する時間を制御できるＮ個の電圧制御遅延回路を、
それぞれ入力端子と出力端子を接続して直線状にし、制
御信号を共通とし、前記第１の電圧制御遅延回路の出力
端子に入力端子を接続し、出力端子を持つ第２の電圧制
御遅延回路と、 前記第２の電圧制御遅延回路の出力端子に入力端子が接
続された第１の出力バッファと、 前記第１の出力バッファの出力端子に入力端子が接続さ
れた第１の入力バッファと、 前記第１の入力バッファの出力端子に入力端子が接続さ
れた第２の出力バッファと、 前記第２の出力バッファの出力端子に入力端子が接続さ
れた第２の入力バッファと、 外部の制御信号により入力端子から出力端子まで信号が
伝搬する時間を制御できるＮ個の電圧制御遅延回路を、
それぞれ入力端子と出力端子を接続して直線状にし、制
御信号を共通とし、前記第２の入力バッファの出力端子
に入力端子を接続し、出力端子を持つ第３の電圧制御遅
延回路と、 前記第２の電圧制御遅延回路を構成するＮ個の電圧制御
遅延回路において、各々の電圧制御遅延回路の入力端子
に、出力バッファを接続し、その各々の出力バッファに
長配線を接続し、その各々の長配線の他方に入力バッフ
ァを接続し、その各々の入力バッファに出力クロック信
号線を接続し、その各々の出力クロック信号線に接続し
た出力バッファと、 前記第１の電圧制御遅延回路の出力端子から出力バッフ
ァ、第１の長配線、入力バッファ、出力クロック信号線
を介して接続される出力バッファの出力端子を第２の長
配線に接続し、その長配線の他方に接続した第３の入力
バッファと、 前記第３の入力バッファの出力端子に第１の入力端子が
接続され、前記第３の電圧制御遅延回路の出力端子に第
２の入力端子が接続され、第１の入力端子と第２の入力
端子に入力される信号の位相差に対応する信号を出力端
子より出力する第１の位相比較器と、 前記第１の位相比較器の出力端子に入力端子が接続さ
れ、出力端子を持つ第１のチャージポンプ回路と、 前記第１のチャージポンプ回路の出力端子に入力端子が
接続され、出力端子が前記第２，第３の電圧制御遅延回
路の制御端子に接続された第１のローパスフィルタ回路
と、 前記入力クロック信号線に第１の入力端子が接続され、
前記第１の入力バッファの出力端子に第２の入力端子が
接続され、第１の入力端子と第２の入力端子に入力され
る信号の位相差に対応する信号を出力端子より出力する
第２の位相比較器と、 前記第２の位相比較器の出力端子に入力端子が接続さ
れ、出力端子を持つ第２のチャージポンプ回路と、 前記第２のチャージポンプ回路の出力端子に入力端子が
接続され、出力端子が前記第１の電圧制御遅延回路の制
御端子に接続された第２のローパスフィルタ回路とを備
え、 第２の電圧制御遅延回路を構成するＮ個の電圧制御遅延
回路の入力端子に出力バッファを介して接続される長配
線の長さを第１の電圧制御遅延回路の出力端子側から、
ｌN ，ｌN-1 ，ｌN-2 ，…，ｌ2 ，ｌ1 としたとき、第
１の長配線の長さがｌN で、ｌ2 ＝ｌ1 ×２，ｌ3 ＝ｌ
1 ×３，ｌ4 ＝ｌ1 ×４，…，ｌN ＝ｌ1 ×Ｎとなるこ
とを特徴とするクロック信号分配回路。 - 【請求項４】請求項３記載のクロック信号分配回路にお
いて、全ての入力バッファと全ての出力バッファを削除
し、それぞれ短絡したことを特徴とするクロック信号分
配回路。 - 【請求項５】外部の制御信号により入力端子から出力端
子まで信号が伝搬する時間を制御でき、入力端子が入力
クロック信号線に接続された電圧制御遅延回路と、 前記電圧制御遅延回路の出力端子に入力端子が接続さ
れ、出力端子が第１の長配線に接続された第１の出力バ
ッファと、 前記第１の長配線の他方に入力端子が接続され、出力端
子が出力クロック信号線に接続された第１の入力バッフ
ァと、 前記電圧制御遅延回路の出力端子に入力端子が接続さ
れ、出力端子が第２の長配線に接続された第２の出力バ
ッファと、 前記第２の長配線の他方に入力端子が接続され、出力端
子を持つ第２の入力バッファと、 前記第２の入力バッファの出力端子に第１の入力端子が
接続され、前記入力クロック信号線に第２の入力端子が
接続され、第１の入力端子と第２の入力端子に入力され
る信号の位相差に対応する信号を出力端子より出力する
位相比較器と、 前記位相比較器の出力端子に入力端子が接続され、出力
端子を持つチャージポンプ回路と、 前記チャージポンプ回路の出力端子に入力端子が接続さ
れ、出力端子が前記第１の電圧制御遅延回路の制御端子
に接続されたローパスフィルタ回路とを備え、 第１の長配線と第２の長配線の長さが等しいことを特徴
とするクロック信号分配回路。 - 【請求項６】請求項５記載のクロック信号分配回路にお
いて、第１および第２の入力バッファと第１および第２
の出力バッファを削除し、それぞれ短絡したことを特徴
とするクロック信号分配回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204080A JP2561037B2 (ja) | 1994-08-30 | 1994-08-30 | クロック信号分配回路 |
| US08/521,433 US5670903A (en) | 1994-08-30 | 1995-08-30 | Clock signal distribution circuit having a small clock skew |
| DE19531962A DE19531962C2 (de) | 1994-08-30 | 1995-08-30 | Taktsignalverteilerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204080A JP2561037B2 (ja) | 1994-08-30 | 1994-08-30 | クロック信号分配回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0869339A JPH0869339A (ja) | 1996-03-12 |
| JP2561037B2 true JP2561037B2 (ja) | 1996-12-04 |
Family
ID=16484454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204080A Expired - Lifetime JP2561037B2 (ja) | 1994-08-30 | 1994-08-30 | クロック信号分配回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5670903A (ja) |
| JP (1) | JP2561037B2 (ja) |
| DE (1) | DE19531962C2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69533983T3 (de) * | 1994-12-16 | 2013-03-14 | Shiseido Co. Ltd. | Lippenstiftzusammensetzung |
| TW378289B (en) * | 1995-10-20 | 2000-01-01 | Matsushita Electric Ind Co Ltd | Phase adjusting circuit, system including the same and phase adjusting method |
| JP3688392B2 (ja) * | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
| JP3694998B2 (ja) * | 1996-08-05 | 2005-09-14 | ソニー株式会社 | 電圧発生回路 |
| US5880612A (en) * | 1996-10-17 | 1999-03-09 | Samsung Electronics Co., Ltd. | Signal de-skewing using programmable dual delay-locked loop |
| US6002282A (en) * | 1996-12-16 | 1999-12-14 | Xilinx, Inc. | Feedback apparatus for adjusting clock delay |
| JP3739525B2 (ja) | 1996-12-27 | 2006-01-25 | 富士通株式会社 | 可変遅延回路及び半導体集積回路装置 |
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