JPH08116241A - クロックスキュー低減回路 - Google Patents
クロックスキュー低減回路Info
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- JPH08116241A JPH08116241A JP7239412A JP23941295A JPH08116241A JP H08116241 A JPH08116241 A JP H08116241A JP 7239412 A JP7239412 A JP 7239412A JP 23941295 A JP23941295 A JP 23941295A JP H08116241 A JPH08116241 A JP H08116241A
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- 230000009467 reduction Effects 0.000 title claims abstract description 23
- 238000012937 correction Methods 0.000 claims abstract description 40
- 238000001514 detection method Methods 0.000 claims abstract description 32
- 238000012935 Averaging Methods 0.000 claims abstract description 24
- 239000004020 conductor Substances 0.000 claims description 55
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 15
- 238000013461 design Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 設計ルールの構造化された集合体や複数のク
ロック分配経路に起因する信号遅延の変動量の推定を必
要とすることなくクロックスキューを低減する。 【構成】 クロックスキュー低減回路において、複数の
位相エラー補正回路の後段に、複数の位相エラー補正信
号を平均化する平均化手段を設けた。この位相エラー補
正回路は、位相検出回路１１と、その後段に設けられた
チャージポンプ１７とからなる。この位相検出回路１１
の入力端子１２にはシステムクロックが入力されるよう
になっている。また、平均化手段は、ループフィルタ１
８と遅延線１９とからなる。遅延線１９の出力信号は、
負荷に供給されるとともに、各位相検出回路１１の入力
にフィードバックされるようになっている。また、負荷
に供給された信号は、位相検出回路１１の他の入力にフ
ィードバックされるようになっている。
ロック分配経路に起因する信号遅延の変動量の推定を必
要とすることなくクロックスキューを低減する。 【構成】 クロックスキュー低減回路において、複数の
位相エラー補正回路の後段に、複数の位相エラー補正信
号を平均化する平均化手段を設けた。この位相エラー補
正回路は、位相検出回路１１と、その後段に設けられた
チャージポンプ１７とからなる。この位相検出回路１１
の入力端子１２にはシステムクロックが入力されるよう
になっている。また、平均化手段は、ループフィルタ１
８と遅延線１９とからなる。遅延線１９の出力信号は、
負荷に供給されるとともに、各位相検出回路１１の入力
にフィードバックされるようになっている。また、負荷
に供給された信号は、位相検出回路１１の他の入力にフ
ィードバックされるようになっている。
Description
【０００１】
【産業上の利用分野】本発明は同期電子システムにおい
て用いられるクロックスキューの低減技術に関するもの
である。
て用いられるクロックスキューの低減技術に関するもの
である。
【０００２】
【従来の技術】同期電子システムにおいては、タイミン
グを合わせた動作が要求される異なる部品を同期させる
ために、通常、マスタクロックが提供される。このタイ
プの典型的なシステムでは、マスタクロックが分配ネッ
トワークに沿って遅延され、その結果、クロックマージ
ンの損失や電位エラーが生じる。この変動遅延の問題に
取り組むために、過去に用いられた通常の解決方法は、
マスタクロックを遅くして、遅延の変動に適応させるこ
とである。この方法の不利な点は、システム全体の動作
が延長され、当該システム回路の処理時間あるいは動作
時間が遅くなることである。
グを合わせた動作が要求される異なる部品を同期させる
ために、通常、マスタクロックが提供される。このタイ
プの典型的なシステムでは、マスタクロックが分配ネッ
トワークに沿って遅延され、その結果、クロックマージ
ンの損失や電位エラーが生じる。この変動遅延の問題に
取り組むために、過去に用いられた通常の解決方法は、
マスタクロックを遅くして、遅延の変動に適応させるこ
とである。この方法の不利な点は、システム全体の動作
が延長され、当該システム回路の処理時間あるいは動作
時間が遅くなることである。
【０００３】変動クロック遅延問題のより適切な解決方
法として、幾つかの技術が用いられてきた。そのような
技術の１つは、クロック源から様々な負荷デスティネー
ションへの遅延変動を最小にするために、設計ルールの
構造化された集合を採用して、回路部品およびクロック
経路長を配列するものである。過去に用いられた別の技
術は、様々なクロック分配経路においてゼロ遅延バッフ
ァを提供するために、複数のフェーズロックループある
いは遅延線ループを提供するものである。このアプロー
チでは、クロックをローカルに使用しても遅延をもたら
すことがないようにクロックをバッファリングするため
に、フェーズロックループあるいは遅延線ループが用い
られる。過去に用いられた更に別の技術は、プログラム
可能な遅延出力を備えたフェーズロックループあるいは
遅延線ループを用いるものである。このアプローチで
は、システムクロックがフェーズロックループあるいは
遅延線ループの入力として提供され、クロックバッファ
の出力は、入力されたシステムクロックの位相をシフト
したものである。このループにより提供される位相シフ
トの量は、その経路に沿って生じるクロック遅延が予め
補償されるように、ユーザによりプログラムされる。
法として、幾つかの技術が用いられてきた。そのような
技術の１つは、クロック源から様々な負荷デスティネー
ションへの遅延変動を最小にするために、設計ルールの
構造化された集合を採用して、回路部品およびクロック
経路長を配列するものである。過去に用いられた別の技
術は、様々なクロック分配経路においてゼロ遅延バッフ
ァを提供するために、複数のフェーズロックループある
いは遅延線ループを提供するものである。このアプロー
チでは、クロックをローカルに使用しても遅延をもたら
すことがないようにクロックをバッファリングするため
に、フェーズロックループあるいは遅延線ループが用い
られる。過去に用いられた更に別の技術は、プログラム
可能な遅延出力を備えたフェーズロックループあるいは
遅延線ループを用いるものである。このアプローチで
は、システムクロックがフェーズロックループあるいは
遅延線ループの入力として提供され、クロックバッファ
の出力は、入力されたシステムクロックの位相をシフト
したものである。このループにより提供される位相シフ
トの量は、その経路に沿って生じるクロック遅延が予め
補償されるように、ユーザによりプログラムされる。
【０００４】
【発明が解決しようとする課題】しかし、変動遅延クロ
ックの補償のための上記の既知の技術は、すべて、各ク
ロック分配経路に起因する遅延の量を正確に予測する必
要があるという課題を有している。それに加え、設計ル
ールの構造化された集合を採用する解決方法では、回路
のレイアウトに制約が持ち込まれ、その制約が同期電子
システムの他の動作要求と常に両立するとは限らない。
ックの補償のための上記の既知の技術は、すべて、各ク
ロック分配経路に起因する遅延の量を正確に予測する必
要があるという課題を有している。それに加え、設計ル
ールの構造化された集合を採用する解決方法では、回路
のレイアウトに制約が持ち込まれ、その制約が同期電子
システムの他の動作要求と常に両立するとは限らない。
【０００５】本発明は、クロック分配ネットワークにお
いてクロックのスキューを平均化する方法および装置か
らなっており、設計ルールの構造化された集合や複数の
クロック分配経路により導入される変動遅延の量の推定
を必要としないものである。
いてクロックのスキューを平均化する方法および装置か
らなっており、設計ルールの構造化された集合や複数の
クロック分配経路により導入される変動遅延の量の推定
を必要としないものである。
【０００６】本発明は様々なクロック分配分岐に沿って
発生する遅延の変動を平均化し、様々な負荷デバイスに
供給されるクロックの平均値がシステムクロック入力に
一致するような出力を提供する。
発生する遅延の変動を平均化し、様々な負荷デバイスに
供給されるクロックの平均値がシステムクロック入力に
一致するような出力を提供する。
【０００７】本発明は適応性があり、温度変化、負荷の
スイッチなどの環境変化に起因して生じ得る遅延におい
て、時間に依存した任意の変動を補償することができ
る。
スイッチなどの環境変化に起因して生じ得る遅延におい
て、時間に依存した任意の変動を補償することができ
る。
【０００８】さらに、本発明は、チャージポンプ、ルー
プフィルタおよび遅延線回路などの標準的な集積回路セ
ルのライブラリから通常容易に入手できるそのようなセ
ルを用いて低コストで容易に実現することができる。
プフィルタおよび遅延線回路などの標準的な集積回路セ
ルのライブラリから通常容易に入手できるそのようなセ
ルを用いて低コストで容易に実現することができる。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明は、複数のクロック分配
経路に沿って発生する遅延変動を平均化することにより
デスティネーション負荷におけるクロック信号をシステ
ムクロックに同期させるためのクロックスキュー低減回
路からなっている。この回路は、（ａ）システムクロッ
ク信号を受け取る第１の入力端子、（ｂ）各々が基端と
先端をと有し、位相を調節されたクロック信号を対応す
る負荷デバイスに供給するための複数のクロック信号導
線部材、（ｃ）各々が第１の入力端子へと結合され、ま
た、複数のクロック信号導線部材の異なる１つの基端へ
と結合された複数の位相エラー補正信号生成回路であっ
て、各々の信号が所定の負荷デバイスに対応してその負
荷デバイスに係る任意の遅延のための位相補正を提供す
る複数の位相エラー補正信号を生成する複数の位相エラ
ー補正信号生成回路、（ｄ）複数の位相エラー補正信号
生成回路と、第１の入力端子と、複数のクロック信号導
線部材とに結合された平均化手段であって、各々が複数
のクロック信号導線部材の異なる１つに結合され、ま
た、各々が複数の位相エラー補正信号の平均を組み込ん
だ、実質的に同一な位相に調整される複数のクロック信
号を生成するための平均化手段を含むものである。
経路に沿って発生する遅延変動を平均化することにより
デスティネーション負荷におけるクロック信号をシステ
ムクロックに同期させるためのクロックスキュー低減回
路からなっている。この回路は、（ａ）システムクロッ
ク信号を受け取る第１の入力端子、（ｂ）各々が基端と
先端をと有し、位相を調節されたクロック信号を対応す
る負荷デバイスに供給するための複数のクロック信号導
線部材、（ｃ）各々が第１の入力端子へと結合され、ま
た、複数のクロック信号導線部材の異なる１つの基端へ
と結合された複数の位相エラー補正信号生成回路であっ
て、各々の信号が所定の負荷デバイスに対応してその負
荷デバイスに係る任意の遅延のための位相補正を提供す
る複数の位相エラー補正信号を生成する複数の位相エラ
ー補正信号生成回路、（ｄ）複数の位相エラー補正信号
生成回路と、第１の入力端子と、複数のクロック信号導
線部材とに結合された平均化手段であって、各々が複数
のクロック信号導線部材の異なる１つに結合され、ま
た、各々が複数の位相エラー補正信号の平均を組み込ん
だ、実質的に同一な位相に調整される複数のクロック信
号を生成するための平均化手段を含むものである。
【００１２】また、複数の位相エラー補正信号生成回路
の各々は、（ａ）システムクロック信号を受け取る第１
の入力、対応するクロック信号導線部材に結合されて負
荷デバイスに係る遅延を表すフィードバック信号を受け
取る第２の入力、および出力を有する位相検出回路、
（ｂ）位相検出回路に結合された入力と平均化手段に結
合された出力とを有するチャージポンプを含んでいる。
の各々は、（ａ）システムクロック信号を受け取る第１
の入力、対応するクロック信号導線部材に結合されて負
荷デバイスに係る遅延を表すフィードバック信号を受け
取る第２の入力、および出力を有する位相検出回路、
（ｂ）位相検出回路に結合された入力と平均化手段に結
合された出力とを有するチャージポンプを含んでいる。
【００１３】また、平均化手段は、（ａ）複数の位相エ
ラー補正信号生成回路に結合された入力と、出力とを有
するループフィルタ、（ｂ）ループフィルタの出力に結
合された第１の入力と、第１の入力端子に結合された第
２の入力と、各々が複数の信号導線部材の異なる１つに
結合された複数の出力とを有する遅延線を含んでいる。
ラー補正信号生成回路に結合された入力と、出力とを有
するループフィルタ、（ｂ）ループフィルタの出力に結
合された第１の入力と、第１の入力端子に結合された第
２の入力と、各々が複数の信号導線部材の異なる１つに
結合された複数の出力とを有する遅延線を含んでいる。
【００１４】また、別のクロックスキュー低減回路にお
いては、複数のクロック信号導線部材の各々は、先端が
接続された導線のペアを有し、各導線は基端を有してい
る。所定のペアの１つの導線の基端は、平均化手段に結
合されて、実質的に同一な位相に調節された複数のクロ
ック信号の１つを受け取り、また、対応する位相エラー
補正信号生成回路に結合されて、該回路に基端側クロッ
クフィードバック信号を供給する。所定のペアの他の導
線の基端は、複数の位相エラー補正信号生成回路の対応
する１つに結合されて、該回路に先端側クロックフィー
ドバック信号を供給する。所定のペアの各導線の経路長
は、実質的に等しい。このクロックスキュー低減回路に
おいて、各位相エラー補正信号生成回路は、対応するク
ロック信号導線部材の１つの導線に結合された第２の入
力と、対応するクロック信号導線部材の他の導線に結合
された第３の入力とを有しており、１つのクロック信号
導線部材に対応する平均化手段の出力は同じ導線に結合
されている。
いては、複数のクロック信号導線部材の各々は、先端が
接続された導線のペアを有し、各導線は基端を有してい
る。所定のペアの１つの導線の基端は、平均化手段に結
合されて、実質的に同一な位相に調節された複数のクロ
ック信号の１つを受け取り、また、対応する位相エラー
補正信号生成回路に結合されて、該回路に基端側クロッ
クフィードバック信号を供給する。所定のペアの他の導
線の基端は、複数の位相エラー補正信号生成回路の対応
する１つに結合されて、該回路に先端側クロックフィー
ドバック信号を供給する。所定のペアの各導線の経路長
は、実質的に等しい。このクロックスキュー低減回路に
おいて、各位相エラー補正信号生成回路は、対応するク
ロック信号導線部材の１つの導線に結合された第２の入
力と、対応するクロック信号導線部材の他の導線に結合
された第３の入力とを有しており、１つのクロック信号
導線部材に対応する平均化手段の出力は同じ導線に結合
されている。
【００１５】本発明は、オンチップでのクロックスキュ
ー低減あるいはチップからチップへのクロックスキュー
低減を実現するために適用することができ、本発明の他
のクロックスキュー低減回路により課される付加的な設
計上の制約は、所定のペアの個々の導線の経路長が実質
的に等しいということだけである。
ー低減あるいはチップからチップへのクロックスキュー
低減を実現するために適用することができ、本発明の他
のクロックスキュー低減回路により課される付加的な設
計上の制約は、所定のペアの個々の導線の経路長が実質
的に等しいということだけである。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１７】図１には本発明の第１の実施例のブロック
図が示されている。この図から分かるように、複数の同
一の位相検出回路１１の各々には第１の入力端子１２が
設けられており、その入力端子へは共通の導線１３を通
してシステムクロック信号（ｃｌｏｃｋ）が供給され
る。各位相検出回路１１は、後に図２および図３を参照
して説明される特性を有している。位相検出回路１１に
はそれぞれチャージポンプ１７が結合されている。チャ
ージポンプ１７の各々の出力は通常のループフィルタ１
８の入力に結合されている。ループフィルタ１８の出力
は、遅延線１９の第１の入力に結合されている。また、
システムクロックが供給される入力端子１２は、基準信
号として、遅延線１９の第２の入力に結合されている。
図が示されている。この図から分かるように、複数の同
一の位相検出回路１１の各々には第１の入力端子１２が
設けられており、その入力端子へは共通の導線１３を通
してシステムクロック信号（ｃｌｏｃｋ）が供給され
る。各位相検出回路１１は、後に図２および図３を参照
して説明される特性を有している。位相検出回路１１に
はそれぞれチャージポンプ１７が結合されている。チャ
ージポンプ１７の各々の出力は通常のループフィルタ１
８の入力に結合されている。ループフィルタ１８の出力
は、遅延線１９の第１の入力に結合されている。また、
システムクロックが供給される入力端子１２は、基準信
号として、遅延線１９の第２の入力に結合されている。
【００１８】遅延線１９は複数の出力端子２０0,２０1,
・・・, ２０(n-1) を有している。遅延線１９の一番上
の出力は、導線２１を通って、参照符号Ａで示された第
１のフィードバック入力端子に帰還、結合されている。
同様に、遅延線１９の出力２０1 は、第１のフィードバ
ック信号として、導電路２１1 を通じて、隣の位相検出
回路１１の第１のフィードバック入力端子に結合されて
いる。このようにして、各位相検出回路１１には、それ
ぞれに専用に対応する遅延線１９の出力から第１のフィ
ードバック信号が供給される。
・・・, ２０(n-1) を有している。遅延線１９の一番上
の出力は、導線２１を通って、参照符号Ａで示された第
１のフィードバック入力端子に帰還、結合されている。
同様に、遅延線１９の出力２０1 は、第１のフィードバ
ック信号として、導電路２１1 を通じて、隣の位相検出
回路１１の第１のフィードバック入力端子に結合されて
いる。このようにして、各位相検出回路１１には、それ
ぞれに専用に対応する遅延線１９の出力から第１のフィ
ードバック信号が供給される。
【００１９】遅延線１９の各出力は、クロック信号導線
２３，２４の一のペアの出発側の導線の基端Ａ’に結合
されている。各クロック信号導線２３の先端は、システ
ムクロック入力を要求するその導線に組み合わされた負
荷デバイスのクロック入力端子に結合されている。参照
符号Ｂで示されるこの回路接続点、すなわちノードは、
対応する到着側の導線２４の先端に結合されている。各
導線２４の基端Ｃ’は、フィードバック導線２６を経由
して、対応する位相検出回路１１の第２のフィードバッ
ク入力端子に接続されており、その第２のフィードバッ
ク入力端子は参照符号Ｃで示されている。
２３，２４の一のペアの出発側の導線の基端Ａ’に結合
されている。各クロック信号導線２３の先端は、システ
ムクロック入力を要求するその導線に組み合わされた負
荷デバイスのクロック入力端子に結合されている。参照
符号Ｂで示されるこの回路接続点、すなわちノードは、
対応する到着側の導線２４の先端に結合されている。各
導線２４の基端Ｃ’は、フィードバック導線２６を経由
して、対応する位相検出回路１１の第２のフィードバッ
ク入力端子に接続されており、その第２のフィードバッ
ク入力端子は参照符号Ｃで示されている。
【００２０】個々のペアの各導線２３，２４は同じ経路
長であり、そのため、出発側の導線２３に沿った信号の
遅延は、到着側の導線２４に沿った信号の遅延に等し
い。ノードＡ’，Ｃ’への接続点と入力端子Ａ，Ｃとの
間の導線２１，２６に沿った信号の遅延は、導線２３，
２４に沿った信号の遅延については無視できると考えら
れる。したがって、これらの経路長は等しくなくてもよ
い。
長であり、そのため、出発側の導線２３に沿った信号の
遅延は、到着側の導線２４に沿った信号の遅延に等し
い。ノードＡ’，Ｃ’への接続点と入力端子Ａ，Ｃとの
間の導線２１，２６に沿った信号の遅延は、導線２３，
２４に沿った信号の遅延については無視できると考えら
れる。したがって、これらの経路長は等しくなくてもよ
い。
【００２１】使用に際して、所定のノードＡ’から対応
する位相検出回路１１への基端側フィードバック信号
は、遅延線１９からの直接の出力の１つとして構成され
ている。所定のノードＣ’からのフィードバック入力信
号は、先端側フィードバック信号であって、デバイスノ
ードＢにおけるデスティネーション負荷に供給された後
のフィードバッククロック信号である。
する位相検出回路１１への基端側フィードバック信号
は、遅延線１９からの直接の出力の１つとして構成され
ている。所定のノードＣ’からのフィードバック入力信
号は、先端側フィードバック信号であって、デバイスノ
ードＢにおけるデスティネーション負荷に供給された後
のフィードバッククロック信号である。
【００２２】図１のクロックスキュー低減回路のレイア
ウト上の唯一の制約は、導線２３，２４の任意の所定の
ペアに対して、ノードＡ’からデバイスノードＢへの伝
搬遅延がデバイスノードＢからノードＣ’への伝搬遅延
に整合していなければならないということである。
ウト上の唯一の制約は、導線２３，２４の任意の所定の
ペアに対して、ノードＡ’からデバイスノードＢへの伝
搬遅延がデバイスノードＢからノードＣ’への伝搬遅延
に整合していなければならないということである。
【００２３】しかし、伝搬遅延はペア毎に異なっていて
もよい。すなわち、一番上のループの導線２３，２４に
沿った伝搬遅延は、一番下のループの導線２３，２４に
沿った伝搬遅延とは異なっていてもよい。したがって、
位相を調整したクロック信号を個々の負荷デバイスノー
ドＢに結合するのに、異なる長さの導線２３，２４を用
いてもよい。これは、ノードＡ’から入力端子Ａおよび
ノードＣ’から入力端子Ｃへの遅延が、ノードＡ’から
入力端子Ｂあるいは入力端子ＢからノードＣ’への遅延
に比べて無視できると仮定しているが、通常の場合、そ
れがあてはまる。
もよい。すなわち、一番上のループの導線２３，２４に
沿った伝搬遅延は、一番下のループの導線２３，２４に
沿った伝搬遅延とは異なっていてもよい。したがって、
位相を調整したクロック信号を個々の負荷デバイスノー
ドＢに結合するのに、異なる長さの導線２３，２４を用
いてもよい。これは、ノードＡ’から入力端子Ａおよび
ノードＣ’から入力端子Ｃへの遅延が、ノードＡ’から
入力端子Ｂあるいは入力端子ＢからノードＣ’への遅延
に比べて無視できると仮定しているが、通常の場合、そ
れがあてはまる。
【００２４】集積回路の環境では、この遅延の整合は、
導線２３，２４を、ノードＡ’からデバイスノードＢへ
の経路長がデバイスノードＢからノードＣ’への経路長
に等しいループトレースとして実現することにより、容
易に達成できる。
導線２３，２４を、ノードＡ’からデバイスノードＢへ
の経路長がデバイスノードＢからノードＣ’への経路長
に等しいループトレースとして実現することにより、容
易に達成できる。
【００２５】このような構成を実現する１つの方法は、
最小金属導線幅のほぼ３倍の幅を有する単一の金属トレ
ースを設け、ループを形成するようにその単一金属トレ
ースに、例えばエッチングによって、ギャップを形成す
ることである。
最小金属導線幅のほぼ３倍の幅を有する単一の金属トレ
ースを設け、ループを形成するようにその単一金属トレ
ースに、例えばエッチングによって、ギャップを形成す
ることである。
【００２６】使用の際には、位相検出回路１１とチャー
ジポンプ１７の各ペアは、対応するループおよび負荷デ
バイスにより導入される遅延に適切な位相エラー補正信
号を生成する。次いで、これらエラー補正信号の各々
は、個々の位相エラー補正信号のすべての平均に応じて
遅延の量を制御するために、共通のループフィルタ１８
を介して遅延線１９に結合されている。遅延線１９は、
それぞれ遅延補正信号のすべての平均を組み込んだ、実
質的に同一の、位相を調整した複数のクロック出力信号
を生成する。このようにして、導線２３に沿って様々な
負荷デバイスに供給される位相を調整したクロック信号
は、その平均が導線１３上のシステムクロック入力に一
致している。
ジポンプ１７の各ペアは、対応するループおよび負荷デ
バイスにより導入される遅延に適切な位相エラー補正信
号を生成する。次いで、これらエラー補正信号の各々
は、個々の位相エラー補正信号のすべての平均に応じて
遅延の量を制御するために、共通のループフィルタ１８
を介して遅延線１９に結合されている。遅延線１９は、
それぞれ遅延補正信号のすべての平均を組み込んだ、実
質的に同一の、位相を調整した複数のクロック出力信号
を生成する。このようにして、導線２３に沿って様々な
負荷デバイスに供給される位相を調整したクロック信号
は、その平均が導線１３上のシステムクロック入力に一
致している。
【００２７】図２は、すべてのループについて長さが同
一であると仮定して、図１に示されたループ回路の任意
の１つに対する、入力端子１２上のクロック信号、ノー
ドＡ’上の基端側フィードバッククロック信号およびノ
ードＣ’上の先端側フィードバッククロック信号の相対
的な位置を示すクロック信号図である。
一であると仮定して、図１に示されたループ回路の任意
の１つに対する、入力端子１２上のクロック信号、ノー
ドＡ’上の基端側フィードバッククロック信号およびノ
ードＣ’上の先端側フィードバッククロック信号の相対
的な位置を示すクロック信号図である。
【００２８】図２に示すように、位相検出回路１１は、
結合するループがロックされているとき、クロック入力
がフィードバック信号入力Ａ，Ｃの間の中間に位置する
ように、チャージポンプ１７に対して補正信号を供給す
るように機能する。これは、位相検出回路１１により、
チャージポンプ１７に対して適切なエラー補正信号を送
ることにより自動的になされる。ノードＢでのクロック
信号もその位相がノードＡ’，Ｃ’でのクロック信号の
間の中間であることから、ノードＢでのクロック信号
は、入力クロック信号に同期することになる。
結合するループがロックされているとき、クロック入力
がフィードバック信号入力Ａ，Ｃの間の中間に位置する
ように、チャージポンプ１７に対して補正信号を供給す
るように機能する。これは、位相検出回路１１により、
チャージポンプ１７に対して適切なエラー補正信号を送
ることにより自動的になされる。ノードＢでのクロック
信号もその位相がノードＡ’，Ｃ’でのクロック信号の
間の中間であることから、ノードＢでのクロック信号
は、入力クロック信号に同期することになる。
【００２９】図３は、上述の仕方でループロックを実現
するのに必要なエラー補正信号を提供することの可能な
位相検出回路１１の１つの実施例を示している。図３に
おいては、４つのＤフリップフロップ３０〜３３が、図
示のように編成されている。システムクロックＣＬＫの
入力端子１２は、フリップフロップ３０，３３のＤ入力
に結合され、また、フリップフロップ３１，３２のクロ
ック入力に結合されている。入力ＩＮ1 に接続された基
端側クロック信号フィードバック端子Ａは、フリップフ
ロップ３０のクロック入力およびフリップフロップ３１
のＤ入力に結合されている。入力ＩＮ2 に接続された先
端側クロック信号フィードバック端子Ｃは、フリップフ
ロップ３２のＤ入力およびフリップフロップ３３のクロ
ック入力に結合されている。システムクロックの入力端
子１２は、更に、フリップフロップ３０のセット入力お
よびフリップフロップ３３のリセット入力に結合されて
いる。基端側クロック信号フィードバック端子Ａは、ま
た、フリップフロップ３１のリセット入力に結合されて
いる。先端側クロック信号フィードバック端子Ｃは、ま
た、フリップフロップ３２のセット入力に結合されてい
る。
するのに必要なエラー補正信号を提供することの可能な
位相検出回路１１の１つの実施例を示している。図３に
おいては、４つのＤフリップフロップ３０〜３３が、図
示のように編成されている。システムクロックＣＬＫの
入力端子１２は、フリップフロップ３０，３３のＤ入力
に結合され、また、フリップフロップ３１，３２のクロ
ック入力に結合されている。入力ＩＮ1 に接続された基
端側クロック信号フィードバック端子Ａは、フリップフ
ロップ３０のクロック入力およびフリップフロップ３１
のＤ入力に結合されている。入力ＩＮ2 に接続された先
端側クロック信号フィードバック端子Ｃは、フリップフ
ロップ３２のＤ入力およびフリップフロップ３３のクロ
ック入力に結合されている。システムクロックの入力端
子１２は、更に、フリップフロップ３０のセット入力お
よびフリップフロップ３３のリセット入力に結合されて
いる。基端側クロック信号フィードバック端子Ａは、ま
た、フリップフロップ３１のリセット入力に結合されて
いる。先端側クロック信号フィードバック端子Ｃは、ま
た、フリップフロップ３２のセット入力に結合されてい
る。
【００３０】フリップフロップ３０の／Ｑ出力はＮＯＲ
ゲート３４の第１の入力に結合されている。フリップフ
ロップ３３のＱ出力はＮＯＲゲート３４の他の入力に結
合されている。ＮＯＲゲート３４の出力はインバータ３
５の入力に結合されている。インバータ３５の出力は第
２のインバータ３６の入力に結合されている。
ゲート３４の第１の入力に結合されている。フリップフ
ロップ３３のＱ出力はＮＯＲゲート３４の他の入力に結
合されている。ＮＯＲゲート３４の出力はインバータ３
５の入力に結合されている。インバータ３５の出力は第
２のインバータ３６の入力に結合されている。
【００３１】同様に、フリップフロップ３１のＱ出力は
ＮＯＲゲート３７の第１の入力に結合され、フリップフ
ロップ３２の／Ｑ出力はＮＯＲゲート３７の他の入力に
結合されている。ＮＯＲゲート３７の出力はインバータ
３８の入力に結合されており、インバータ３８の出力は
第２のインバータ３９の入力に結合されている。
ＮＯＲゲート３７の第１の入力に結合され、フリップフ
ロップ３２の／Ｑ出力はＮＯＲゲート３７の他の入力に
結合されている。ＮＯＲゲート３７の出力はインバータ
３８の入力に結合されており、インバータ３８の出力は
第２のインバータ３９の入力に結合されている。
【００３２】フリップフロップ３０，３３はＵＰ１，Ｕ
Ｐ２によって示されるエラーステアリング信号を提供
し、それはＮＯＲゲート３４およびインバータ３５，３
６によりバッファリングされて、エラー補正信号ＵＰお
よび／ＵＰとして提供される。エラー補正信号ＵＰ，／
ＵＰはチャージポンプ１７に結合され、遅延線１９を通
過するクロック信号に対して遅延線１９における付加遅
延を導入する。同様に、フリップフロップ３１，３２は
ダウンステアリング信号ＤＮ２，ＤＮ１を提供し、それ
はＮＯＲゲート３７およびインバータ３８，３９により
バッファリングされて、ダウン信号ＤＮ，／ＤＮとして
供給され、それらダウン信号はチャージポンプ１７に結
合されて、遅延線１９を通過するクロック信号につい
て、その遅延線１９における遅延を減少させる。
Ｐ２によって示されるエラーステアリング信号を提供
し、それはＮＯＲゲート３４およびインバータ３５，３
６によりバッファリングされて、エラー補正信号ＵＰお
よび／ＵＰとして提供される。エラー補正信号ＵＰ，／
ＵＰはチャージポンプ１７に結合され、遅延線１９を通
過するクロック信号に対して遅延線１９における付加遅
延を導入する。同様に、フリップフロップ３１，３２は
ダウンステアリング信号ＤＮ２，ＤＮ１を提供し、それ
はＮＯＲゲート３７およびインバータ３８，３９により
バッファリングされて、ダウン信号ＤＮ，／ＤＮとして
供給され、それらダウン信号はチャージポンプ１７に結
合されて、遅延線１９を通過するクロック信号につい
て、その遅延線１９における遅延を減少させる。
【００３３】図４は位相検出回路１１およびそれに組み
合わされるチャージポンプ１７の伝達関数を示すもので
ある。図４において、横座標は位相エラーを示し、縦座
標は位相エラーの特定の程度に対応する電流の量および
方向を示す。図４に示されているように、関数は線形で
あり、１サイクル全体（３６０°）の範囲にわたるもの
である。
合わされるチャージポンプ１７の伝達関数を示すもので
ある。図４において、横座標は位相エラーを示し、縦座
標は位相エラーの特定の程度に対応する電流の量および
方向を示す。図４に示されているように、関数は線形で
あり、１サイクル全体（３６０°）の範囲にわたるもの
である。
【００３４】図５は本発明の別の実施例を示すものであ
り、この実施例では、デバイスノードＢからのフィード
バック信号が供給される導線２４（図１参照）が除去さ
れている。この実施例では、対応する各チャージポンプ
１７に対してステアリング信号を生成するために、従来
の２入力位相検出回路４１が用いられている。この実施
例では、個々の導線に沿った伝搬時間に起因する遅延は
エラー補正信号に寄与しない。しかし、各デバイスの負
荷効果に起因する遅延は、各位相検出回路４１とチャー
ジポンプ１７との組合せにより生成される位相補正信号
に寄与し、これらのエラー補正信号はループフィルタ１
８および遅延線１９により平均化される。
り、この実施例では、デバイスノードＢからのフィード
バック信号が供給される導線２４（図１参照）が除去さ
れている。この実施例では、対応する各チャージポンプ
１７に対してステアリング信号を生成するために、従来
の２入力位相検出回路４１が用いられている。この実施
例では、個々の導線に沿った伝搬時間に起因する遅延は
エラー補正信号に寄与しない。しかし、各デバイスの負
荷効果に起因する遅延は、各位相検出回路４１とチャー
ジポンプ１７との組合せにより生成される位相補正信号
に寄与し、これらのエラー補正信号はループフィルタ１
８および遅延線１９により平均化される。
【００３５】このように、上記に説明した本発明は、従
来の集積回路技術および同期クロックを必要とする集積
回路における標準セルライブラリを用いて容易に実現す
ることができる。本発明がオンチップでのクロックスキ
ューの低減を実現するのに、あるいは本発明を採用する
マスタクロックを用いてクロック信号をシステムの他の
チップに分配するチップからチップでのクロックスキュ
ーの低減を実現するために適用できることに注目すべき
である。オンチップでのクロックスキューの低減を実現
する場合には、位相検出回路１１，４１、チャージポン
プ１７、ループフィルタ１８、遅延線１９、クロック信
号導線２３，２４および入力端子１２はすべて同じ集積
回路チップ上に配置される。チップからチップで実現す
る場合には、位相検出回路１１，４１、チャージポンプ
１７、ループフィルタ１８、遅延線１９および入力端子
１２はすべて単一の集積回路チップ上に配置され、クロ
ック信号導線２３，２４の少なくとも一部は、このチッ
プからシステムの他のチップへと延びている。所望であ
れば、マスタクロックジェネレータをも単一の集積回路
チップに組み込んでもよい。個々の回路要素チャージポ
ンプ１７、ループフィルタ１８、遅延線１９、フリップ
フロップ３１，３２および２入力位相検出回路４１は従
来のものであり、冗長を避けるために詳しく説明しなか
った。
来の集積回路技術および同期クロックを必要とする集積
回路における標準セルライブラリを用いて容易に実現す
ることができる。本発明がオンチップでのクロックスキ
ューの低減を実現するのに、あるいは本発明を採用する
マスタクロックを用いてクロック信号をシステムの他の
チップに分配するチップからチップでのクロックスキュ
ーの低減を実現するために適用できることに注目すべき
である。オンチップでのクロックスキューの低減を実現
する場合には、位相検出回路１１，４１、チャージポン
プ１７、ループフィルタ１８、遅延線１９、クロック信
号導線２３，２４および入力端子１２はすべて同じ集積
回路チップ上に配置される。チップからチップで実現す
る場合には、位相検出回路１１，４１、チャージポンプ
１７、ループフィルタ１８、遅延線１９および入力端子
１２はすべて単一の集積回路チップ上に配置され、クロ
ック信号導線２３，２４の少なくとも一部は、このチッ
プからシステムの他のチップへと延びている。所望であ
れば、マスタクロックジェネレータをも単一の集積回路
チップに組み込んでもよい。個々の回路要素チャージポ
ンプ１７、ループフィルタ１８、遅延線１９、フリップ
フロップ３１，３２および２入力位相検出回路４１は従
来のものであり、冗長を避けるために詳しく説明しなか
った。
【００３６】本発明は、既知のクロックスキュー低減技
術に比べて多くの利点を有している。第１に、本発明に
よって課される経路長および配置についての唯一の制約
は、図１のフィードバックループの実施例における出発
側の導線２３の経路長が対応する到着側の導線２４の経
路長に厳密に整合していなければならないというもので
ある。この制約に従うのは比較的簡単であり、例えば、
上述の方法で単一の金属トレースから所定のペアの導線
２３，２４を形成することにより行うことができる。そ
の結果、平均化されたクロック信号を負荷デバイスノー
ドＢに確実に供給するために従わなければならない厳密
な設計ルールは何もない。それに加えて、個々の負荷デ
バイスにより導入されるどんな位相遅延も、図１の実施
例では、各負荷デバイスノードＢから先端側クロック信
号フィードバック入力端子Ｃ’への先端側フィードバッ
ククロック信号によって自動的に平均化され、また、図
５の実施形態では、各個のトレース２３の基端Ａ’から
のフィードバッククロック信号により自動的に平均化さ
れる。最後の点として、本発明は広範な環境条件のもと
で安定であり、そのため、適応性のあるクロックスキュ
ーの低減を提供することができる。
術に比べて多くの利点を有している。第１に、本発明に
よって課される経路長および配置についての唯一の制約
は、図１のフィードバックループの実施例における出発
側の導線２３の経路長が対応する到着側の導線２４の経
路長に厳密に整合していなければならないというもので
ある。この制約に従うのは比較的簡単であり、例えば、
上述の方法で単一の金属トレースから所定のペアの導線
２３，２４を形成することにより行うことができる。そ
の結果、平均化されたクロック信号を負荷デバイスノー
ドＢに確実に供給するために従わなければならない厳密
な設計ルールは何もない。それに加えて、個々の負荷デ
バイスにより導入されるどんな位相遅延も、図１の実施
例では、各負荷デバイスノードＢから先端側クロック信
号フィードバック入力端子Ｃ’への先端側フィードバッ
ククロック信号によって自動的に平均化され、また、図
５の実施形態では、各個のトレース２３の基端Ａ’から
のフィードバッククロック信号により自動的に平均化さ
れる。最後の点として、本発明は広範な環境条件のもと
で安定であり、そのため、適応性のあるクロックスキュ
ーの低減を提供することができる。
【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３８】例えば、本発明を遅延ロックループを用い
て実施する場合について説明したが、遅延線の代わりに
電圧制御発振器を有する位相ロックループに用いること
ができる。したがって、特許請求の範囲で定義された本
発明が上記の説明によって限定されるとみなすべきでは
ない。
て実施する場合について説明したが、遅延線の代わりに
電圧制御発振器を有する位相ロックループに用いること
ができる。したがって、特許請求の範囲で定義された本
発明が上記の説明によって限定されるとみなすべきでは
ない。
【００３９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４０】(1).本発明によれば、クロック分配ネット
ワークにおいてクロックのスキューを平均化する方法お
よび装置からなっており、設計ルールの構造化された集
合や複数のクロック分配経路により導入される変動遅延
の量の推定を必要とすることなく、クロックスキューを
低減することが可能となる。
ワークにおいてクロックのスキューを平均化する方法お
よび装置からなっており、設計ルールの構造化された集
合や複数のクロック分配経路により導入される変動遅延
の量の推定を必要とすることなく、クロックスキューを
低減することが可能となる。
【００４１】(2).本発明によれば、様々なクロック分配
分岐に沿って発生する遅延の変動を平均化することによ
り、様々な負荷デバイスに供給されるクロックの平均値
がシステムクロック入力に一致するような出力を提供す
ることが可能となる。
分岐に沿って発生する遅延の変動を平均化することによ
り、様々な負荷デバイスに供給されるクロックの平均値
がシステムクロック入力に一致するような出力を提供す
ることが可能となる。
【００４２】(3).本発明によれば、温度変化や負荷のス
イッチなどの環境変化によって生じる遅延時間に依存す
る任意の信号変動を補正することができるので、適応性
の高いクロックスキュー低減回路を提供することが可能
となる。
イッチなどの環境変化によって生じる遅延時間に依存す
る任意の信号変動を補正することができるので、適応性
の高いクロックスキュー低減回路を提供することが可能
となる。
【００４３】(4).本発明によれば、チャージポンプ、ル
ープフィルタおよび遅延線回路などの標準的な集積回路
セルのライブラリから通常容易に入手できるそのような
セルを用いて低コストで容易に実現することが可能とな
る。
ープフィルタおよび遅延線回路などの標準的な集積回路
セルのライブラリから通常容易に入手できるそのような
セルを用いて低コストで容易に実現することが可能とな
る。
【図１】本発明の第１の実施例であるクロックスキュー
低減回路を示すブロック図である。
低減回路を示すブロック図である。
【図２】図１のクロックスキュー低減回路における遅延
線出力信号、ループフィードバック信号および入力シス
テム信号の間の位相関係を示すタイミング図である。
線出力信号、ループフィードバック信号および入力シス
テム信号の間の位相関係を示すタイミング図である。
【図３】図１のクロックスキュー低減回路における位相
検出回路の１つの実施例を示す論理回路図である。
検出回路の１つの実施例を示す論理回路図である。
【図４】図１のクロックスキュー低減回路における位相
検出回路およびチャージポンプの伝達関数を示す図であ
る。
検出回路およびチャージポンプの伝達関数を示す図であ
る。
【図５】本発明の他の実施例において出発側のクロック
信号導線だけを用いた場合のクロックスキュー低減回路
を示すブロック図である。
信号導線だけを用いた場合のクロックスキュー低減回路
を示すブロック図である。
１１ 位相検出回路 １２ 入力端子 １７ チャージポンプ １８ ループフィルタ １９ 遅延線 ３０〜３２ フリップフロップ ３４ ＮＯＲゲート ３５，３６ インバータ ３７ ＮＯＲゲート ３８，３９ インバータ ４１ 位相検出回路
Claims (8)
- 【請求項１】 複数のクロック分配経路に沿った遅延の
変動を平均化することによりデスティネーション負荷に
おけるクロック信号をシステムクロックに同期させるた
めのクロックスキュー低減回路であって、以下の構成を
有することを特徴とするクロックスキュー低減回路。 （ａ）システムクロック信号を受け取る第１の入力端
子。 （ｂ）各々が、位相を調節したクロック信号を対応する
負荷デバイスに供給するための基端および先端を有する
複数のクロック信号導線部材。 （ｃ）各々が前記第１の入力端子に結合され、また、前
記複数のクロック信号導線部材の異なる１つの基端に結
合された複数の位相エラー補正信号生成回路であって、
各々が負荷デバイスにそれぞれ対応し、また、対応する
任意の遅延に対して位相補正を提供する複数の位相エラ
ー補正信号を生成するための複数の位相エラー補正信号
生成回路。 （ｄ）前記複数の位相エラー補正信号生成回路と前記第
１の入力端子と前記複数のクロック信号導線部材とに結
合された平均化手段であって、位相を調整された実質的
に同一の複数のクロック信号で、各々が前記複数のクロ
ック信号導線部材の異なる１つに結合され、また、各々
が複数の位相エラー補正信号の平均を組み込んだ複数の
クロック信号を生成するための平均化手段。 - 【請求項２】 請求項１記載のクロックスキュー低減回
路であって、前記複数の位相エラー補正信号生成回路の
各々が、以下の構成を有することを特徴とするクロック
スキュー低減回路。 （ａ）システムクロック信号を受け取る第１の入力、負
荷デバイスに係る遅延を示すフィードバック信号を受け
取るために対応するクロック信号導線部材に結合された
第２の入力および出力を有する位相検出回路。 （ｂ）該位相検出回路に接続された入力と前記平均化手
段に結合された出力を有するチャージポンプ。 - 【請求項３】 請求項１記載のクロックスキュー低減回
路であって、前記平均化手段が、以下の構成を有するこ
とを特徴とするクロックスキュー低減回路。 （ａ）前記複数の位相エラー補正信号生成回路に結合さ
れた入力と、出力とを有するループフィルタ。 （ｂ）該ループフィルタの出力に結合された第１の入力
と、前記第１の入力端子に結合された第２の入力と、各
々が前記複数の信号導線部材の異なる１つに結合された
複数の出力とを有する遅延線。 - 【請求項４】 請求項１記載のクロックスキュー低減回
路であって、前記複数のクロック信号導線部材の各々
が、先端において接続された導線のペアからなり、該ペ
アの個々の導線は基端を有しており、 所定の該ペアの１つの導線の基端は前記平均化手段に結
合されて、前記位相が調整された実質的に同一な複数の
クロック信号の１つを受け取り、 該基端は、前記複数の位相エラー補正信号生成回路の対
応する１つに結合されて、基端側クロックフィードバッ
ク信号を該回路に供給し、 所定の該ペアの他の導線の基端は前記複数の位相エラー
補正信号生成回路の対応する１つに結合されて、先端側
クロックフィードバック信号を該回路に供給し、 所定の該ペアの各導線の経路長が実質的に等しいことを
特徴とするクロックスキュー低減回路。 - 【請求項５】 請求項４記載のクロックスキュー低減回
路であって、前記複数の位相エラー補正信号生成回路の
各々が、以下の構成を有することを特徴とするクロック
スキュー低減回路。 （ａ）システムクロックを受け取るための第１の入力、
前記基端側クロックフィードバック信号を受け取るため
の第２の入力、前記先端側クロックフィードバック信号
を受け取るための第３の入力、そして出力を有する位相
検出回路。 （ｂ）該位相検出回路の出力に結合された入力と、前記
平均化手段に結合された出力とを有するチャージポン
プ。 - 【請求項６】 請求項４記載のクロックスキュー低減回
路であって、前記平均化手段が、以下の構成を有するこ
とを特徴とするクロックスキュー低減回路。 （ａ）前記複数の位相エラー補正信号生成回路に結合さ
れた入力と、出力とを有するループフィルタ。 （ｂ）該ループフィルタの出力に結合された第１の入力
と、前記第１の入力端子に結合された第２の入力と、各
々が前記複数の信号導線部材の前記導線の異なる１つに
結合された複数の出力とを有する遅延線。 - 【請求項７】 請求項１記載のクロックスキュー低減回
路であって、前記第１の入力端子、前記複数のクロック
信号部材、前記複数の位相エラー補正信号生成回路およ
び前記平均化手段が、すべて単一の集積回路上に配置さ
れて、オンチップでシステムクロックのクロックスキュ
ーの低減が行われることを特徴とするクロックスキュー
低減回路。 - 【請求項８】 請求項１記載のクロックスキュー低減回
路であって、前記複数の位相エラー補正信号生成回路お
よび前記平均化手段が、すべて１つのマスタクロック集
積回路チップ上に配置され、チップからチップへのクロ
ックスキューの低減を行うために、前記複数のクロック
信号導線部材が、該マスタクロック集積回路チップから
他の集積回路チップへと延びるセグメントを含むことを
特徴とするクロックスキュー低減回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US08/312,026 US5570053A (en) | 1994-09-26 | 1994-09-26 | Method and apparatus for averaging clock skewing in clock distribution network |
| US08/312,026 | 1994-09-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116241A true JPH08116241A (ja) | 1996-05-07 |
Family
ID=23209548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7239412A Pending JPH08116241A (ja) | 1994-09-26 | 1995-09-19 | クロックスキュー低減回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5570053A (ja) |
| JP (1) | JPH08116241A (ja) |
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