JPS6182525A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は半導体集積回路装置に係り、特に大規模集積回
路におけるクロックトライバ部分の改良に関する。

（発明の技術的背景とその問題点〕 大規模集積回路においては、一つのクロック信号に同期
して数多くのゲートやフリップフロップが動作している
。従ってりＯツク信号線はチップ基板上に張巡らされこ
れに多数のファンアウトが接続されている。これらの容
量は数十〜数百〔ρＦ〕にも達することがある。この様
な大きな負荷を持つクロック信号線を駆動するクロック
ドライバは電流駆動能力が極めて大きいものとなる。

ところが電流駆動能力の大きい一つのクロックトライバ
を集積回路内に設けた場合、次のような問題がある。

■クロックトライバ部分で大きな電流変化が生じるため
、局所的にスイッチングノイズが発生し、電源線の電位
変動をもたらし、また大量の基板電流が流れる。その結
果集積回路の誤動作を生じたり、ＣＭＯ８集積回路など
ではラッチアップによる破壊が起こる可能性がある。

■この様な問題を解決するためには、クロックトライバ
付近に太い電源線、接地線を必要とし、パターンレイア
ウトが難しくなる。特に計算機を用いた自動配置・配線
では、局所的に電源線等を太（するのは難しい。

■一つのクロックトライバからチップ基板上のあらゆる
位置にある負荷回路にクロック信号を供給することにな
るので、クロックトライバ周辺の信号線が非常に混雑し
、このこともパターンレイアウトを難しくする。

以上のような難点を解決するものとして従来、クロック
トライバをチップ基板上の複数箇所に分割配置する手法
が採られている。これにより上記■〜■の問題は原理的
に解消するが、単にクロックトライバを分割配置するだ
けでは、クロックスキューに関する問題が生じる。この
ことを図面を用いて説明する。

第６図はクロック発生器１１の出力を二つに分割された
クロックトライバ１２１．１２２に供給して、クロック
信号線１３１．１３２にそれぞれクロック信号ＣＬ＊　
、Ｃ１０を供給するようにしたものである。この二つの
りＯツク信＠ＣＬｔ　。

Ｃ１０は同時に発生するが、負荷条件によってクロック
トライバ１２１．１２２の遅延特性は異なったものとな
る。第７図にそのクロック信号波形を示す。ｔｐｌ　、
ｔｐ２はそれぞれクロック信号ＣＬＩ　、Ｃ１０の論理
゛１″から論理″０”までの遅延時間である。両者の差
Δｔｐがクロックスキューとなり、これが回路動作に影
響を与える。

例えば、第８図に示すようなＪ−にフリップフロップを
縦続接続したシフトレジスタの動作を考える。ｎ番目の
７リツプフロツプ１４１は第７因のクロック信号ＣＬ１
により駆動され、ｎ＋１番目およびｎ＋２番目のフリッ
プフロップ１４２．１４３は第７因のクロック信号ＣＬ
２により駆動されている。このネガティブ・エツジ・ト
リガ型のフリップフロップの遅延時間が前記クロックス
キューΔｔｐよりも小さい場合、ｎ番目の７リツプフロ
ツブ１４１はｎ＋１番目のフリップフロップ１４２がト
リガされる前に状態変化する。この結果、間違いのデー
タがｎ＋ｉ番目の７リツプフロツプ１４２にシフトされ
ることになる。

このように、単にクロックドライバを複数に分割配置す
るだけでは、個々のクロックトライバの負荷条件の違い
によって間違ったデータ伝搬がなされる等の誤動作を生
じる。これを回避するには、回路設計に大変な労力を要
する。

〔発明の目的〕

本発明は上記した問題を解決した、分割クロックドライ
バ型の半導体集積回路を提供することを目的とする。

（発明の概要） 本発明は、クロック発生器の一つの出力を複数に分割配
置されたクロックトライバにより複数のクロック信号線
に供給するように構成した半導体集積回路において、前
記複数のクロック、信号線を相互に共通接続したことを
特徴とする。

〔発明の効果〕

本発明によれば、複数のクロックトライバの負荷条件が
等しくなり、各クロックトライバから得られるクロック
信号相互間に遅延がなくなる。即ち配線容量やクロック
入力容量、クロックトライバ相互の製造上のバラツキな
どに起因する遅延特性を考慮する必要がなくなり、クロ
ックスキューの問題を解決することができる。回路設計
者は全てのクロック信号線につながる負荷回路の肉量も
タイミングの厳しい回路の動作速度とクロック信号線に
つながる全容量から全体のクロックドライバの駆動能力
を決定するだけでよい。後は電源線の太さやチップ基板
のスペースに応じてクロックトライバ全体が所望の特性
となるように、適当にクロックトライバを分割配置すれ
ば良い。これにより、クロックトライバ分割による設計
の困難が一挙に解決される。

また各クロック信号線同士は各クロックトライバの出力
端より先であればどこで接続しても良いので、最短の長
さでクロック信号線間を接続すれば、これに伴う容量の
増加は殆どない。もしクロックトライバの全駆動能力が
充分であれば、もともと容量の増加は考慮しなくてよい
ので、クロ１ツク信号線間を機械的に接続することも可
能である。

従って計算薇による自動配置、配線には極めて有効であ
る。

〔発明の実施例〕

以下本発明の詳細な説明する。

第１図は一実施例の等両回路である。１はクロック発生
器であり、このクロック発生器１の一つの出力端に複数
のクロックトライバ２（２１，２２、・・・、２Ｎ）が
接続されている。これらのクロックトライバ２は集積回
路チップ基板上に適当に分散配置される。３　（３ｔ　
、　３２　、・・・、３Ｎ）は各クロックトライバ２に
よりクロック信号が供給されるクロック信号線であり、
このクロック信号線３により、チップ基板上に配列形成
されたクロック入力を必要とする負荷回路４にクロック
信号が与えられる。そしてクロック信号線３・相互間は
金属配線５により共通接続している。

この様な構成とすれば、複数のクロックトライバ２の負
荷条件は全く同じになるから、各クロックトライバ２か
らのクロック信号の遅延は等しくなり、従ってクロック
スキューは事実上解消される。また複数のクロックトラ
イバ２をチップ基板１　　　　上で適当に分散配置すれ
ば、一つの大きいクロックトライバを設けた場合の局所
的な大電流の変化が生じることによる種々の問題は解決
される。

クロツク信号線３同士を接続する金属配線５はチップ上
のどこでもよい。第２図はクロックトライバ２の出力端
の直後に金属配線５を設けた実施例であり、第３図は逆
にクロックトライバ２の出力端から農も離れた位置に金
属配線５を設けた実施例である。負荷容量の増大を無視
できる範囲で複数箇所でクロック信号線の相互結線をす
ること、例えば第２図と第３図の構成を同時に実施する
ことも有効である。

またクロック信号線を相互接続する配線は、金属に限ら
ず、例えば多結晶シリコン摸や不純物拡散層を利用する
こともできる。

第４図（ａ）〜（ｄ）はＣＭＯＳゲートアレイに適用し
た実施例の平面図を示す。（ａ）はクロック信号線の末
端箇所を相互接続した例である。

図中、６はＣＭＯＳセル列、７は配線領域で、このＣＭ
ＯＳセルを用いてクロック発生器やクロックトライバが
形成されている。そして、Ｙ方向（セル列に平行方向）
に第１層Ａ２配線、Ｘ方向に第１層Ａ２配線が形成され
ている。同図（１））はクロック信号線のクロックトラ
イバ側が接続された例、（ｃ）、（ｄ）はこれらの変形
例である。

第５図は他の実施例の平面図を示し、チップ上にメモリ
１０．レジスタ１１．ＡＬＵやランダムなロジック１２
．りＯツク発生器が設けられている。そして空き領域に
応じて、狭い領域には比較的ドライブ能力の小さいクロ
ックトライバ３１゜広い領域にはドライブ能力の大きな
りロックトライバ３２が設けられている。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
および第３図は他の実施例の構成を示す回路図、第４図
（ａ）〜（ｄ）および第５図は実施例を説明する平面図
、第６因は従来例の構成を示す回路図、第７図および第
８図は従来例によるクロックスキューの問題を説明する
ための図である。 １・・・クロック発生器、２（２１，２２，・・・、２
Ｎ）・・・クロックトライバ、３　（３１，３２、・・
・。 ３Ｎ）・・・クロック信号線、４・・・負荷回路、５・
・・共通接続金属配線。 第１図 第２図 ｓ３図 ２．ｒ４図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 半導体基板に、クロック発生器と、このクロック発生器
   の一つの出力を複数のクロック信号線に供給するように
   分割配置された複数のクロックドライバと、前記各クロ
   ック信号線によりクロック信号が供給される複数の負荷
   回路とが集積形成された半導体集積回路装置において、
   前記複数のクロック信号線を共通接続したことを特徴と
   する半導体集積回路装置。