JPS61135225A - 集積回路チツプ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来技゛術 り１発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ、実施例 Ｇ０発明の効果 Ａ、産業上の利用分野 この発明は、複数の集積回路チップとそれらの集積回路
を結線する複数の結線網とをもつ集積回路チップ構造に
関するものである。それらの結線網のうちの少くとも１
つは不当に高い容量性負荷に接続されることになる。そ
こで、その不当に高い容量から生じてくる電気的性能に
対する悪影響を除去するか、少くとも低減するために、
不当に高い容量性負荷を担持するワイヤ網に補償回路が
接続される。

Ｂ、開示の概要 この発明により開示されるのは集積回路チップであり、
特に１個またはそれ以上の回路がチップ結線網上で高容
量性負荷を駆動するゲート・アレイまたはマスター・ス
ライスである。その駆動回路は変更され、高い容量によ
ってひき起こされた負荷を軽減するために、チップ結線
網上の容量性負荷に補償回路が接続される。この集積回
路構造はまた、各チップ上に、効率的に配置された複数
の補償回路を含んでおり、それらの補償回路はチップの
製造工程の間に容易に接続可能である。１個またはそれ
以上のオンチップ回路を使用してもチップの電力消費は
実質的には増大しない。

Ｃ３従来技術 従来、高容量性結線網の問題にはプツシ−プル出力また
は高電力回路を採用することにより手段が講じられてい
た。しかし、プツシ−プル回路には多くの素子と、チッ
プ上のシリコンの面積とを要する。

半導体チップ上に含まれる回路の動作を改良するための
集積回路結線構造に関して従来多くの特許と刊行物があ
る。

以下に示す特許及び刊行物は集積回路結線構造に関する
ものである。しかし、関連する技術はこれらにより尽く
されるものではなく、またこれらは必ずしも最も近い従
来技術ではないことを理解されたい。

先ず特許であるが、ここに掲げるのはすべて米国特許で
あり、番号を示すにとどめる：３４８８５６４．３５１
３３６５．３５６２５４７．３５３４２３６．３６１０
９５１．３６３１３０９．３６５６００４．４０００４
２．９，４２００８１）．４２４９１９３．４２９５１
４９また刊行物は次のものである。

ＩＢＭテクニカル・ディスクロジャ・ブレティン（Ｔｅ
ｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔ
ｉｎ：ＴＤＢ）、Ｖｏｌ、１４、隘４．１９７１年９月
、１２０７ページ、Ｄ、　　Ｓ、バーシュマン（Ｈｅｒ
ｓｈｍａｎ）による０不使用トランジスタのエミッタの
アンダーパスとしての使用（Ｕｓｅ　　ｏｆＥｍｉｔｔ
ｅｒ　　ｉｎ　　ａｎ　Ｕｎｕｓｅｄ　Ｔｒａｎｓｉｓ
ｔｏｒａｓ　　ａｎ　Ｕｎｄｅｒｐａｓｓ　）”ＩＢＭ
　　ＴＤＢ　　Ｖｏｌ、２１、Ｎ［Ｌ２．１９７８年７
月、６５６−７ページ、Ｈ，ハイマイヤー（Ｈｅｉｍｅ
ｉｅｒ　）による６集積遅延回路（Ｉｎｔｅｇｒａｔｅ
ｄ　Ｄｅｌａｙ　Ｃ１ｒｃｕｉｔ　）”集積回路（Ｉｎ
ｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　）、Ｖｏｌ、Ｉ
Ｉ、嵐２０．１９７８年１０月１７日、Ｊ。

Ａ、モリソン（Ｍｏｒｒｉｓｏｎ　）による゛温度感知
及び制御のための集積回路システム（ｒ、　ｃ、　ｓ。

ｆｏｒ　Ｔｅｍｐｅｒａｔｕｒｅ　　Ｓｅｎｓｉｎｇ　
　ａｎｄＣｏｎｔｒｏｌ　）″ Ｄ６発明が解決しようとする問題点 この発明の主な目的は、改良された集積回路チップを提
供することにある。

この発明の他の目的は、きわめて容量的な結線網をもつ
集積回路の低下した電気的性能を補償する回路を提供す
ることにある。

この発明のさらに他の目的は、高容量性負荷に接続され
た結線網を駆動するために使用されるＴＴＬ回路のため
の補償回路を提供することにある。

Ｅ、　問題点を解決するための手段 この発明は、集積回路チップに関し、特に１個または複
数の回路がチップ結線−上で高容量性負荷を駆動するよ
うにしたゲート・・アレイまたはマスター・スライスに
関する。この分野でよく知られているように、チップ結
線網上で高容量性負荷を駆動することは負担であり、パ
ルスの遅延や収縮をもたらす。この発明によれば、駆動
回路が変更され、負荷を軽減するためにチップ結線網上
の高容量負荷に補償回路が接続される。さらに、この発
明は、チップ上に複数の補償回路を効率的に配置するた
めの集積回路構造をも含む。これらの補償回路は製造工
程の間に、必要に応じて容易に接続される。１個または
複数のオンチップ補償回路を採用することは実質的にチ
ップの電力消費を増大させない。

Ｖ’ＬＳＩにおいては、結線網の高容量性負荷の問題に
必ず逢着してしまう。チップが大型になり回路密度が増
大するにつれてこの問題は強調さ、れてくる。自動結線
システムがチップの結線を行うときには、その期間の約
５％のオーダーで高容量性結線網が生じる。というのが
よくある状況である。

高容量性結線網は、内部回路に重大な信号の遅延やパル
スの伝達を生起させる。本発明に基づき開示された技術
によれば、自動結線が達成された後に内部セルのサイズ
を増大させることなくこれらの゛問題パを有する結線網
が高速化される。

本発明の利点は、好適には第２のレベルの電圧バス下の
シリコン・チップ中に°°高速化”または補償回路の素
子を配置することにより達成される。

この集積回路チップの位置は、多くの場合第２のレベル
の電力バス下のシリコンが未使用であるかブランクであ
るという点において特に好ましい。

一般的には、チップ・レイアウトは、チップの全長に亘
って走行する第２レベルの電力バスを有している。これ
らの電力バスは、電力を分配するために例えば６〜８本
の複数の内部バスによって分離してもよい。

相当な数の結線可能なセルをもつ多くのゲートアレイ（
またはマスタースライス）のレイアウトがこの分野で知
られている。多数の米国特許及び刊行物がゲートアレイ
（またはマスタースライス）レイアウトや、素子を含む
セルや、セル中に含まれる結線素子や、第１レベルの金
属導体や、第２レベルの金属導体について言及している
。前述の米国特許第４２４９１９３号はＶＬＳＩ回路デ
バイスの構造と結線と製造方法を含む改良されたマスタ
ースライス設計技術に関するものである。

Ｆ、実施例 チップが大型化してゲート間の結線が複雑になるにつれ
、高容量性結線網の発生が増大する。ＴＴＬ回路ファミ
リーは高容量性負荷に対して弱点があり、その弱点は回
路の電力が低下するにつれ際立ってくる。この問題は出
力の上昇遷移にあられれる。（大きい負荷が加えられた
ときの）遅延はＲＣ時定数により主として決定される。

本発明に基づく回路は高容量性網に対してきわめて低い
ＲＣ時定数を与える。このように、高速化回路を含む変
更回路を゛限定的に°°使用することによって、チップ
全体の要求に応じるべく最小限の電力を供給しつつ負荷
の問題が解決される。例えば、１８０μＷの電力で動作
するＴＴＬは１９ナノ秒のＴ　ｏｆｆ　（上昇出力）遅
延を生じることになろう。これを、本発明に従って変更
された回路の６゜６ナノ秒の遅延と比較されたい。第１
Ａ図は従来技術に基づく回路であり、第２Ａ図は本発明
に基づき変更された回路である。

回路性能の別の重要な特徴はパルスの縮小である。理想
的な場合は、パルスの両端（Ｔｏｎ　Ｔｏｆ　ｆ　）が
同一の遅延を有する。第４図の波形は、理想的な回路と
、従来の回路と、本発明の回路のそれぞれの場合のパル
ス遅延とパルス縮小である。波形Ａは理想的な場合であ
り、２０ｎｓの入力パルスが２０ｎｓの出力パルスをも
たらす。波形Ｂは高容量性出力結線網を負荷されたＴＴ
Ｌ回路の場合を示している。このとき、先端の遅延が後
端の遅延よりもはるかに長いため、きわめて重大なパル
スの縮小が起こる。図示した例では、２０ｎｓＱ入カパ
ルスが４．８ｎｓの出力パルスに変形される。

波形Ｃは、高容量性出力網を負荷され本発明に基づき変
更されたＴＴＬ回路の場合を示している。　　。

波形Ｃからは、２０ｎｓの入力パルスが１６．９ｎＳの
出力パルスをもたらすことが見てとれよう。

これから、本発明に基づく回路が、入力パルスと出力パ
ルスの間のゆがみを最小限に抑えるのにきわめて有効で
あることが明らかである。

効果的な解決手段であるためには、本発明に基づき加え
られ変更された回路は容易に実施され且つチップの大き
さに与える影響が最小でなくてはならない。この追加回
路はチップのシリコン・スペースを必要としない。とい
うのは、その回路の素子は第２金属電力バス下のチップ
・シリコン中に配置できるからである。（すべてのゲー
トアレイチップについてはそうでないとしても、たいて
いのゲートアレイチップにおいては、第２レベルの金属
バスの下方のシリコン領域は、セル用に、または何らか
の方法で利用されてはいない。）自動結線システムが例
えば５ｐｆの高容量性結線網を形成するとき、追加回路
は、接点を除去し貫通孔を配置することにより実施する
ことができ、いかなる再結線も必要ではない。後での記
述により明らかになることではあるが、大きいキャパシ
タンスを生成するためには、相当な量の第２レベル金属
が必要である。この点を理解するためには、第７図を参
照すれば十分である。第７図は、垂直に延長された第２
レベル金属の電力バスによって分離された４個（２Ｘ２
）の内部セルを示している。この図には、２個の高速化
（補償）回路が図示されている。第７図はまた、各高速
化回路の物理的な配置と素子（ＴＩ、Ｒ１）を示してい
る。

高速化回路の素子（Ｔｌ、Ｒ１）は第２金属レベル電力
バスＡより下に配置され、これにより補償回路を使用す
るために必要なスペースが最小限に抑えられる。補償回
路Ｂの抵抗の端は自動的に第１金属レベル導体Ｃ上で電
源に接続される。回路りのエミッタ端は第２金属レベル
結線タブＧに接続され、タブＧは内部セルの列において
すべての結線チャネル（ＥｌまたはＥ２）上を横断する
第２金属レベル電力バスＡに平行に走行している。

この回路は、第２金属レベル結線タブＧと、その下方を
横切る高容量性第１金属レベル導電ラインＨとの間に貫
通孔を形成することにより接続される。第７図は２列の
内部セルとそれシテ対応する高速化回路を示している。

第３図は、ゲートアレイ（またはマスタースライス）チ
ップ上の第２レベル金属電力パスを示す図である。第７
図は第３図のわずかな部分を示している。第３図は、便
宜上、・１８Ｘ５２個の内部マトリクス・セルと６本の
第２レベル金属垂直電力バスを示している。このことに
より、６×５２の高速化回路が可能になる。

チップのサイズが増大し回路の電力が低下するにつれて
、高容量性結線網の問題が関心を集めている。本発明に
より開示された発明を実施することにより、（自動結線
システムにほとんど影響を及ぼすことなく）チップ結線
網上で高容量性負荷を駆動する、という問題に有効な解
決がはかられる。

第１Ａ−ＬＤ図はさまざまなタイプ（ＴＴＬ及びＤＴＬ
）の論理回路を示している。これらの回路には問題があ
る。というのは、出力の下降遷移と上昇遷移で容量性負
荷に対する感度が異浮るため、回路の電力が低下してし
まうのである。すなわち、下降遷移の間は、トランジス
タＡがターン・オンしてアースへの低インピーダンス経
路が実現される。上昇遷移の間はコレクク抵抗ＢのＲＣ
時定数が速度を決定する。このＲＣ時定数は、低電力回
路への要請が高まるにつれて次第に増加すは、タイム・
チャートを用いてこの問題を図示したものである。波形
Ａは立ち上がりの遅延と立ち下がりの遅延が等しいよう
な理想的な場合を示している。もしこれが正しければ、
パルス出力は常に人力パルスに等しいであろう。波形Ｂ
は５ｐｆの容量性負荷を接続した実際の回路につき生じ
たことを図示している。この上昇出力遅延は１９．１ｎ
ｓであり、一方下降出力遅延は３．９ｎｓであり、これ
により１５．２ｎｓのパルスの縮小が生じる。

補償回路は、この゛ゆがみパの問題を除去するために負
荷容量の影響を低減する。第２Ａ〜２Ｄ図は、それぞれ
、第１Ａ〜ＩＤ図に示した回路に結合して使用される補
償回路を図示している。補償回路の素子Ｃは上昇遷移に
対して、電源へのきわめて低いインピーダンス経路を与
える。容量性負荷の感度の改善は第１２図及び第１３図
で見てとれよう。第１２図は、各々が５９ｆに負荷され
てなる２段の回路を経て波形がどのように発生されたか
を示している。第１３図の波形Ａは入力をあられし、波
形Ｂ及びＣはそれぞれＴＴＬ出力と補償されたＴＴＬ回
路出力とをあられしている。この図は、高容量の影響が
補償回路によって相当に低減されることを明確に示して
いる。

第４図の波形Ｃは、遅延の改善によりどのようにしてパ
ルス縮小の問題が解決されるかを示している。この場合
、上昇出力遅延（６，６ｎｓ）は依然として下降出力遅
延（３，５ｎｓ）よりも大きいけれども、パルスの縮小
は前の１５．２ｎｓに対して３．１　ｎ　ｓに低減して
いる。この重要な改善は、主として、補償回路が（上昇
出力の）低速遷移を大幅に高速化し、下降出力の遷移に
は最小限にしか影響を与えないということによって達成
される。

第３図は、垂直方向に５２個、水平方向に４８個のセル
をもつ一般化されたチップ構造を示している。そして、
電力を分配するために、この例では一定増分（８セル）
毎にバスが配置されている。

各セルの高さの各電力バスに対して１個の補償回路が存
在する。これにより、５２Ｘ６個の補償回路が存在する
ことになる。第３図においては、大きいキャパシタンス
をもつ任意の結線が電力バスのうちの１つの下方を通過
する可能性が高いことが明確に見てとれよう。第７図は
、補償回路が配置される位置と、接続されている様子と
を示す。

これらの素子は第２レベル金属Ａの下方に配置されてい
る。第１レベル金属りの一部がエミッタを貫通孔に（す
なわち、第１金属レベルを第２金属レベルに）接続する
ために使用される。第２金属Ｇの一部は貫通孔Ｅに接続
をはかり、すべての第１レベル金属結線チャネルＷｌ−
Ｗ７上に交差する。もし第１レベル結線チャネルのうち
の１つが大きい容量性の負荷網を有しているなら、補償
回路を所望のラインに接続する貫通孔Ｆを配置すること
ができる。第８．９．１０．１）図は、それぞれ第７図
における８−８，９−９，１０−１０，１）−１）断面
図である。

第５図はＴＴＬ論理回路接続（機能は特定しない）及び
補償回路が採用されている方式の例である。第５図の論
理ブロック図に対応して、チップレイアウトが第６図に
示されている。第６図において、黒い正方形の部分が第
１から第２レベルへの接続（貫通孔）をあられす。すな
わち第６図は、実際のチップレイアウトにおける補償回
路の結線を示している。

Ｇ０発明の効果 以上のようにこの発明によれば、パルスの立ち上がりを
高速化するための補償回路をチップの電力バスに接続し
たので、回路動作の高速化及びパルス幅減少の防止をは
かることができる。

さらに、補償回路は貫通孔を介して、電力バスの下方に
形成されるので、チップ上の余分なシリコン領域を必要
としない、という長所がある。

【図面の簡単な説明】

第１Ａ、ＩＢｌ　１Ｃ１ＩＤ図は、本発明で使用される
さまざまなＴＴＬもしくはＤＴＬ回路を示す図、 第２Ａ１２Ｂ、２Ｃ，２Ｄ図は、それぞれ、第１Ａ、Ｌ
Ｂ、ＩＣ１）Ｄ図の回路に、本発明に基づき変更を加え
た回路を示す図、 第３図は、第２レベル金属電力バスを示す図、第４図は
、パルス入力・出力の波形を示す図、第５図は、論理回
路の例を示す図、 第６図は、第５図に対応するチップ・レイアウトを示す
図、 第７図は、内部セルの部分平面図、 第８図は、第７図の８−８断面図、 第９図は、第７図の９−９断面図、 第１０図は、第７図の１０−１０断面図、第１）図は、
第７図の１）−１）断面図、第１２図は、容量性負荷を
含む回路のブロック図、 第１３図は、本発明に係る構成と、従来の構成における
波形の相違を示すためめ図である。 ＩｆＩｆｔ人　　インターカショナ７Ｌ＋−ビジネス・
マシーンズ・コーポレーション代理人　弁理士　　山　
　　本　　　仁　　　朗（外１名） 本発明で使用さ札ゐ丁ＴＬ回路２　　　　　本Ｊ！明、
使用、６６□、。酪連４八図　　　　　　　　　第１Ｃ
図 １ＩＢ図　　　　　　　　第（Ｄ図 本発明に基ブさ斐更さ泊二ＤＴＬ回路 第２Ｃ図 嶌ＺＤ図 眉 第２レベーし金属電力１ぐ又 １）ｊ３回 ８−８断面図 第８図 ９−９断面図 第ｑ因 ｔｏ−１０に面図 第１０図 １）−１）断面図 第１）図

Claims (2)

【特許請求の範囲】
1. （１）集積回路用半導体チップにおいて、 （ａ）上記半導体チップ中に形成された複数の集積回路
   と、 （ｂ）少くとも１つが望ましくない電気的特性をもつ複
   数の回路結線網と、 （ｃ）上記複数の集積回路のうち少くともどれかを上記
   複数の回路結線網に接続するための複数の第１レベル金
   属導体と、 （ｄ）上記第１レベル金属導体上に重なり、上記第１レ
   ベル金属導体に選択的に結線する複数の第２レベル金属
   導体と、 （ｅ）上記半導体チップ中に形成され、上記第１レベル
   金属導体のうちの１つ及び上記第２レベル金属導体のう
   ちの１つを介して、上記望ましくない電気的特性をもつ
   回路結線網に接続され、該望ましくない電気的特性を補
   償する働きをもつ少くとも１つの補償回路、 とを具備する集積回路チップ構造。
2. （２）上記望ましくない電気的特性が、許容値よりも大
   きいＲＣ時定数である特許請求の範囲第（１）項記載の
   集積回路チップ構造。