JPH04217345A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04217345A JPH04217345A JP2403186A JP40318690A JPH04217345A JP H04217345 A JPH04217345 A JP H04217345A JP 2403186 A JP2403186 A JP 2403186A JP 40318690 A JP40318690 A JP 40318690A JP H04217345 A JPH04217345 A JP H04217345A
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- 239000000872 buffer Substances 0.000 claims abstract description 104
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- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
クロックスキューを最小限に抑制する半導体装置に関す
る。ＡＳＩＣ（特定用途向けＬＳＩ）の動作速度は近年
ますます向上し、ＣＭＯＳでも４０ＭＨｚ、Ｂｉ−ＣＭ
ＯＳでは１００ＭＨｚを越える動作速度が要求されるよ
うになってきている。この様なＬＳＩの動作速度の高速
化に伴い、クロックバッファーのクロックスキューの問
題が顕在化してきている。クロックスキューとはクロッ
ク同期の論理回路に於て、クロックバッファー間の信号
伝達遅延時間の相違による回路の誤動作を指し、これは
高速動作させる回路に於て特に問題となる。例えば、動
作周波数が１００ＭＨｚを越えるような場合、周期は１
０ｎｓ以下となり、クロックスキューはその１０％以下
つまり１ｎｓ程度に収めることが望ましい。
クロックスキューを最小限に抑制する半導体装置に関す
る。ＡＳＩＣ（特定用途向けＬＳＩ）の動作速度は近年
ますます向上し、ＣＭＯＳでも４０ＭＨｚ、Ｂｉ−ＣＭ
ＯＳでは１００ＭＨｚを越える動作速度が要求されるよ
うになってきている。この様なＬＳＩの動作速度の高速
化に伴い、クロックバッファーのクロックスキューの問
題が顕在化してきている。クロックスキューとはクロッ
ク同期の論理回路に於て、クロックバッファー間の信号
伝達遅延時間の相違による回路の誤動作を指し、これは
高速動作させる回路に於て特に問題となる。例えば、動
作周波数が１００ＭＨｚを越えるような場合、周期は１
０ｎｓ以下となり、クロックスキューはその１０％以下
つまり１ｎｓ程度に収めることが望ましい。
【０００２】本発明はこの様な問題に対して、クロック
スキューの主たる原因である配線遅延時間のバラツキを
最小限に抑える手法を与えるものである。
スキューの主たる原因である配線遅延時間のバラツキを
最小限に抑える手法を与えるものである。
【０００３】
【従来の技術】このクロックスキューの問題に対して、
従来技術では、プロセスルールも緩く、メタル配線幅も
広かった為、それほど配線金属の抵抗については問題視
されず、負荷容量の均一化のみが重要視されていた。こ
の負荷容量の均一化を目的として、負荷の小さい配線に
ダミー負荷をつなぐ手法としては、特開昭６３−０７８
６１１号がある。
従来技術では、プロセスルールも緩く、メタル配線幅も
広かった為、それほど配線金属の抵抗については問題視
されず、負荷容量の均一化のみが重要視されていた。こ
の負荷容量の均一化を目的として、負荷の小さい配線に
ダミー負荷をつなぐ手法としては、特開昭６３−０７８
６１１号がある。
【０００４】また、その他の手法としては、特開昭６３
−３０４６４１号で開示された、クロックバッファー、
被駆動セル共に配置可能位置を固定とし、その間の結線
の最短化、均一化を狙う手法もある。但し、この手法は
専用領域を必要とする為、レイアウト上の制約となり、
搭載回路によっては最適なレイアウトが得られにくい、
或いは１００％配線が得られない、等望ましくない場合
も発生する。
−３０４６４１号で開示された、クロックバッファー、
被駆動セル共に配置可能位置を固定とし、その間の結線
の最短化、均一化を狙う手法もある。但し、この手法は
専用領域を必要とする為、レイアウト上の制約となり、
搭載回路によっては最適なレイアウトが得られにくい、
或いは１００％配線が得られない、等望ましくない場合
も発生する。
【０００５】
【発明が解決しようとする課題】クロックスキューの原
因としては、■クロックバッファーの配置箇所による違
い（チップ上でトランジスタの性能は必ずしも一定では
ない）、■各クロックバッファーが駆動する負荷容量及
び被駆動セルまでの配線長が一定ではない、という２つ
の要因がある。
因としては、■クロックバッファーの配置箇所による違
い（チップ上でトランジスタの性能は必ずしも一定では
ない）、■各クロックバッファーが駆動する負荷容量及
び被駆動セルまでの配線長が一定ではない、という２つ
の要因がある。
【０００６】今後、ＬＳＩは大チップ化、微細化の方向
にあり、それにつれて配線の抵抗は大きくなる傾向にあ
る。つまり、大チップ化により配線長が長くなり、微細
化により配線幅が細くなる為、抵抗が大きくなる。従っ
て、クロックスキューに関しては、今後は上記■の配線
遅延のバラツキが問題となる。特に、クロックスキュー
を１ｎｓ程度に抑える為には、何らかのレイアウト上の
工夫が必要となる。しかしながら、従来の手法では、負
荷容量の均一化のみが重要視されていたり、また、結線
の均一化を重視したとしてもレイアウト上の制約が厳し
く、レイアウト設計に支障を来たすという問題があった
。
にあり、それにつれて配線の抵抗は大きくなる傾向にあ
る。つまり、大チップ化により配線長が長くなり、微細
化により配線幅が細くなる為、抵抗が大きくなる。従っ
て、クロックスキューに関しては、今後は上記■の配線
遅延のバラツキが問題となる。特に、クロックスキュー
を１ｎｓ程度に抑える為には、何らかのレイアウト上の
工夫が必要となる。しかしながら、従来の手法では、負
荷容量の均一化のみが重要視されていたり、また、結線
の均一化を重視したとしてもレイアウト上の制約が厳し
く、レイアウト設計に支障を来たすという問題があった
。
【０００７】本発明は、上記問題点を解決するもので、
高速動作する半導体装置におけるクロックスキューを最
小限に抑制しうる半導体装置を提供することを目的とす
る。
高速動作する半導体装置におけるクロックスキューを最
小限に抑制しうる半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図１に示す如く、主たるクロックに同期
して動作する半導体装置において、第Ｎ段目（Ｎは２≦
Ｎの正整数）のクロックバッファー（ＳＢＮ１ 〜ＳＢ
Ｎｑ）が同期動作する回路（ＲＣ１１〜ＲＣ１ｐ、ＲＣ
ｉ１〜ＲＣｉｐ、…）にクロックを供給し、第Ｋ段目（
Ｋは１＜Ｋ＜Ｎの正整数）のクロックバッファーが第Ｋ
−１段目のクロックバッファーからのクロックを入力し
て第Ｋ＋１段目のクロックバッファーにクロックを供給
するＮ階層の構造を持つクロックバッファー群を有し、
前記クロックバッファー群を接続して構成されるクロッ
クネットは、各クロックバッファーを節点（ｎｏｄｅ）
とし前記各同期動作回路を葉（ｌｅａｆ）とし第１段目
のクロックバッファ（ＭＢ１ ）を根（ｒｏｏｔ）とす
る高さＮの木（ｔｒｅｅ）構造を持ち、前記クロックバ
ッファー群及び前記クロックネットは、前記クロックネ
ットの内各階層の複数のネットについて、各駆動クロッ
クバッファーと被駆動クロックバッファー或いは同期動
作回路間で、各ネットの負荷容量（Ｃ）と配線抵抗（Ｒ
）の積が一定となるように、配置配線されている。
に、本発明は、図１に示す如く、主たるクロックに同期
して動作する半導体装置において、第Ｎ段目（Ｎは２≦
Ｎの正整数）のクロックバッファー（ＳＢＮ１ 〜ＳＢ
Ｎｑ）が同期動作する回路（ＲＣ１１〜ＲＣ１ｐ、ＲＣ
ｉ１〜ＲＣｉｐ、…）にクロックを供給し、第Ｋ段目（
Ｋは１＜Ｋ＜Ｎの正整数）のクロックバッファーが第Ｋ
−１段目のクロックバッファーからのクロックを入力し
て第Ｋ＋１段目のクロックバッファーにクロックを供給
するＮ階層の構造を持つクロックバッファー群を有し、
前記クロックバッファー群を接続して構成されるクロッ
クネットは、各クロックバッファーを節点（ｎｏｄｅ）
とし前記各同期動作回路を葉（ｌｅａｆ）とし第１段目
のクロックバッファ（ＭＢ１ ）を根（ｒｏｏｔ）とす
る高さＮの木（ｔｒｅｅ）構造を持ち、前記クロックバ
ッファー群及び前記クロックネットは、前記クロックネ
ットの内各階層の複数のネットについて、各駆動クロッ
クバッファーと被駆動クロックバッファー或いは同期動
作回路間で、各ネットの負荷容量（Ｃ）と配線抵抗（Ｒ
）の積が一定となるように、配置配線されている。
【０００９】
【作用】本発明によれば、クロックバッファー群を接続
して構成されるクロックネットに、各クロックバッファ
ーを節点（ｎｏｄｅ）とし前記各同期動作回路を葉（ｌ
ｅａｆ）とし第１段目のクロックバッファを根（ｒｏｏ
ｔ）とする高さＮの木（ｔｒｅｅ）構造を持たせ、クロ
ックバッファー群及びクロックネットを、クロックネッ
トの内各階層の複数のネットについて、各駆動セル（ク
ロックバッファー）と被駆動セル（クロックバッファー
或いは同期動作回路）間で、各ネットの負荷容量（Ｃ）
と配線抵抗（Ｒ）の積Ｃ・Ｒが一定となるように配置配
線することととしたため、ネットの遅延時間のバラツキ
を最小限に抑えることが可能となる。従って、クロック
スキューの問題のないＬＳＩが実現できる。
して構成されるクロックネットに、各クロックバッファ
ーを節点（ｎｏｄｅ）とし前記各同期動作回路を葉（ｌ
ｅａｆ）とし第１段目のクロックバッファを根（ｒｏｏ
ｔ）とする高さＮの木（ｔｒｅｅ）構造を持たせ、クロ
ックバッファー群及びクロックネットを、クロックネッ
トの内各階層の複数のネットについて、各駆動セル（ク
ロックバッファー）と被駆動セル（クロックバッファー
或いは同期動作回路）間で、各ネットの負荷容量（Ｃ）
と配線抵抗（Ｒ）の積Ｃ・Ｒが一定となるように配置配
線することととしたため、ネットの遅延時間のバラツキ
を最小限に抑えることが可能となる。従って、クロック
スキューの問題のないＬＳＩが実現できる。
【００１０】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 ［ｉ ］第１実施例 図２に本発明の第１実施例を示す。図２は最も典型的な
例として、大規模マクロがなく自由にクロックバッファ
ーを配置できる場合のクロックネットのレイアウトを示
したものである。
説明する。 ［ｉ ］第１実施例 図２に本発明の第１実施例を示す。図２は最も典型的な
例として、大規模マクロがなく自由にクロックバッファ
ーを配置できる場合のクロックネットのレイアウトを示
したものである。
【００１１】本実施例では、チップの中心に主クロック
バッファー（メインバッファー）ＭＢを配置し、チップ
をブロックＢ１ 〜Ｂ１６に１６分割して、各々のブロ
ック（本実施例では各ブロックの中心）に、副クロック
バッファー（サブクロックバッファー）ＳＢ１ 〜ＳＢ
１６を配置している。つまり、各ブロック中の回路はそ
の中心にあるサブクロックバッファーＳＢから供給され
るクロックにより動作する。また、メインクロックバッ
ファーＭＢからサブクロックバッファーＳＢまでの配線
は、太幅配線で、図２に示す様に、メインクロックバッ
ファーＭＢと各サブクロックバッファーＳＢ間の距離が
完全に等しい配線長となるように配線されている。これ
により、各サブクロックバッファーＳＢまでのクロック
の遅延時間のバラツキ（クロックスキュー）は零となり
、ここではサブクロックバッファーＳＢから被駆動セル
までの配線について明示していないが、仮に等長配線が
実現できなかったとしても、遅延時間のバラツキは高々
２００ｐｓ程度に抑えられ、クロックスキューの問題の
ないＬＳＩが実現できる。
バッファー（メインバッファー）ＭＢを配置し、チップ
をブロックＢ１ 〜Ｂ１６に１６分割して、各々のブロ
ック（本実施例では各ブロックの中心）に、副クロック
バッファー（サブクロックバッファー）ＳＢ１ 〜ＳＢ
１６を配置している。つまり、各ブロック中の回路はそ
の中心にあるサブクロックバッファーＳＢから供給され
るクロックにより動作する。また、メインクロックバッ
ファーＭＢからサブクロックバッファーＳＢまでの配線
は、太幅配線で、図２に示す様に、メインクロックバッ
ファーＭＢと各サブクロックバッファーＳＢ間の距離が
完全に等しい配線長となるように配線されている。これ
により、各サブクロックバッファーＳＢまでのクロック
の遅延時間のバラツキ（クロックスキュー）は零となり
、ここではサブクロックバッファーＳＢから被駆動セル
までの配線について明示していないが、仮に等長配線が
実現できなかったとしても、遅延時間のバラツキは高々
２００ｐｓ程度に抑えられ、クロックスキューの問題の
ないＬＳＩが実現できる。
【００１２】
［ｉｉ］第２実施例
次に、図３に本発明の第２実施例を示す。図３は小規模
マクロが使用された場合のクロックネットのレイアウト
を示す。ここで、小規模マクロはＲＡＭ、ＲＯＭ等に相
当し、全面敷詰型ゲートアレイでは頻繁に用いられるも
のである。尚、この小規模マクロは別系統のクロックが
供給されるものとし、小規模マクロを有するブロックＢ
４ には該クロックの同期動作回路はないものと考え、
従ってサブクロックバッファーＳＢ４ は必要ない。し
かしながら、該ブロックＢ４ にサブクロックバッファ
ーＳＢ４がないことで、他のサブクロックバッファーま
での遅延時間にバラツキが生じる（サブクロックバッフ
ァーＳＢ３ はブロックＢ４ への分岐がない分だけ他
のサブクロックバッファーよりも早く信号を受け取って
しまう）為、第３図に示す様に、ブロックＢ４ 内にダ
ミーの負荷セルＤＣ１ を置き、遅延時間のバランスを
取っている。 尚、このダミー負荷セルＤＣ１ の配置場所と負荷容量
の大きさは、後述する配線遅延時間の計算式（１）及び
（２）に基づいて導出される。本実施例においても、ダ
ミー負荷セルを上述のように適切に選ぶことにより、メ
インクロックバッファーＭＢとサブクロックバッファー
ＳＢの間の遅延時間のバラツキは零にすることが可能で
あり、クロックスキューを各ブロック内の遅延時間のバ
ラツキ（２００ｐｓ以下）程度に抑えることができる。
マクロが使用された場合のクロックネットのレイアウト
を示す。ここで、小規模マクロはＲＡＭ、ＲＯＭ等に相
当し、全面敷詰型ゲートアレイでは頻繁に用いられるも
のである。尚、この小規模マクロは別系統のクロックが
供給されるものとし、小規模マクロを有するブロックＢ
４ には該クロックの同期動作回路はないものと考え、
従ってサブクロックバッファーＳＢ４ は必要ない。し
かしながら、該ブロックＢ４ にサブクロックバッファ
ーＳＢ４がないことで、他のサブクロックバッファーま
での遅延時間にバラツキが生じる（サブクロックバッフ
ァーＳＢ３ はブロックＢ４ への分岐がない分だけ他
のサブクロックバッファーよりも早く信号を受け取って
しまう）為、第３図に示す様に、ブロックＢ４ 内にダ
ミーの負荷セルＤＣ１ を置き、遅延時間のバランスを
取っている。 尚、このダミー負荷セルＤＣ１ の配置場所と負荷容量
の大きさは、後述する配線遅延時間の計算式（１）及び
（２）に基づいて導出される。本実施例においても、ダ
ミー負荷セルを上述のように適切に選ぶことにより、メ
インクロックバッファーＭＢとサブクロックバッファー
ＳＢの間の遅延時間のバラツキは零にすることが可能で
あり、クロックスキューを各ブロック内の遅延時間のバ
ラツキ（２００ｐｓ以下）程度に抑えることができる。
【００１３】［ｉｉｉ ］配線遅延時間の計算メインク
ロックバッファーＭＢからサブクロックバッファーＳＢ
間、及びサブクロックバッファーＳＢから被駆動セル（
同期動作回路：ＦＦ等）間の配線遅延時間は、以下のよ
うにして求められる。 （Ａ）配線の始点から終点まで分岐のない場合この場合
の典型的な回路例として、図４（ａ）に示す回路を考え
た場合、その等価回路は図４（ｂ）に示すような配線抵
抗と配線容量及び負荷ゲート入力容量によるＴ型等価回
路となり、配線遅延時間Ｔｌｉｎｅは概ね式−１で求め
られる。
ロックバッファーＭＢからサブクロックバッファーＳＢ
間、及びサブクロックバッファーＳＢから被駆動セル（
同期動作回路：ＦＦ等）間の配線遅延時間は、以下のよ
うにして求められる。 （Ａ）配線の始点から終点まで分岐のない場合この場合
の典型的な回路例として、図４（ａ）に示す回路を考え
た場合、その等価回路は図４（ｂ）に示すような配線抵
抗と配線容量及び負荷ゲート入力容量によるＴ型等価回
路となり、配線遅延時間Ｔｌｉｎｅは概ね式−１で求め
られる。
【００１４】
【数１】
【００１５】
（Ｂ）配線の始点終点間に分岐のある場合この場合の典
型的な回路例として、図４（ｃ）に示す回路を考えた場
合、その等価回路は図４（ｄ）に示すようなＴ型等価回
路となり、配線遅延時間Ｔｌｉｎｅは概ね次式で求めら
れる。
型的な回路例として、図４（ｃ）に示す回路を考えた場
合、その等価回路は図４（ｄ）に示すようなＴ型等価回
路となり、配線遅延時間Ｔｌｉｎｅは概ね次式で求めら
れる。
【００１６】
【数２】
【００１７】
［ｉＶ］第３実施例
次に、図５に本発明の第３実施例を示す。図５は大規模
マクロが使用された場合のクロックネットのレイアウト
を示す。第２実施例と同様に、大規模マクロ（ＲＡＭ）
の存在により各サブクロックバッファーＳＢまでの遅延
時間にバラツキが生じる為、図５に示す様に、前述の配
線遅延時間の計算式（１）及び（２）に基づいて決定さ
れる配置場所と負荷容量の大きさを持つダミー負荷セル
ＤＣ２〜ＤＣ４ を置き、遅延時間のバランスを取って
いる。
マクロが使用された場合のクロックネットのレイアウト
を示す。第２実施例と同様に、大規模マクロ（ＲＡＭ）
の存在により各サブクロックバッファーＳＢまでの遅延
時間にバラツキが生じる為、図５に示す様に、前述の配
線遅延時間の計算式（１）及び（２）に基づいて決定さ
れる配置場所と負荷容量の大きさを持つダミー負荷セル
ＤＣ２〜ＤＣ４ を置き、遅延時間のバランスを取って
いる。
【００１８】
［Ｖ ］第４実施例
次に、図６に本発明の第４実施例を示す。図６は超大規
模マクロが使用された場合のクロックネットのレイアウ
トを示す。本実施例では、超大規模マクロ（ＲＡＭ）の
為に、メインクロックバッファーＭＢをチップの中心に
置くことができず、ダミー負荷セルＤＣ５ を適切に配
置することにより、各サブクロックバッファーＳＢまで
の遅延時間のバランスを取っている。
模マクロが使用された場合のクロックネットのレイアウ
トを示す。本実施例では、超大規模マクロ（ＲＡＭ）の
為に、メインクロックバッファーＭＢをチップの中心に
置くことができず、ダミー負荷セルＤＣ５ を適切に配
置することにより、各サブクロックバッファーＳＢまで
の遅延時間のバランスを取っている。
【００１９】以上説明した実施例においては、全て２階
層のクロックネットの例を示したが、大規模ＬＳＩの場
合には、更に階層を増やして本発明を適用することによ
り、クロックスキューの問題のないＬＳＩを実現できる
。本実施例はゲートアレイ等（ＳＯＧ：Ｓｅａ ｏｆ
Ｇａｔｅ ）の自動配置配線するものに適用することも
できる。
層のクロックネットの例を示したが、大規模ＬＳＩの場
合には、更に階層を増やして本発明を適用することによ
り、クロックスキューの問題のないＬＳＩを実現できる
。本実施例はゲートアレイ等（ＳＯＧ：Ｓｅａ ｏｆ
Ｇａｔｅ ）の自動配置配線するものに適用することも
できる。
【００２０】
【発明の効果】以上説明した様に、本発明によれば、ク
ロックスキューを最小限に抑えることが可能となり、１
００ＭＨｚを越えるような高速動作の場合でも、クロッ
クスキューの問題のないＬＳＩを実現できる。これは、
特にＥＷＳ（Ｅｎｇｉｎｅｅｒｉｎｇ ＷｏｒｋＳｔａ
ｔｉｏｎ ）、大型計算機、ミニコン、通信機器等の機
能の向上に必須の用件を満足するものである。
ロックスキューを最小限に抑えることが可能となり、１
００ＭＨｚを越えるような高速動作の場合でも、クロッ
クスキューの問題のないＬＳＩを実現できる。これは、
特にＥＷＳ（Ｅｎｇｉｎｅｅｒｉｎｇ ＷｏｒｋＳｔａ
ｔｉｏｎ ）、大型計算機、ミニコン、通信機器等の機
能の向上に必須の用件を満足するものである。
【図１】本発明のクロックバッファー群の階層構造及び
クロックネットの木構造を示す図である。
クロックネットの木構造を示す図である。
【図２】本発明の第１実施例のクロックネットのレイア
ウト図である。
ウト図である。
【図３】本発明の第２実施例のクロックネットのレイア
ウト図である。
ウト図である。
【図４】配線延長時間の計算過程を示す回路図で（ａ）
は配線の始点から終点まで分岐のない回路例、（ｂ）は
同図（ａ）の等価回路、（ｃ）は配線の始点から終点ま
で分岐のある回路例、（ｄ）は同図（ｃ）の等価回路で
ある。
は配線の始点から終点まで分岐のない回路例、（ｂ）は
同図（ａ）の等価回路、（ｃ）は配線の始点から終点ま
で分岐のある回路例、（ｄ）は同図（ｃ）の等価回路で
ある。
【図５】本発明の第３実施例のクロックネットのレイア
ウト図である。
ウト図である。
【図６】本発明の第４実施例のクロックネットのレイア
ウト図である。
ウト図である。
１…ＬＳＩチップ
ＭＢ１ 、ＭＢ…第１段目クロックバッファー（メイン
クロックバッファー） ＳＢ２１ 〜ＳＢ２ｉ 〜ＳＢ２ｑ …第２段目クロッ
クバッファー ＳＢＮ１ 〜ＳＢＮｉ 〜ＳＢＮｑ …第Ｎ番目クロッ
クバッファー ＳＢ１ 〜ＳＢ１６…サブクロックバッファーＲＣ１１
〜ＲＣ１ｑ、ＲＣｉ１〜ＲＣｉｐ…被駆動セル（同期動
作回路） Ｂ１ 〜Ｂ１６…被駆動セルブロック ＤＣ１ 〜ＤＣ５ …ダミー負荷セル ＲＡＭ…ランダムアクセスメモリ ＩＯＢ…Ｉ／Ｏバッファー
クロックバッファー） ＳＢ２１ 〜ＳＢ２ｉ 〜ＳＢ２ｑ …第２段目クロッ
クバッファー ＳＢＮ１ 〜ＳＢＮｉ 〜ＳＢＮｑ …第Ｎ番目クロッ
クバッファー ＳＢ１ 〜ＳＢ１６…サブクロックバッファーＲＣ１１
〜ＲＣ１ｑ、ＲＣｉ１〜ＲＣｉｐ…被駆動セル（同期動
作回路） Ｂ１ 〜Ｂ１６…被駆動セルブロック ＤＣ１ 〜ＤＣ５ …ダミー負荷セル ＲＡＭ…ランダムアクセスメモリ ＩＯＢ…Ｉ／Ｏバッファー
Claims (5)
- 【請求項１】 主たるクロックに同期して動作する半
導体装置において、第Ｎ段目（Ｎは２≦Ｎの正整数）の
クロックバッファー（ＳＢＮ１ 〜ＳＢＮｑ ）が同期
動作する回路（ＲＣ１１〜ＲＣ１ｐ、ＲＣｉ１〜ＲＣｉ
ｐ、…）にクロックを供給し、第Ｋ段目（Ｋは１＜Ｋ＜
Ｎの正整数）のクロックバッファーが第Ｋ−１段目のク
ロックバッファーからのクロックを入力して第Ｋ＋１段
目のクロックバッファーにクロックを供給するＮ階層の
構造を持つクロックバッファー群を有し、前記クロック
バッファー群を接続して構成されるクロックネットは、
各クロックバッファーを節点（ｎｏｄｅ）とし前記各同
期動作回路を葉（ｌｅａｆ）とし第１段目のクロックバ
ッファ（ＭＢ１ ）を根（ｒｏｏｔ）とする高さＮの木
（ｔｒｅｅ）構造を持ち、前記クロックバッファー群及
び前記クロックネットは、前記クロックネットの内各階
層の複数のネットについて、各駆動クロックバッファー
と被駆動クロックバッファー或いは同期動作回路間で、
各ネットの負荷容量（Ｃ）と配線抵抗（Ｒ）の積が一定
となるように、配置配線されていることを特徴とする半
導体装置。 - 【請求項２】 主たるクロックに同期して動作する半
導体装置において、第Ｎ段目（Ｎは２≦Ｎの正整数）の
クロックバッファー（ＳＢＮ１ 〜ＳＢＮｑ ）が同期
動作する回路（ＲＣ１１〜ＲＣ１ｐ、ＲＣｉ１〜ＲＣｉ
ｐ、…）にクロックを供給し、第Ｋ段目（Ｋは１＜Ｋ＜
Ｎの正整数）のクロックバッファーが第Ｋ−１段目のク
ロックバッファーからのクロックを入力して第Ｋ＋１段
目のクロックバッファーにクロックを供給するＮ階層の
構造を持つクロックバッファー群を有し、前記クロック
バッファー群を接続して構成されるクロックネットは、
各クロックバッファーを節点（ｎｏｄｅ）とし前記各同
期動作回路を葉（ｌｅａｆ）とし第１段目のクロックバ
ッファ（ＭＢ１ ）を根（ｒｏｏｔ）とする高さＮの木
（ｔｒｅｅ）構造を持ち、前記クロックバッファー群及
び前記クロックネットは、前記クロックネットの内各階
層の複数のネットについて、各駆動クロックバッファー
と被駆動クロックバッファー或いは同期動作回路間で、
ダミーの負荷容量セルを付加接続して、各ネットの負荷
容量（Ｃ）と配線抵抗（Ｒ）の積が一定となるように、
配置配線されていることを特徴とする半導体装置。 - 【請求項３】 主たるクロックに同期して動作する半
導体装置において、第Ｎ段目（Ｎは２≦Ｎの正整数）の
クロックバッファー（ＳＢＮ１ 〜ＳＢＮｑ ）が同期
動作する回路（ＲＣ１１〜ＲＣ１ｐ、ＲＣｉ１〜ＲＣｉ
ｐ、…）にクロックを供給し、第Ｋ段目（Ｋは１＜Ｋ＜
Ｎの正整数）のクロックバッファーが第Ｋ−１段目のク
ロックバッファーからのクロックを入力して第Ｋ＋１段
目のクロックバッファーにクロックを供給するＮ階層の
構造を持つクロックバッファー群を有し、前記クロック
バッファー群を接続して構成されるクロックネットは、
各クロックバッファーを節点（ｎｏｄｅ）とし前記各同
期動作回路を葉（ｌｅａｆ）とし第１段目のクロックバ
ッファ（ＭＢ１ ）を根（ｒｏｏｔ）とする高さＮの木
（ｔｒｅｅ）構造を持ち、 前記クロックバッファー
群及び前記クロックネットは、前記クロックネットの内
各階層の複数のネットについて、各駆動クロックバッフ
ァーと被駆動クロックバッファー或いは同期動作回路間
で、各ネットの負荷容量（Ｃ）と配線抵抗（Ｒ）の積が
一定となるように配置配線されており、前記クロックネ
ットは、通常の信号線（Ｄａｔａ ｂｕｓ線等）に比し
て大幅の配線とすることを特徴とする半導体装置。 - 【請求項４】 主たるクロックに同期して動作する半
導体装置において、第Ｎ段目（Ｎは２≦Ｎの正整数）の
クロックバッファー（ＳＢＮ１ 〜ＳＢＮｑ ）が同期
動作する回路（ＲＣ１１〜ＲＣ１ｐ、ＲＣｉ１〜ＲＣｉ
ｐ、…）にクロックを供給し、第Ｋ段目（Ｋは１＜Ｋ＜
Ｎの正整数）のクロックバッファーが第Ｋ−１段目のク
ロックバッファーからのクロックを入力して第Ｋ＋１段
目のクロックバッファーにクロックを供給するＮ階層の
構造を持つクロックバッファー群を有し、前記クロック
バッファー群及び前記クロックネットは、前記クロック
ネットの内、前記第１段目から第Ｎ−１段目までのクロ
ックバッファーから出力されるネットに対してのみ、各
階層の複数ネットについて、各駆動セル（クロックバッ
ファー）と被駆動セル（クロックバッファー或いは同期
動作回路）間で、各ネットの負荷容量（Ｃ）と配線抵抗
（Ｒ）の積Ｃ・Ｒが一定となるように、配置配線が行な
われることを特徴とする半導体装置。 - 【請求項５】 前記半導体装置は、Ｍ個の領域（ブロ
ック）（Ｂ１ 、Ｂ２ 、…）に分割され、各ブロック
に含まれる被駆動セルの総数は、該ブロック中の第Ｎ段
目、最終段のクロックバッファー（ＳＢＮ１ 〜ＳＢＮ
ｄ ）が駆動可能な数に制限されることを特徴とする請
求項１、２、３または４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403186A JPH04217345A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403186A JPH04217345A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217345A true JPH04217345A (ja) | 1992-08-07 |
Family
ID=18512942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403186A Withdrawn JPH04217345A (ja) | 1990-12-18 | 1990-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04217345A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233092A (ja) * | 1992-02-18 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | クロック信号分配方法および分配回路 |
| JPH09258840A (ja) * | 1996-03-21 | 1997-10-03 | Nec Corp | クロック分配回路 |
| JP2004289030A (ja) * | 2003-03-25 | 2004-10-14 | Renesas Technology Corp | 半導体集積回路装置とクロック分配方法 |
-
1990
- 1990-12-18 JP JP2403186A patent/JPH04217345A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233092A (ja) * | 1992-02-18 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | クロック信号分配方法および分配回路 |
| JPH09258840A (ja) * | 1996-03-21 | 1997-10-03 | Nec Corp | クロック分配回路 |
| JP2004289030A (ja) * | 2003-03-25 | 2004-10-14 | Renesas Technology Corp | 半導体集積回路装置とクロック分配方法 |
| JP4743469B2 (ja) * | 2003-03-25 | 2011-08-10 | 株式会社日立製作所 | 半導体集積回路装置とクロック分配方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |