JP2606845B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2606845B2 JP2606845B2 JP62154009A JP15400987A JP2606845B2 JP 2606845 B2 JP2606845 B2 JP 2606845B2 JP 62154009 A JP62154009 A JP 62154009A JP 15400987 A JP15400987 A JP 15400987A JP 2606845 B2 JP2606845 B2 JP 2606845B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- layer
- wirings
- voltage power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔概要〕 例えば，三層構造の電源配線において，第一層および
第三層の配線層から構成された互いに平行な電源配線群
のうち，第一層の高電圧電源配線と第三層の低電圧電源
配線との各々一つずつを，また，第一層の低電圧電源配
線と第三層の高電圧電源配線との各々一つずつを，近接
して，もしくは，重畳するように形成する。これによ
り，電源配線の実効長を低減するとともに，高電圧電源
配線と低電圧電源配線間の容量結合を増大させる。
第三層の配線層から構成された互いに平行な電源配線群
のうち，第一層の高電圧電源配線と第三層の低電圧電源
配線との各々一つずつを，また，第一層の低電圧電源配
線と第三層の高電圧電源配線との各々一つずつを，近接
して，もしくは，重畳するように形成する。これによ
り，電源配線の実効長を低減するとともに，高電圧電源
配線と低電圧電源配線間の容量結合を増大させる。
本発明は半導体集積回路における電源配線に係り，と
くに多層電源配線の構造に関する。
くに多層電源配線の構造に関する。
〔従来の技術〕 半導体集積回路チップの内部における電源配線は，一
般に，第２図に示すように，チップ40の周縁に沿って高
電圧電源配線41と低電圧電源配線42を設け，これらの配
線から分岐したそれぞれの高電圧電源配線43と低電圧電
源配線44が，チップ内部に形成されているセル45（ゲー
トアレイにおけるペーシックセルあるいはスタンダード
セルにおけるインバータ,NAND,NOR等の回路ブロック）
を上通過するように配置され，セル45の上の所定位置
で，その内部の回路と電気的に接続される。
般に，第２図に示すように，チップ40の周縁に沿って高
電圧電源配線41と低電圧電源配線42を設け，これらの配
線から分岐したそれぞれの高電圧電源配線43と低電圧電
源配線44が，チップ内部に形成されているセル45（ゲー
トアレイにおけるペーシックセルあるいはスタンダード
セルにおけるインバータ,NAND,NOR等の回路ブロック）
を上通過するように配置され，セル45の上の所定位置
で，その内部の回路と電気的に接続される。
集積度の増大とともに，回路が複雑化し，かつ，所要
供給電流が大きくなる。その一方で，電源配線が微細化
する。このような矛盾を解決するために，多層電源配線
が用いられるようになった。現在のところ，三層構造の
配線が実用化されている。第３図に，三層構造の電源配
線の従来例を示す。
供給電流が大きくなる。その一方で，電源配線が微細化
する。このような矛盾を解決するために，多層電源配線
が用いられるようになった。現在のところ，三層構造の
配線が実用化されている。第３図に，三層構造の電源配
線の従来例を示す。
従来の多層電源配線構造によれば，図示のように，あ
る第一の配線層において，例えば，配線11が低電圧電源
配線（VSS線），配線12が高電圧電源配線（VDD線）とす
ると，その上の第三層目の配線層において，配線31がVS
S線，配線32がVDD線に割当られる。つまり，下層の配線
と上層の配線との間で，同電位の配線が，互いに近接も
しくは重なりあって平行に走るように，設計される。三
層配線の場合には，第二層目の配線層で，前記配線11,1
2,31,32等に垂直方向に走る配線21,22,23,24,・・・が
形成される。一般に，これらの配線は,VDD線である21,2
3,・・・とVSS線である22,24,・・・が交互に配置され
る。
る第一の配線層において，例えば，配線11が低電圧電源
配線（VSS線），配線12が高電圧電源配線（VDD線）とす
ると，その上の第三層目の配線層において，配線31がVS
S線，配線32がVDD線に割当られる。つまり，下層の配線
と上層の配線との間で，同電位の配線が，互いに近接も
しくは重なりあって平行に走るように，設計される。三
層配線の場合には，第二層目の配線層で，前記配線11,1
2,31,32等に垂直方向に走る配線21,22,23,24,・・・が
形成される。一般に，これらの配線は,VDD線である21,2
3,・・・とVSS線である22,24,・・・が交互に配置され
る。
上記において，各層間の接続は,VDD線については，第
三層と第二層は，配線32と配線21との間のコンタクトV2
3−１によって，第二層と第一層は，配線23と配線12の
間のコンタクトV12−１によって，一方,VSS線について
は，第三層と第二層は，配線31と配線22との間のコンタ
クトV23−２によって，第二層と第一層は，配線24と配
線11との間のコンタクトV12−２によって，それぞれ達
成される。さらに，第一層のVDD線12とセル45とのコン
タクトVC−１および第一層のVSS線11とセル45とのコン
タクトVC−２により，セル45の回路と接続されている。
三層と第二層は，配線32と配線21との間のコンタクトV2
3−１によって，第二層と第一層は，配線23と配線12の
間のコンタクトV12−１によって，一方,VSS線について
は，第三層と第二層は，配線31と配線22との間のコンタ
クトV23−２によって，第二層と第一層は，配線24と配
線11との間のコンタクトV12−２によって，それぞれ達
成される。さらに，第一層のVDD線12とセル45とのコン
タクトVC−１および第一層のVSS線11とセル45とのコン
タクトVC−２により，セル45の回路と接続されている。
一般に，多層配線において，三層もしくはそれ以上の
配線を，同一のコンタクトによって，互いに接続するこ
とはできない。例えば，第３図に示す三層構造におい
て,VDD線である配線12,21,32をコンタクタV23−１で共
通に接続できない。これは，このためのビアを二つの層
間絶縁層を貫通するように設ける必要があり，ステップ
カバレッジが十分でなくなるためである。
配線を，同一のコンタクトによって，互いに接続するこ
とはできない。例えば，第３図に示す三層構造におい
て,VDD線である配線12,21,32をコンタクタV23−１で共
通に接続できない。これは，このためのビアを二つの層
間絶縁層を貫通するように設ける必要があり，ステップ
カバレッジが十分でなくなるためである。
その結果，第三層の配線を通じて供給される電流は余
分な距離を迂回する必要があり，配線抵抗が増加する。
また，一般に，電圧を供給される回路に直接に接続され
るのは第一層目の配線であるために，例えば，第一層目
の配線11および12等は，第二層目の配線21,22,23,24等
のピッチにして４本分の電流容量が必要であり，線幅を
太くする必要がある。これらの理由により，第三層目の
電源配線を使用するメリットが少ない。
分な距離を迂回する必要があり，配線抵抗が増加する。
また，一般に，電圧を供給される回路に直接に接続され
るのは第一層目の配線であるために，例えば，第一層目
の配線11および12等は，第二層目の配線21,22,23,24等
のピッチにして４本分の電流容量が必要であり，線幅を
太くする必要がある。これらの理由により，第三層目の
電源配線を使用するメリットが少ない。
さらに，上記従来の多層電源配線においては,VDD線と
VSS線との距離が大きく，これらの線間の容量は小さ
く，容量結合による電圧の安定化はほとんど期待できな
い。
VSS線との距離が大きく，これらの線間の容量は小さ
く，容量結合による電圧の安定化はほとんど期待できな
い。
上記従来の多層電源配線における問題点は、半導体集
積回路チップ上に設けられ、連続して積層された第１、
第２および第３の配線層を備え、該第１と第３の配線層
においては、同一平面内では高電圧電源配線と低電圧電
源配線とが交互に、かつ、平行に配置され、該第１と第
３の配線層では、上下で互いに異なる電位を有する配線
が重畳され、前記第２の配線層における配線は、該第１
と第３の配線層における配線と、平面的に見て直交する
ように配置され、該第１の配線層における高または低電
圧電源配線と、その直上に位置する前記第３の配線層の
異なる電位の配線に隣接する同一電位の配線は、該第２
の配線層の同一電位の単一の配線を介して直接互いに接
続されることを特徴とする半導体集積回路によって解決
される。
積回路チップ上に設けられ、連続して積層された第１、
第２および第３の配線層を備え、該第１と第３の配線層
においては、同一平面内では高電圧電源配線と低電圧電
源配線とが交互に、かつ、平行に配置され、該第１と第
３の配線層では、上下で互いに異なる電位を有する配線
が重畳され、前記第２の配線層における配線は、該第１
と第３の配線層における配線と、平面的に見て直交する
ように配置され、該第１の配線層における高または低電
圧電源配線と、その直上に位置する前記第３の配線層の
異なる電位の配線に隣接する同一電位の配線は、該第２
の配線層の同一電位の単一の配線を介して直接互いに接
続されることを特徴とする半導体集積回路によって解決
される。
多層電源配線において，異なる配線層間で,VDD線とそ
の近傍を平行に走るVSS線とを，近接して，もしくは，
実質的に重畳するように配置することにより，電源配線
の実効配線長が短縮される。また，同一層間における同
一電位の配線間のコンタクトは，配線格子の２ピッチご
とに形成可能となるので，第一層の電源配線を，第二層
の電源配線のピッチにして２本分の電流容量に低減でき
る。以上により，電源配線の線幅を細くできるととも
に，高低両電圧電源配線間の結合容量の増大による電源
の安定化が強化される。
の近傍を平行に走るVSS線とを，近接して，もしくは，
実質的に重畳するように配置することにより，電源配線
の実効配線長が短縮される。また，同一層間における同
一電位の配線間のコンタクトは，配線格子の２ピッチご
とに形成可能となるので，第一層の電源配線を，第二層
の電源配線のピッチにして２本分の電流容量に低減でき
る。以上により，電源配線の線幅を細くできるととも
に，高低両電圧電源配線間の結合容量の増大による電源
の安定化が強化される。
第１図は本発明の一実施例であって，第一層の配線11
および12は，それぞれ,VSS線およびVDD線であり，第３
図に示した従来例と同じである。これに対して，第三層
の配線31および32は，それぞれ,VDD線およびVSS線であ
り，上記従来例と異なる。このように，第一層および第
三層のそれぞれに属し，互いに平行かつ近接して走る２
本の電源配線が，異なる極性または電圧の電源に割当ら
れている。
および12は，それぞれ,VSS線およびVDD線であり，第３
図に示した従来例と同じである。これに対して，第三層
の配線31および32は，それぞれ,VDD線およびVSS線であ
り，上記従来例と異なる。このように，第一層および第
三層のそれぞれに属し，互いに平行かつ近接して走る２
本の電源配線が，異なる極性または電圧の電源に割当ら
れている。
図示のように,VSS線である配線32は，コンタクトV23
−１によって，第二層の配線21（VSS線）に接続され，
さらに，コンタクトV12−１によって,VSS線である配線1
1に接続されている。同様に,VDD線である配線31は，コ
ンタクトV23−２によって，第二層の配線22（VDD線）に
接続され，さらに，コンタクトV12−２によって,VDD線
である配線12に接続されている。なお，第１図におい
て，コンタクトVC−１およびVC−２は，第３図における
と同様に，配線12および配線11をセル45の回路に接続す
る。
−１によって，第二層の配線21（VSS線）に接続され，
さらに，コンタクトV12−１によって,VSS線である配線1
1に接続されている。同様に,VDD線である配線31は，コ
ンタクトV23−２によって，第二層の配線22（VDD線）に
接続され，さらに，コンタクトV12−２によって,VDD線
である配線12に接続されている。なお，第１図におい
て，コンタクトVC−１およびVC−２は，第３図における
と同様に，配線12および配線11をセル45の回路に接続す
る。
上記のように，本発明に係る多層電源配線によれば，
例えば，セル45の上に配置された電源配線21,22,31およ
び32は，セル45の外部を迂回することなく，セル45の回
路に接続可能となる。その結果，電源−回路間の配線長
が低減でき，電源配線の線幅を細くすることができる。
なお，コンタクトV12−3,V12−4,V23−３およびV23−４
等は，それぞれ，コンタクトV12−1,V12−2,V23−１お
よびV23−２と同等である。また，コンタクトVC−１お
よびVC−２とにより，第一層の配線とセル45とが接続さ
れている。
例えば，セル45の上に配置された電源配線21,22,31およ
び32は，セル45の外部を迂回することなく，セル45の回
路に接続可能となる。その結果，電源−回路間の配線長
が低減でき，電源配線の線幅を細くすることができる。
なお，コンタクトV12−3,V12−4,V23−３およびV23−４
等は，それぞれ，コンタクトV12−1,V12−2,V23−１お
よびV23−２と同等である。また，コンタクトVC−１お
よびVC−２とにより，第一層の配線とセル45とが接続さ
れている。
第１図に示されているように，同一の二層間におい
て，同一電位の電源配線間のコンタクトは，第二層の配
線21,22,23,24,・・・のピッチにして,1本おきに設ける
ことができる。これは，第３図から明らかなように，二
層間における同一電位の電源配線間のコンタクトを３本
おきにしか設けることができない従来の多層配線に対し
て,2倍効率がよい。すなわち、三層構造の場合には，第
二層の電源配線数を1/2に減らすことができ，余った配
線を信号線として使用することが可能となる。また，第
一層の配線11,12,・・・は，第二層の配線21,22,23,24,
・・・のピッチにして２本分の電流容量に低減できる。
て，同一電位の電源配線間のコンタクトは，第二層の配
線21,22,23,24,・・・のピッチにして,1本おきに設ける
ことができる。これは，第３図から明らかなように，二
層間における同一電位の電源配線間のコンタクトを３本
おきにしか設けることができない従来の多層配線に対し
て,2倍効率がよい。すなわち、三層構造の場合には，第
二層の電源配線数を1/2に減らすことができ，余った配
線を信号線として使用することが可能となる。また，第
一層の配線11,12,・・・は，第二層の配線21,22,23,24,
・・・のピッチにして２本分の電流容量に低減できる。
さらに，下層の電源配線の上に上層の電源配線が設け
られるために，信号線と電源線間のクロストークが防止
される。また,VDD線である配線12および31とVSS線であ
る配線32および11との間には，それぞれ大きな結合容量
が生じ，電源の安定化に効果がある。このように，電源
配線自体の結合容量による安定化は，集積回路の高速化
に対して大きな効果がある。なお，上層の電源線と下層
の電源線が直接的に接続されるので，既存の二層配線を
前提とした論理回路パターンをそのまま使用できる利点
も合わせて有する。
られるために，信号線と電源線間のクロストークが防止
される。また,VDD線である配線12および31とVSS線であ
る配線32および11との間には，それぞれ大きな結合容量
が生じ，電源の安定化に効果がある。このように，電源
配線自体の結合容量による安定化は，集積回路の高速化
に対して大きな効果がある。なお，上層の電源線と下層
の電源線が直接的に接続されるので，既存の二層配線を
前提とした論理回路パターンをそのまま使用できる利点
も合わせて有する。
本発明によれば，高集積度で高速かつ高安定動作が可
能な半導体装置を提供可能とする効果がある。さらに，
集積回路の経済的設計に効果がある。
能な半導体装置を提供可能とする効果がある。さらに，
集積回路の経済的設計に効果がある。
第１図は本発明の実施例を示す電源配線配置図， 第２図は集積回路チップ上における電源配線パターンを
示す模式図， 第３図は従来の集積回路における電源配線配置図 である。 図において， 11と12は第一層の配線， 22〜24は第二層の配線， 31と32は第三層の配線， V12−１とV12−２とV12−３とV12−４は第一層の配線と
第二層の配線のコンタクト， V23−１とV23−２と23−３とV23−４は第二層の配線と
第三層の配線のコンタクト， VC−１とVC−２は第一層の配線と回路とのコンタクト である。
示す模式図， 第３図は従来の集積回路における電源配線配置図 である。 図において， 11と12は第一層の配線， 22〜24は第二層の配線， 31と32は第三層の配線， V12−１とV12−２とV12−３とV12−４は第一層の配線と
第二層の配線のコンタクト， V23−１とV23−２と23−３とV23−４は第二層の配線と
第三層の配線のコンタクト， VC−１とVC−２は第一層の配線と回路とのコンタクト である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 滋 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭60−206161（ＪＰ，Ａ) 特開 昭61−158162（ＪＰ，Ａ) 特開 昭61−156751（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体集積回路チップ上に設けられ、連続
して積層された第１、第２および第３の配線層を備え、 該第１と第３の配線層においては、同一平面内では高電
圧電源配線と低電圧電源配線とが交互に、かつ、平行に
配置され、 該第１と第３の配線層では、上下で互いに異なる電位を
有する配線が重畳され、 前記第２の配線層における配線は、該第１と第３の配線
層における配線と、平面的に見て直交するように配置さ
れ、 該第１の配線層における高または低電圧電源配線と、そ
の直上に位置する前記第３の配線層の異なる電位の配線
に隣接する同一電位の配線は、該第２の配線層の同一電
位の単一の配線を介して直接互いに接続されることを特
徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154009A JP2606845B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体集積回路 |
| US07/207,488 US4989062A (en) | 1987-06-19 | 1988-06-16 | Semiconductor integrated circuit device having multilayer power supply lines |
| EP88109699A EP0295707B1 (en) | 1987-06-19 | 1988-06-16 | Semiconductor integrated circuit device having multilayer power supply lines |
| DE88109699T DE3886273D1 (de) | 1987-06-19 | 1988-06-16 | Integrierte Halbleiterschaltungsanordnung mit Mehrschicht-Stromversorgungsleitungen. |
| KR1019880007356A KR910007018B1 (ko) | 1987-06-19 | 1988-06-18 | 다층 전원 배선들을 갖는 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154009A JP2606845B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63318144A JPS63318144A (ja) | 1988-12-27 |
| JP2606845B2 true JP2606845B2 (ja) | 1997-05-07 |
Family
ID=15574914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62154009A Expired - Fee Related JP2606845B2 (ja) | 1987-06-19 | 1987-06-19 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4989062A (ja) |
| EP (1) | EP0295707B1 (ja) |
| JP (1) | JP2606845B2 (ja) |
| KR (1) | KR910007018B1 (ja) |
| DE (1) | DE3886273D1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739958B2 (ja) * | 1988-06-28 | 1998-04-15 | 株式会社東芝 | スタンダードセル |
| US5136355A (en) * | 1987-11-25 | 1992-08-04 | Marconi Electronic Devices Limited | Interconnecting layer on a semiconductor substrate |
| JP2668981B2 (ja) * | 1988-09-19 | 1997-10-27 | 富士通株式会社 | 半導体集積回路 |
| JP2585799B2 (ja) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
| JP3031966B2 (ja) * | 1990-07-02 | 2000-04-10 | 株式会社東芝 | 集積回路装置 |
| JP2580065B2 (ja) * | 1990-07-17 | 1997-02-12 | 株式会社日立製作所 | 大規模集積回路の電源配線方法 |
| EP0493615B1 (en) * | 1990-07-23 | 1998-05-20 | Seiko Epson Corporation | Semiconductor integrated circuit device |
| US5117389A (en) * | 1990-09-05 | 1992-05-26 | Macronix International Co., Ltd. | Flat-cell read-only-memory integrated circuit |
| JPH04132252A (ja) * | 1990-09-21 | 1992-05-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPH04159751A (ja) * | 1990-10-23 | 1992-06-02 | Mitsubishi Electric Corp | 半導体集積回路装置およびその配線方法 |
| KR940003410B1 (ko) * | 1991-08-01 | 1994-04-21 | 삼성전자 주식회사 | 망사 구조의 전원선을 가지는 반도체 메모리 장치 |
| US5343058A (en) * | 1991-11-18 | 1994-08-30 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
| JP2822781B2 (ja) * | 1992-06-11 | 1998-11-11 | 三菱電機株式会社 | マスタスライス方式半導体集積回路装置 |
| US5508938A (en) * | 1992-08-13 | 1996-04-16 | Fujitsu Limited | Special interconnect layer employing offset trace layout for advanced multi-chip module packages |
| US5440506A (en) * | 1992-08-14 | 1995-08-08 | Harris Corporation | Semiconductor ROM device and method |
| JP2826446B2 (ja) * | 1992-12-18 | 1998-11-18 | 三菱電機株式会社 | 半導体集積回路装置及びその設計方法 |
| JPH06326193A (ja) * | 1993-05-11 | 1994-11-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5671397A (en) | 1993-12-27 | 1997-09-23 | At&T Global Information Solutions Company | Sea-of-cells array of transistors |
| US6675361B1 (en) * | 1993-12-27 | 2004-01-06 | Hyundai Electronics America | Method of constructing an integrated circuit comprising an embedded macro |
| JPH0851159A (ja) * | 1994-08-05 | 1996-02-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH08330434A (ja) * | 1994-12-09 | 1996-12-13 | Mitsubishi Electric Corp | 半導体集積回路装置およびその配置配線方法並びにレイアウト方法 |
| US5663677A (en) * | 1995-03-30 | 1997-09-02 | Lucent Technologies Inc. | Integrated circuit multi-level interconnection technique |
| JP3948790B2 (ja) * | 1997-07-18 | 2007-07-25 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JP3522144B2 (ja) * | 1999-02-25 | 2004-04-26 | 富士通株式会社 | 容量回路および半導体集積回路装置 |
| JP3390408B2 (ja) * | 2000-05-29 | 2003-03-24 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路 |
| US6462977B2 (en) | 2000-08-17 | 2002-10-08 | David Earl Butz | Data storage device having virtual columns and addressing layers |
| US7283381B2 (en) | 2000-08-17 | 2007-10-16 | David Earl Butz | System and methods for addressing a matrix incorporating virtual columns and addressing layers |
| JP4497791B2 (ja) * | 2002-05-09 | 2010-07-07 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| EP1369922B1 (en) * | 2002-06-07 | 2011-03-09 | STMicroelectronics Srl | Multilayer metal structure of supply rings having large parasitic resistance |
| US6944552B2 (en) * | 2003-06-25 | 2005-09-13 | Hewlett-Packard Development Company, L.P. | System and method for detecting power deficiencies in a computer component |
| CN102738180B (zh) | 2004-12-06 | 2018-12-21 | 株式会社半导体能源研究所 | 显示装置 |
| KR101064381B1 (ko) * | 2009-07-29 | 2011-09-14 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시장치 |
| JP6597628B2 (ja) * | 2014-10-24 | 2019-10-30 | 株式会社ソシオネクスト | 半導体集積回路装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS6074455A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | マスタスライス集積回路 |
| JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
| JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
| DE3586385T2 (de) * | 1984-10-03 | 1993-01-07 | Fujitsu Ltd | Integrierte gate-matrixstruktur. |
| JPS61156751A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 半導体集積回路 |
| US4774559A (en) * | 1984-12-03 | 1988-09-27 | International Business Machines Corporation | Integrated circuit chip structure wiring and circuitry for driving highly capacitive on chip wiring nets |
| JPS6312161A (ja) * | 1986-07-03 | 1988-01-19 | Olympus Optical Co Ltd | 半導体撮像装置 |
-
1987
- 1987-06-19 JP JP62154009A patent/JP2606845B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-16 US US07/207,488 patent/US4989062A/en not_active Expired - Lifetime
- 1988-06-16 EP EP88109699A patent/EP0295707B1/en not_active Expired - Lifetime
- 1988-06-16 DE DE88109699T patent/DE3886273D1/de not_active Expired - Lifetime
- 1988-06-18 KR KR1019880007356A patent/KR910007018B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890001179A (ko) | 1989-03-18 |
| EP0295707B1 (en) | 1993-12-15 |
| KR910007018B1 (ko) | 1991-09-14 |
| DE3886273D1 (de) | 1994-01-27 |
| EP0295707A3 (en) | 1989-03-29 |
| US4989062A (en) | 1991-01-29 |
| JPS63318144A (ja) | 1988-12-27 |
| EP0295707A2 (en) | 1988-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2606845B2 (ja) | 半導体集積回路 | |
| US7994606B2 (en) | De-coupling capacitors produced by utilizing dummy conductive structures integrated circuits | |
| JP4562908B2 (ja) | Ａｓｉｃ配線アーキテクチャ | |
| KR100384745B1 (ko) | 반도체집적회로장치 | |
| KR910003544B1 (ko) | 반도체장치 | |
| JP2001127247A5 (ja) | ||
| CN103715183B (zh) | 半导体器件 | |
| US6445564B1 (en) | Power supply bypass capacitor circuit for reducing power supply noise and semiconductor integrated circuit device having the capacitor circuit | |
| US6306745B1 (en) | Chip-area-efficient pattern and method of hierarchal power routing | |
| US5111271A (en) | Semiconductor device using standard cell system | |
| KR930000614B1 (ko) | 반도체 집적회로장치 | |
| JPH0555380A (ja) | 半導体集積回路装置 | |
| US5063433A (en) | Semiconductor device having multi-layered wiring structure | |
| JPS61158162A (ja) | 半導体集積回路 | |
| US20040226735A1 (en) | Method and apparatus for integrated noise decoupling | |
| JPH11330393A (ja) | 半導体装置 | |
| JPH01239964A (ja) | 半導体集積回路の電源配線レイアウト法 | |
| JPH0590427A (ja) | 半導体集積回路装置 | |
| JP3353410B2 (ja) | ゲートアレイの多層配線構造 | |
| JPH02126665A (ja) | 半導体装置 | |
| JPH0430452A (ja) | 半導体集積回路装置 | |
| JP2002100732A (ja) | 容量素子形成方法 | |
| JPH04286150A (ja) | 半導体集積回路装置 | |
| KR20000003885A (ko) | 디커플링 커패시터를 갖는 반도체 장치 | |
| JPS59165440A (ja) | 集積回路パツケ−ジ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |