JP4562908B2

JP4562908B2 - Ａｓｉｃ配線アーキテクチャ

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Publication number: JP4562908B2
Application number: JP2000519925A
Authority: JP
Inventors: ダナハウ; アディースリニヴァサン; ガーマルアッバスエル
Original assignee: オトルソテックリミテッドライアビリティカンパニー
Priority date: 1997-11-10
Filing date: 1998-10-29
Publication date: 2010-10-13
Anticipated expiration: 2018-10-29
Also published as: JP2001523048A; WO1999025023A1; EP1029355A1; WO1999025023B1; US6242767B1

Description

【０００１】
【発明の属する技術分野】
本発明は一般に集積回路に関し、より詳細にはカスタマイズされた回路を形成するためにさまざまなＩＣ素子を相互接続する配線アーキテクチャに関する。
【０００２】
【従来の技術】
ＡＳＩＣは一つのチップに特別の回路を含ませるために電気設計技術者により広く使用されている。「ＡＳＩＣ」という語は、完全にカスタマイズできる標準セルから部分的にカスタマイズできるゲートアレイを含むカスタマイズできる程度が異なるさまざまな集積回路（ＩＣ）を実際に意味している。一般に、より多くのカスタマイズが必要とされる場合は、ＡＳＣＩはより高価でかつＡＳＩＣはカスタマイズおよび／または製造するのにより長い時間を要する。
【０００３】
ＡＳＩＣを形成するには一般に数層が要求される。図１は、一般的な集積回路の断面図を示す。最初に、半導体基板上に能動層が形成される。能動層１１０は、トランジスタやダイオードなどの素子を含む。大部分の能動層の素子は互いに独立に形成される。すなわち、これらは回路を形成するために接続されていない。従って、一旦、能動層１１０が形成されると、金属層が素子を相互接続するために能動層上に形成され、これにより回路が形成される。有用な回路を形成するために素子を完全に相互接続するに、数金属層が必要とされるであろう。図１には、Ｍ１１２０、Ｍ２１３０、Ｍ３１４０およびＭ４１５０が示されている。もちろん、異なるタイプのＩＣは回路相互接続のために４金属層以上のまたは以下の金属層を必要とする。
【０００４】
図１に示されるように、各金属層の間には絶縁層１１５、１２５、１３５、１４５が設けられる。絶縁層は金属層間が短絡するのを防止するためにある。金属層を相互接続するために、絶縁層中にバイア１１６が設けられている。
【０００５】
図１の構造を形成するには、能動層１１０が形成された後に、能動層１１０上に絶縁層１１５が、例えば、絶縁材料の成長または堆積で形成される。次に、絶縁層内にバイアを形成するためにこの技術分野で良く知られているマスキング・ステップが使用される。このようなマスキングは、フオトレジスト層を堆積し、そして紫外線光を用いて層をパターニングし、フオトレジストの選択された部分のみの除去を可能にし、そして、フオトレジストパターンに従って絶縁層をエッチングすることを含む。バイアを形成した後、金属層が堆積されて、そして同様のマスキングプロセスを用いて、所望の位置のみに金属が残るようにパターン化される。このプロセスは形成されるべき各絶縁層および金属層について繰返される。
【０００６】
従って、形成されるべき各金属層は少なくとも二つのマスキングステップを必要とする。一つは、下の層に接続するため絶縁層内にバイアを形成する一つのステップ、そして接続線またはラインを形成するための一つのステップである。不都合なことに、一般に必要とされる各マスクステップは、顕著な時間と費用を要する。
【０００７】
能動層レベルにおいて、ＡＳＩＣ能動素子は、セルまたはモジュールと普通呼ばれる機能ブロックの配列を形成するように一般に配置されている。各機能ブロック内で能動素子を相互接続するために（すなわち、“ローカル相互接続”を形成するために）、金属層内で形成された水平および垂直な接続線の一続きが利用される。この業界で良く知られているように、どんな２点も一続きの水平および垂直な接続線を使用して接続できる。ローカル相互接続は一つの金属層内で実行できるが、より典型的には、水平接続が第１金属層（Ｍ１）１２０内に形成され、垂直接続がＭ１およびＭ２間に形成されたバイア１１６を持った絶縁層１２５と第２金属層（Ｍ２）１３０内に形成される。
【０００８】
ここで用いられる、「水平」は全ての水平線が実質的に互いに平行に並ぶように全ての金属線が第１方向に走ることを意味する。「垂直」は第１（水平）方向に実質的に直交する第２の方向に走る全ての線を意味する。「水平」および「垂直」は互いの相対的位置を意味する以外の特別の意味はない。さらに、当業者には良く知られているように、水平線および垂直線は能動層に平行な金属層内に形成されている。「水平」および「垂直」は、能動層表面に対して垂直な線を意味しない。
【０００９】
上述した各機能ブロック内のローカル相互接続は典型的にとても高密度であり、しばしば機能ブロック同士が接続されなければならない（すなわち、回路「配線」）。機能ブロックを覆う下方の金属層における配線は、これら下方の層内におけるローカル相互接続により形成された多数の障害物によりしばしば非実用的である。従って、機能ブロック間の接続を形成するために、配線は典型的に機能ブロックの「回り」に作られる。そして図２、図３を参照して以下に議論する。
【００１０】
【チャンネル化手法】
標準セルタイプＡＳＩＣの一般化した平面図を示す図２において、一つのブロック配線の解決が示されている。標準セルにおいて、各機能ブロック１６０（１６０ａ−１６０ｉ）は図示されるように独特の数と配置の能動素子を有する。従って、水平方向の大きさは互いに異なる大きさを持つ（典型的にはこれらは垂直方向に同じ高さを持つように構成されているけれども）。機能ブロック１６０は、能動層１１０内での概念的な配置を示すために点線で示されている。上述したようにそして機能ブロック１６０ｄに示すように、各機能ブロック内のローカル相互接続は典型的にＭ１層内の水平線、例えば、１７４、１７６およびＭ２層内の垂直線、例えば１７８により典型的に形成される。水平線と垂直線はそれらのそれぞれの層において「点」で示されるバイアにより接続される。バイアはＭ１およびＭ２を互いに接続するのみならず、Ｍ１および／またはＭ２と能動層を接続してもよい。
【００１１】
機能ブロック１６０はさらに行、１７０ａ、１７０ｂ、１７０ｃに形成されている。各行は「チャンネル」領域１７２ａ、１７２ｂにより互いに分離されている。チャンネル領域は機能ブロック上の配線を避けるため機能ブロック間の水平配線に使用される。例えば、図２を参照すると、チャンネル線１８０−１８２および１８４−１８６がそれぞれチャンネル１７２ａおよび１７２ｂ内にＭ１を用いて形成される。垂直線１９０−１９９はＭ２内に形成される。垂直線１９０−１９３は機能ブロック内の能動素子をチャンネル線に結合するのに使用される。チャンネル線はさらに他の機能ブロックに、例えば、垂直線１９４−１９９により接続される（Ｍ２内）。図示するように、チャンネル線はチャンネルの全長を走ることまたはチャンネル内で短い距離だけ走ることも可能である。
【００１２】
機能ブロック内のバイアはチャンネル線に、機能ブロックの上から入る接続線例えば線１９２により、機能ブロックの下からはいる例えば線１９３により、または両方から入る（下からおよび上から接続される）例えば線１９０、１９１により接続される。線はまたバイアへの接続無しに機能ブロックを単に「フイードスルー」こともできるが、フイードスルーは機能ブロック内が高密度のローカル相互接続であるため、配線の自由度を制限するのでしばしば非実用的である。
【００１３】
ゲート配列は標準セルと同じく図２を参照して上述したアプローチを使用する。すなわち、ゲートアレイは機能ブロック間を配線するために使用されるチャンネルを用いて製造されている。しかし、ゲートアレイにおいては、能動層は固定されて（非カスタマイズ）、各機能ブロックには所定の数と配列の能動素子を有する。従って、完全にカスタマイズできる標準セルはチャンネルサイズを大きくしたり小さくしたりしてカスタマイズできるが、ゲートアレイにおいてはチャンネルサイズは固定されていてさらに配線の自由度を制限する。
【００１４】
要するに、図２を参照して説明された「チャンネル」技術は通常、機能ブロック間の配線を全てチャンネル領域内にて行う。各機能ブロックの外側のＭ１金属（すなわち、ローカル相互接続のために使用されていない）のみが、機能ブロックの行間のチャンネル領域に位置する。
【００１５】
【チャンネル無し手法】
図３に示されるしばしばゲートアレイ機能ブロック間の配線相互接続に使用される別の手法は、「チャンネル無し」手法である。各機能ブロック３０２（３０２ａ−３０２ｉ）は各側に隣接する機能ブロックが実質的に接触する。換言すれば、配線チャンネルは形成されない。実質的に接触する機能ブロックを使用すると、チャンネルのために固定されたスペースが浪費されないのでＩＣ当たりの利用可能な機能性を向上させることができる。「チャンネル化」手法と同様に、各機能ブロック内のローカル相互接続はまだ、たとえば機能ブロック３０２ｇ内で示されるようにそれぞれＭ１およびＭ２を使用した水平および垂直接続を用いて典型的に形成される。それでもなお、機能ブロック間の配線は、配線がローカル相互接続密度により使用された機能ブロックのスペースをいつも横断することはできない点でなお制限されている。したがって、図３のチャンネル無し構造では典型的に、配線は選択的に未使用な機能ブロック上で行われる。しばしば、機能ブロックの全体の列が未使用に選ばれてチャンネル化された装置のように配線を可能にするが、普通は個々の機能ブロック、例えば機能ブロック３０２ｄおよび３０２ｅのみが配線のために予約されるように選択される。
【００１６】
【時間−スペース要素】
金属プロセスの制限のため、典型的には数金属層だけが配線のために普通は使用されてきた。特にケミカルメカニカル研磨（ＣＭＰ）分野における最近のメタライゼーションおよびプラナーリゼションの発展により、より多くの金属層を形成できるようになったにもかかわらず、上述されたチャンネル化およびチャンネル無しの技術のそれぞれはいまだにかなりのカスタマイズ配線（標準セルおよびゲートアレイの両方について）をＭ１およびＭ２層内で行っている。しばしば追加のカスタマイズ層も使用される。従って、カスタマイズされた回路を形成するために少なくとも四つのマスキングステップ（各金属層について２つ）が必要とされる。前述した様に、各カスタムマスクステップはなおかなりの時間とお金を要する。
【００１７】
ＩＣまたは電子回路設計者にとりしばしば重要なことはカスタマイゼーション時間である。特に設計段階では、その設計を他の回路とテストをするために技術者は彼または彼女の設計のプロトタイプまたはモデルを早く手に入れたいであろう。このような環境下では、技術者はゲートアレイを選択するであろう。なぜならば、標準セルほど柔軟性はないけれど、回路カスタマイゼーション（すなわち、標準セルは能動素子の構成を要するけれども、ゲートアレイは既製の能動素子を有しメタライゼーションのみを必要とする）に要するマスクステップの数が少ないので作業用チップを手に入れるのが早いからである。にもかかわらず、ゲートアレイは、単にメタライゼーションのためにも複数のカスタムマスクステップを実行しなければならないので、手に入れるのに数週間の時間をまだ必要とする。
【００１８】
さらに、設計技術者にとり最大量の機能性を含むことが可能な最小のチップを得ることが一般に重要である。チャンネル化設計を使用すると、チャンネルのために使用されるスペースはより多くの機能ブロックに使用できたはずの面積を取り去ってしまうか、またはそのスペースがなければＩＣのサイズを小さくできるであろう。上述のチャンネル無しの設計を使用するともちろん、使用できる機能ブロックがしばしば未使用とされる。いくつかの会社がカスタマゼーションのために単に一つのマスクステップのみを必要とする技術を開発するまでに至っている。従って、ターンアラウンド時間を減少している。しかし、これらの会社のほぼ全てがチャンネル領域を使用し続けていて、ＩＣサイズを増大させおよび／またはＩＣ機能性と配線の柔軟性を減少させている。
【００１９】
従って、明らかにターンアラウンド時間を減少することができかつ同時に高度の機能性と配線柔軟性を維持することが望ましい。
【００２０】
【発明の要約】
速いカスタマイゼーションのターンアラウンド時間と高度のロジック機能の利用可能性とを作り出すために、本発明による配線アーキテクチャが開示される。配線アーキテクチャは、機能ブロックの配列を有するＡＳＩＣ内の２つの最上の金属層を一般に使用するように設計される。２つの最上の金属層下の少なくともいくつかの金属層は機能ブロック内のローカル相互接続のために使用される。
【００２１】
本発明によるアーキテクチャの最上から２番目の金属層は、本発明の一実施形態において第１の方向に伸びる複数の平行な分断された導体を含む所定の固定されたレイアウトを有する。この最上から２番目、または「固定」の金属層は機能ブロックの入力および出力へのピン接続をまた含む。
【００２２】
固定金属層上に絶縁層が形成される時、絶縁層を通って下の固定金属層に達するバイアが形成される。本発明のいくつかの実施形態においては、これらのバイアは分断された導体の各セグメントの終端への結合のために形成され、またいくつかのセグメント終端間のさまざまな点への結合のために形成される。本発明の別の実施形態ではバイアの全てまたはいくつかをカスタマイズされた方法で置くことができる。
【００２３】
最上の絶縁層の上には、最上の金属層または「カスタマイズ可能な」金属層が形成される。カスタマイズ可能な金属層の金属は、固定金属層の平行に分断されたトラックの領域スペース上に第１の方向と実質的に垂直な第２の方向に走る複数の平行な所定設計のトラック内に選択的に置かれる。
【００２４】
本発明の配線アーキテクチャは、カスタマイズされた配線のためにチャンネルを使用することなくまた機能ブロックを不使用にすることなく、機能ブロックの直接上の領域スペース内において機能ブロック間の水平および垂直接続の柔軟な配線を可能にする。同時に、本発明の一実施形態によって形成されたＡＳＩＣは、単一のマスクステップでカスタマイズでき、減少されたコストと短時間でもってカスタマイズされたＡＳＩＣを作ることができる。さらに、この配線アーキテクチャは高性能設計の実現を可能にする。
【００２５】
本発明を特定の実施形態について添付図面を参照して説明する。添付図面は必ずしも同じスケールで書かれていない
【００２６】
【発明の実施の形態】
図４は本発明によるＡＳＩＣ４００の一般化したブロック図である。ＡＳＩＣ４００は、機能ブロック４２０の配列４１０を含む。本発明の他の実施形態では機能ブロック間の変化を許容するけれども、本発明の一の実施形態では各機能ブロック４２０は配列４１０中の他の機能ブロックと同一である。いくつかの実施形態では、メモリブロックやロジックコアなどの他の回路を含んだ、１ないしはそれ以上の他の領域４２１を含んでもよい。また、図４に示すように、周辺領域４３０が配列４１０を取り囲んでいる。周辺領域４３０は、ＩＯパッドや配列４１０に対する他の支援回路を含む。
【００２７】
各機能ブロック４２０は組合わせ機能、順次機能および／またはメモリ機能（たとえば、ＳＲＡＭ）を実行するように構成できる。図５に示すように、機能ブロック４２０の一実施形態は一般に、２つの計算モジュール４４０および４５０と通信モジュール４６０の三つのモジュールから構成される。各モジュールは能動素子の接続と配列を含む固定の内部アーキテクチャを有するが、その機能は各モジュールへの入力信号を変えることにより変化することができる。例えば、入力は入力を論理高信号、論理低信号、同じまたは異なるモジュールの出力またはオフチップからの信号に結合することにより変えることができる。図５に示すように、各モジュールおよび全体の機能ブロック４２０はこのために、いかなる数の入力Ｉ₁…Ｉ_nおよびいかなる数の出力Ｏ₁…Ｏ_mを有する。計算モジュール４４０および４５０は、本発明の一実施形態においては互いに同一の鏡像である。計算および通信モジュール４４０、４５０および４６０を含む各機能ブロック４２０の内部構造の一実施形態の詳細な説明が、出願シリアル番号０８／８２１，４７５、出願日１９９７年３月２１日、発明の名称「ゲートアレイについての機能ブロックアーキテクチャ」にあり、参照としてここに組み入れる。
【００２８】
図４に示すように、各機能ブロック４２０はそれぞれ隣の機能ブロックと実質的に接触している。換言すれば、本発明の一実施形態においては機能ブロック間にはチャンネルは形成されていない。各機能ブロック４２０は、各機能ブロック４２０内のトランジスタ間および／または他の能動素子との間に固定の接続を持った固定の内部トランジスタ構造を有する。従って、各機能ブロック４２０の内部配線は固定（非カスタマイズ可能）であり、下層の金属層、例えばＭ１およびＭ２、は水平接続をＭ１内に垂直接続をＭ２内に（またはその逆で）使用することにより、固定で所定の方法で前もって形成できる。もちろん、本発明の他の実施形態によれば、２つ以上の金属層が各機能ブロック４２０内のローカル相互接続を形成するために使用することができる。
【００２９】
上述したように、本発明による配列は各機能ブロックへの入力を変えることによりカスタマイズすることができる。従って、配列のカスタマゼーションは、機能ブロック間の接続および電源線および接地線への接続を形成することになる。換言すれば、カスタマイゼーションは配線によりなされる。速いカスタマゼーション時間を可能にするために、本発明によるアーキテクチャは与えられた集積回路に対して最上の２つの金属層を使用することで機能ブロック間の配線をカスタマイズ可能にする。説明の簡単さのために、これら最上の２つの金属層をＭ３およびＭ４と言う。しかし、四層以上が可能なので、与えられた集積回路については最上の２金属層は実際はＭ３およびＭ４ではなく、例えば、Ｍ５およびＭ６、Ｍ７およびＭ８等であることができる。Ｍ３およびＭ４の言葉の使用は本発明を限定する意図はない。
【００３０】
図６を参照すると、本発明によるアーキテクチャを実現するための予備的配線構造が示されている。図６では、各機能ブロック内のローカル接続は図示しない下層金属層、例えば、Ｍ１およびＭ２、内に形成されることを理解すべきである。第３金属（Ｍ３）層（最上金属層から２番目）は、それぞれが複数のセグメント５１２からなる平行な分断された導線５１０の複数から構成される。各セグメント５１２は上の最上（Ｍ４）層への接続を可能にするバイア５３０をそのそれぞれの端に形成している。Ｍ４層において、水平トラック５５０が分断された導電線５１０に垂直に走っている。トラック５５０は固定金属ではない。しかし、むしろ相互接続を形成するためにＭ４層に金属を置くことができる予め設計された領域を表す。従って、図６は配線をするための水平および垂直接続を行う構造を表している。ここで、垂直に置かれた金属は固定で前もって形成されており、水平に置かれた金属は所定の方法でカスタマイズ可能である。例えば、図６内の点Ａと点Ｂとを接続するために、Ｍ３セグメント５１２ａからＭ３セグメント５１２ｂに延びるＭ４金属をトラック５５１の水平Ｍ４内に置くことができる。Ｍ４金属はまたトラック５５１内の金属から点Ａおよび点Ｘのバイアへの接続を形成するために置かれる。Ｍ４金属はまたバイア５３０ａ及び５３０ｂの間、同様にバイア５３０ｃ及び５３０ｄの間の接続を形成するために置かれる。
【００３１】
図６Ａは図６の記号を示す。図６Ａは各セグメント５１２のための金属Ｍ３は与えられた幅を持ち、各セグメントのいずれかの端でバイアを取り囲むように置かれていて、「ドッグボーン」に似ていることを示している。このことから、各平行な分断された導線５１０のセグメント５１２はときどきここでは「ドッグボーン」と称する。水平線５５０は、回路をカスタマイズする時にＭ４金属を置くことのできるトラックを表す。ドッグボーンとトラックは離れて示されているが、実際は接触しない限りこれらはできる限り接近して配置される。
【００３２】
図６の構造を使用すると、図から理解されるように、一旦、Ｍ４内の特定のトラックが使用されると、他の接続の形成が阻害される。例えば、トラック５５１及び５５４が他の接続の形成に使用されると、これらのトラックの中間にあるトラック５５２、５５３がバイアへアクセスすることができなくなることがある。従って、図７においては追加のバイア５６０が各ドッグボーン（セグメント）５１２に追加される。バイア５６０は各バイア５６０が２つのＭ４トラックへ障害無しにアクセスできるように追加される。一つのトラックへ上から、そして一つのトラックへ下から。図７にはバイア５３０および５６０が異なる大きさで示されているが、本発明のさまざまな実施形態では実際の大きさの差異は必要でない。このような大きさの差異は単に説明し易くするためである。
【００３３】
もちろん、各機能ブロック４２０に対してさまざまな入力および出力がアクセスしなければならない。従って、図８において、短いドッグボーン（セグメント）５７２が、Ｍ３層に平行な分断された接続体５１０のより長いドッグボーン５１２の間の追加される。機能ブロックの入力および出力へのピン接続５７０が、短いドッグボーン５７２の端の間のＭ３に、バイアを形成するのに使用されると同様な方法により形成される。従って、各ピン５７０は、各短いドッグボーン５７２の端のバイアを介して選択的にＭ４層に接続することができる。換言すれば、本発明の一実施形態において、短いドッグボーン５７２のバイアを介することを除いて、ピン自身はＭ４に到達しない。さらに、ピン５７０は、垂直の分断された接続体５１０のバイアに結合することにより容易に長いドッグボーン５１２に垂直配線のために接続できる。例えば、ピン５７０ａを点Ｅへ接続するため、バイア５３０ｅおよび５３０ｆがＭ４において結合される。
【００３４】
また図８において、電源および接地は機能ブロック４２０について入力および出力値としてしはしば使用されるから、専用の電源および接地線がＭ４において５７４および５７６として形成される。ここで、線５７４は専用電源線を表し、線５７６は専用接地線を表す。本発明の他の実施形態では短いセグメント５７２を使用せずに、単に長いドッグボーン５１２内のＭ３へピン接続をするが、短いセグメント５７２を使用すると追加の柔軟性を可能にする。短いセグメント無しでは、長いドッグボーン５１２を通して電源および接地への配線をするので電源および接地への簡単な接続への能力は無くなってしまう。そして能動配線密度が減少し、柔軟性を減少させる。
【００３５】
図１０は、どのようにしてさまざまなピンが信号に接続するかを説明する一例のより詳細な図である。図１０は、電源に接続されたピン５７０ｃおよび接地に接続されたピン５７０ｅを示す。ピン５７０ｄは長いドッグボーン５１２ｅに接続される。本発明の一実施形態では、５１２ｃのような未使用のバイアは、バイアのエッチバックを防ぐために何にも接続されていない小さなＭ４金属（図示しない）の部分で追加的に覆われている。
【００３６】
しばしば、信号が長い距離配線されなければならない。従って、本発明のいくつかの実施形態では、どんなピンとも接続しないでより少ないセグメント形成分断を有するに「フリーウエイ」分断導体をＭ３内に分断導体５１０と平行に周期的挿入する。このようなフリーウエイが図９の５８０で示されている。
【００３７】
図１１は、図６−図９に関して説明された配線構造の一実施形態を示す。示される垂直導体の全ては（平行な分断された接続体５１０及びフリーウエイ５８０）、Ｍ３内に固定して形成される。水平線５５０は、カスタマイズされた配線の為にＭ４金属が選択的に置かれるトラックを表す。全ての配線は、各機能ブロックのための能動素子が形成される領域スペース上に形成される。従って、図示するように、線６００および６０５間のＭ３およびＭ４内の配線構造は機能ブロック４２０ａの第１行の領域スペース上にあり、一方、線６０５および６１０間に示される配線構造は機能ブロック４２０ｂの第２行の領域スペース上にある。線６００上および線６１０下に形成される配線構造は、それぞれ機能ブロック行４２０ａおよび機能ブロック行４２０ｂの隣りの機能ブロック上の領域である。ピン５７０は、行４２０ａおよび４２０ｂ内の機能ブロックへの入力および出力を表す。上記の説明から明らかなように、Ｍ３内の垂直接続体５１０は柔軟性のある配線構造を可能にするためにセグメントの選択的接続をできように分断されている。
【００３８】
図示する様に一実施形態において、Ｍ３内の長いドッグボーン５１２は複数のバイアを長いドッグボーンの端間に有する。各バイアは２つのＭ４トラックにアクセスする。バイア上の一つのトラックおよびバイア下の一つのトラックである。
【００３９】
図１１にはまたフリーウエイ５８０が示される。フリーウエイ５８０は、５８０₁に示すように分断された接続体５１０を両側において単一で置かれてもよい。他の例では、５８０₂および５８０₃に示すように２以上のフリーウエイが互いに隣りに置かれてもよい。しばしば、出力は長い距離配線されるので、フリーウエイを短いドッグボーン５７２内に出力ピンを持った分断された導体５１０の隣り置くとしばしば有用である。
【００４０】
従って、図１１に示すように、各ピンが上の機能ブロック４２０からまたは下の機能ブロック４２０から信号を２入力信号と同様に受取ることが可能な、柔軟性のある配線アーキテクチャが提供される。さらに、フイードスルー信号（フリーウエイ５８０を使用して）が容易に実現できる。（特別化領域４２０に対する配線が本発明またはそれら自身の配線構造により実現できる。）
【００４１】
図１２ｃは図１１に示される機能ブロック行４２０ａの拡大された部分を示す。図１２ｃは本発明による配線アーキテクチャを用いた一例を説明するのに使用される。図１２ａ−図１２ｃを参照すると、能動層は、Ｍ１およびＭ２層（および／または最上２金属層下の一または複数の層）により結合されると、図１２ｂに示されるマルチプレクサ７００を形成するいくつかのトランジスタを定義する。マルチプレクサ７００は、いくつかの入力Ｄ０−Ｄ３、Ｓ０およびＳ１を有する。マルチプレクサはまた一つの出力Ｐを有する。当業者に知られているように、マルチプレクサ７００は、入力Ｄ１−Ｄ３を接地に接続し、それぞれＤ０、Ｓ０およびＳ１を入力Ａ、ＢおよびＣとして使用することにより、図１２ａの３入力ＡＮＤゲートを形成するように構成できる。
【００４２】
図１２ｃを参照すると、本発明によるＭ３およびＭ４を示す。マルチプレクサ７００の各入力および出力はピン５７０に結合されている。図１２ａのＡＮＤゲートを形成するためにマルチプレクサ７００をカスタマイズするため、以下の接続が形成される。ピンＤ０は、ピンＤ１およびピンＤ２と同様に接地、線５７６、に接続される。ピンＤ３はバイア７０２によりバイア７０４に結合され、そして信号Ａを形成するためにトラック７０６に沿う。信号Ａはオフチップから来るかまたは異なる機能ブロックから来る。同様に、ピンＳ０はバイア７０８を経てバイア７１０に結合してセグメント７１２に結合される。トラック７１４に達するために、バイア７１６がトラック７１４に結合して入力Ｂを形成する。入力Ｂは、オフチップから来るかまたは異なる機能ブロックから来る。同様にして、ピンＳ１は入力Ｃを形成するために結合される。出力Ｐはバイア７１８を介して線セグメント７２０へ結合される。トラック７２２を使用して、出力ピンＰはバイア７２６を介してフリーウエイ７２４に結合される。代替的に、バイア７２８はＭ４において直接にフリーウエイ７２４のバイア７３０に結合でき、これによりどんなセグメント５１２の使用も避け、これらを他の配線に使用できるようにする。このようなＭ４内での隣りのバイアに接続する技術はそのようにすることが都合の良いどこでも使用できる。すなわち、短い隣りのドッグボーン５７２のバイアを接続し、２つの隣りのピン５７０を接続する。
【００４３】
以上説明された本発明によるアーキテクチャは、能動（使用済み）機能ブロック領域のためのスペース上で柔軟な相互接続を可能にする。最上から２番目の金属層が固定された配線アーキテクチャが提供される。バイアが中に形成された絶縁層が最上から２番目の金属層上に形成される。上記では固定されていると説明したが、本発明のいくつかの実施形態ではバイア配置をカスタマイズ可能である。絶縁層上に形成される最上金属層は、所定の方法でカスタマイズされる（すなわち、Ｍ４金属層は所定の場所に置かれる）。従って、本発明によるアーキテクチャは最上金属層間のバイアが固定の配置を持つ時にただ一つのマスクステップ（最上金属層についての）でカスタマイズできる。このような、１マスクカスタマズ可能アーキテクチャは速いカスタマイゼーション・ターンアラウンド時間を可能にする（特に、最後の金属層を除いてすべてが前もって製造されて蓄積されている時）。一方、内部機能ブロック配線が機能ブロック活性領域上に直接設けられるので特定の集積回路の最大の機能性を同時に可能にする。
【００４４】
【アーキテクチャの柔軟性と代替の実施形態】
本発明の配線アーキテクチャは上述に加えて相当の柔軟性が可能である。例えば、図１３は本発明の配線アーキテクチャの追加の利点を示す。本発明のいくつかの実施形態において、電源バー１０１０が各機能ブロック４２０の垂直境界間のＭ３に置かれる。電源バー１０１０は、定電圧に接続されて、機能ブロック４２０内の電源分配に使用される。当業者には一般に知られているように、一対の信号が隣り同士で長い距離配線されると、線は容量的に結合されてそして相当の雑音を受ける。従って、本発明の一実施形態では、各機能ブロック内で電源バー１０１０の隣りにフリーウエイ５８０が置かれる。フリーウエイ５８０の隣りに分断された導体５１０が置かれる。この様にして、電源バーの隣りのフリーウエイ５８０は隣接する長い信号を高い確率で回避する。
【００４５】
さらに、さまざまな幅のＭ４金属線が形成できる。例えば、二倍幅の線が図１４の８１０に示すように、隣りの水平トラック８０８および８０９を使用してトラック内とトラック間にＭ４金属を満たすことにより、Ｍ４内に容易に形成することができる。このような二倍幅の線は特にクロックの分配、電源の供給、および接地線に有用である。これに加え、クロック幹線（または「背骨」）は、いくつかの二倍幅線を形成しこれらを相互接続することにより容易に実現できる。例えば、二倍幅線はトラック８０８および８０９（二倍幅線８１０）と同様にトラック８１１及びトラック８１２を用いて形成でき、そして、二倍幅線のそれぞれを接続して図１３に示される電源バー１０１０上のスペースに互いに形成する（なぜならば、電源バーはいくつかの障害バイアを有するから）。さらに、水平トラックがクロック幹線を形成するために使用される時、クロック幹線下のＭ３セグメントは接地に接続されて部分的な隔離設置板を形成する。
【００４６】
これに加えて、Ｍ３内の分断された導体はさまざまな幅に形成できる。すなわち、本発明は固定金属層の分断された導体が等しい幅であると限定解釈してはいけない。例えば、フリーウエイ５８０はしばしば信号を相対的に長い距離運搬するので、本発明のいくつか実施形態ではフリーウエイ５８を分断された導体５１０よりも幅広に形成することが望ましいであろう。
【００４７】
本発明の一つの代替的実施形態においては、積み重ねられたモードピン、すなわち、常時一定値であることが知られたピンを利用する。このようなモードピンは図１４の８５０および８６０で示される。８５２で接地への追加の接続を提供することにより、Ｍ４を使用してモードピン８５０は容易に電源線５７４または８５２で接地に接続することができる。同様に、８６２で電源への追加の接続を提供することにより、モードピン８６０はＭ４において容易に接地線５７６または８６２において電源に接続することができる。モードピンは能動で変化する信号に結合されないので、モードピンは垂直方向に「積み重ねる」ことができ、配線スペースを節約する。
【００４８】
システム性能を改良するために図１１のアーキテクチャと共にまだ他の方法が使用できる。例えば、もし一つの機能ブロックピンが高い使用率を持つことが知られ、一方他のピンがより低い使用を有すると知られると、機能ブロックの一つおきの行内のピンが「ねじられる」、または交代される。例えば、図１５において、機能ブロック４２０がピンＸおよびＹを含むと仮定する。もし、ピンＸが高使用ピンであり、ピンＹが低使用ピンであるとすると、機能ブロックＡに示すようにこれらピンを互いに隣同士に置くのが有利である。そして、機能ブロックＡのすぐ上隣りまたは下隣りの機能ブロック、例えば、機能ブロックＢ、内のピンを図１５に示すように反転させる。この方法で、高使用ピンは上および下の両方で妨げられない高いチャンスを持ち、配線のより柔軟性を得ることができる（例えば、機能ブロック内でより多くのピンに二重入り口が利用可能となる）。
【００４９】
配線密度を増す他の方法は、しばしば一緒に接続されるピンを互いに隣り同士に置くことである。この方法では、ピンに接続するバイアは、他の配線資源の使用を回避できる短いＭ４金属接続で直接に一緒に接続できる。
【００５０】
上述したように、本発明のいくつかの実施形態は、図１１の実施形態に関して説明された固定バイアよりもＭ３およびＭ４間に構成可能なバイアを使用する。このようなカスタマイズ可能なバイアは内側バイア（ドッグボーンの端の間にある）の各行を追加のトラックで置きかえることができる。カスタマイズ可能なバイアをそしてＭ３金属をどんなＭ４トラックに結合するために置くことができる。構成可能なバイアを持つことは、いくつかのマスクステップをカスタマイゼーションのために２つのマスクステップに増加するが、ターンアランド時間はまだかなり早く同時に回路の機能性を維持しそして配線の柔軟性を増加させる。
【００５１】
もちろん、当業者には理解されるように、本発明の他の実施形態まだ実現できる。例えば、ピン５７０に結合した短いドッグボーン５７２を使用するよりは、図１６に示すように代わりに短いセグメント無しに２つの垂直に積み重ねられたピンを使用できる。上方のピンは選択的に上の長いドッグボーンに結合でき、一方下方のピンは選択的に下の長いドッグボーンに結合できる。代替的に、図１７に示すように、短いドッグボーン５７２を使用する代わりに各ピン５７０はピン５７０上の（または下の）長いドッグボーン５１２に永久的に結合できる。このよう永久的な結合は配線入り口を一方向のピンに強いる。たとえば、ピンへの配線はピン上の入り口の結果として常に生ずる。
【００５２】
図１８は本発明の別の代替的な実施形態を示す。ここでは、垂直の分断された導体９１０が電源および接地線に沿ってＭ３層内に形成される。バイアが、セグメントに沿うさまざまな他の点と同様にセグメントの終点の層Ｍ３およびＭ４の間に形成される。ピン９７０が垂直に積み重ねられて層Ｍ４まで形成される。水平トラック９３０がＭ４内に金属を置く為に利用可能である。図１８に示すように、各バイア対の間に２つの水平トラックがあり、障害の無いトラックへのアクセスと配線の柔軟性を可能にしている。
【００５３】
本発明によると、この方法で機能モジュール間の配線が構成可能であるのみならず、またさまざまなＩＯおよび周辺回路４３０が容易に構成できる。例えば、ＩＯパッドが複数の機能のいづれかを実行することが望ましい。Ｍ４を使用して構成できるスイッチを提供することにより、ＩＯパッドは機能ブロックを構成するのに使用される同じ一つのマスクステップで容易にカスタマイズできる。同様に、位相ロックループ（ＰＬＬ）、ＲＯＭおよび他の周辺回路は同様な方法で構成可能である。すなわち、ＰＬＬ、ＲＯＭまたは他の回路にジャンパーまたはスイッチを置くことにより。
【００５４】
最後に、本発明の配線アーキテクチャはいくつかの実施形態では本質的に「チャンネル無し」として説明されてきたが、機能ブロック間の分離があってもよい。例えば、本発明のいくつかの実施形態では、機能ブロック間の領域には固定の配線があってもよい。ここで使用される「チャンネル無し」という言葉は、大部分のカスタマイズ可能な配線が機能ブロック間の別個のチャンネル領域に限定されるのではなく、機能ブロック上で行なわれる配線アーキテクチャを意味する。
【００５５】
さらに、最上の２金属層の下方の金属層は機能ブロック内のローカル相互接続のために使用されると説明されたが、これらの機能は必ずしもそのようなものに限定されない。例えば、いくつかの下方の金属層（またはいくつかの下方の金属層の一部）は、いくつかの実施形態では電源分配、クロック分配またはある固定配線に使用できる。
【００５６】
上述された特定の実施形態は本発明の原理を説明するためであり、本発明の精神および範囲を逸脱せずに当業者にはさまざまな変形が可能であることに理解すべきである。従って、本発明の範囲は特許請求の記載により定められる。
【図面の簡単な説明】
【図１】一般的な集積回路の断面図
【図２】チャンネル化配線を使用した標準セルＡＳＩＣの一般化されたブロック図
【図３】チャンネル無し配線手法を使用したゲートアレイの一般化されたブロック図
【図４】本発明によるＡＳＣＩの一般化されたブロック図
【図５】本発明の１実施形態による機能ブロックの一般化されたブロック図
【図６】本発明の一実施形態により使用される増強および／またはさまざまの特徴を示す本発明によるアーキテクチャの一般化されたブロック図
【図６ａ】図６から図９に使用される符号を示す図
【図７】本発明の一実施形態により使用される増強および／またはさまざまの特徴を示す本発明によるアーキテクチャの一般化されたブロック図
【図８】本発明の一実施形態により使用される増強および／またはさまざまの特徴を示す本発明によるアーキテクチャの一般化されたブロック図
【図９】本発明の一実施形態により使用される増強および／またはさまざまの特徴を示す本発明によるアーキテクチャの一般化されたブロック図
【図１０】本発明の一実施形態による配線配置の一例のブロック図
【図１１】本発明の一実施形態による配線アーキテクチャのブロック図
【図１２ａ】図１１に示されるアーキテクチャを使用した配線の一例および図１１の一部を示す図
【図１２ｂ】図１１に示されるアーキテクチャを使用した配線の一例および図１１の一部を示す図
【図１２ｃ】図１１に示されるアーキテクチャを使用した配線の一例および図１１の一部を示す図
【図１３】電力バーを示す本発明の一実施形態による配線アーキテクチャの一部の一般化したブロック図
【図１４】モードピンおよび二倍幅線を示す本発明の一実施形態による配線アーキテクチャの一部の一般化したブロック図
【図１５】ピンの「ねじれ」を示す本発明の一実施形態による配線アーキテクチャの一部の一般化したブロック図
【図１６】本発明の他の実施形態によるアーキテクチャの一部の一般化したブロック図
【図１７】本発明の他の実施形態によるアーキテクチャの一部の一般化したブロック図
【図１８】本発明の他の実施形態によるアーキテクチャの一部の一般化したブロック図
【符号の説明】
Ｍ１下層の金属層
Ｍ２下層の金属層
Ｍ３最上から２番目の金属層
Ｍ４最上の金属層
４２０ａ機能ブロック行
４２０ｂ機能ブロック行
５１０垂直の分断された導電線
５１２長いドッグボーン
５３０バイア
５５０水平線（トラック）
５６０バイア
５７０ピン
５７２短いドッグボーン
５７４電源線
５７６接地線
５８０フリーウエイ

Claims

それぞれ機能ブロック回路を形成するために結合された複数の素子を含む、少なくとも一つの機能ブロック、を備えた機能ブロックの配列と、
複数の導体を含む、前記少なくとも一つの機能ブロック上に形成された固定の導電層、および
前記機能ブロックのうち少なくとも一つの上に形成され、前記固定の導電層とは少なくとも絶縁層で分離され、かつ前記固定の導電層内の前記導体のうち少なくともいくつかと電気的接続を持つ、カスタマイズされた導電層、
を有する機能ブロック相互接続構造と、
を具備し、
前記固定の導電層内の前記複数の導体が、第１方向に延びた第１の複数の平行な分断された導体を含み、
前記カスタマイズされた導電層が、前記第１の複数の平行な分断された導体の上で、前記第１方向に対して垂直な第２方向へと、複数の平行なトラックの一部において形成された
半導体チップ。
前記第１の複数の平行な分断された導体における少なくとも一つの第１セグメントが、一つの機能ブロック上に配置された第１の端および第２の端を含み、前記第１の複数の平行な分断された導体における少なくとも一つの第２セグメントが、機能ブロックの配列の第１機能ブロック上に配置された第１の端、および機能ブロックの配列の第２機能ブロック上に配置された第２の端を含む、請求項１記載の半導体チップ。
前記第１の複数の平行な分断された導体により形成された、少なくとも一つのセグメントが、前記絶縁層内に形成された個々のバイアに結合して、前記カスタマイズされた導電層に結合可能な請求項１記載の半導体チップ。
少なくとも一つの機能ブロックが入力および出力を含み、そして前記固定の導電層が前記入力および出力のそれぞれ一つへの複数のピン接続体を含む請求項１記載の半導体チップ。
前記第１の複数の平行な分断された導体内の少なくとも一つのセグメントが前記ピン接続体のそれぞれに結合している請求項４記載の半導体チップ。
前記複数のピン接続体が前記絶縁層を貫通して前記カスタマイズされた導電層に延びている請求項４記載の半導体チップ。
前記カスタマイズされた導電層内の前記複数の平行なトラックのうち、少なくとも一つが電源線として動作するよう構成されており、前記カスタマイズされた導電層内の前記複数の平行なトラックのうち、少なくとも一つが接地線として動作するよう構成されている請求項１記載の半導体チップ。
第２の複数の平行な分断された導体を含み、該第２の複数の平行な分断された導体の平行な分断された導体が、前記第１の複数の平行な分断された導体の平行な分断された導体と共に周期的に散在しており、該第２の複数の平行な分断された導体の平行な分断された導体は、該第１の複数の平行な分断された導体の平行な分断された導体よりもその有するセグメント形成分断の数が少ないフリーウエイを含み、前記フリーウエイはどんなピンとも接続しない、請求項１記載の半導体チップ。
複数の素子を有する少なくとも一つの機能ブロックを含む、機能ブロックの配列と、
少なくとも一つの機能ブロック内の素子を結合し、前記少なくとも一つの機能ブロック内にそれぞれの機能ブロック回路を形成する、少なくとも一つの導電層と、
前記少なくとも一つの導電層上に形成された第１絶縁層と、
前記第１絶縁層と、少なくとも一つの前記機能ブロックとの上に形成され、第１方向に延びた第１の複数の平行な分断された導体を含む、固定の導電層と、
前記固定の導電層上に形成された第２絶縁層と、
前記第２絶縁層上に形成される、カスタマイズされた導電層であって、前記第１の複数の平行な分断された導体上で、複数の平行なトラック内に、前記第１方向とは垂直な第２方向へと形成された導電層と、
第２の複数の平行な分断された導体であって、該第２の複数の平行な分断された導体の、平行な分断された導体は、前記第１の複数の平行な分断された導体の平行な分断された導体と共に周期的に散在しており、該第２の複数の平行な分断された導体の平行な分断された導体は、該第１の複数の平行な分断された導体の平行な分断された導体よりもその有するセグメント形成分断の数が少ないフリーウエイを含む、導体と
を備え、前記フリーウエイはどんなピンとも接続しない、半導体チップ。
前記固定の導電層内の前記第１の複数の平行な分断された導体により形成された少なくとも一つのセグメントが、第１の端において前記第２絶縁層内に形成された個々の第１バイアに結合され、さらに少なくとも一つのセグメントが、第２の端において前記第２絶縁層内に形成された個々の第２バイアに結合されており、
少なくとも一つのセグメントが、前記第１及び第２の端の間で、前記第２絶縁層内に形成された追加のバイアに結合されており、
前記複数の平行なトラックが対となって配置されており、少なくとも一つのトラックの対は、前記第２絶縁層内に形成されたバイアの対それぞれの間にあることを特徴とする請求項９記載の半導体チップ。
前記第１の複数の平行な分断された導体内の分断された平行な導体のうち少なくとも一つが、第１の長さを有する第１セグメントと、該第１の長さよりも短い第２の長さを有する第２セグメントとを含み、前記第２セグメントがピン接続体のうちの一つに結合されていることを特徴とする請求項１０記載の半導体チップ。
前記複数の平行なトラックにおける第１トラックと第２トラックとが前記第２セグメントの上に配置されており、該第１トラックは電源線として動作するよう構成され、該第２トラックは接地線として動作するよう構成されていることを特徴とする、請求項１１記載の半導体チップ。
前記第２絶縁層内に形成された複数のカスタマイズされたバイアを含むことを特徴とする請求項９記載の半導体チップ。
複数のピン接続体が前記第２絶縁層を貫通して前記カスタマイズされた導電層に延びていることを特徴とする請求項９記載の半導体チップ。
任意の回路を形成するために結合可能な機能ブロックの、チャンネルを持たない配列であって、少なくとも一つの機能ブロックが基板に形成された複数の素子を有する配列と、
少なくとも一つの機能ブロック内で前記素子間の接続を形成し、これにより、該少なくとも一つの機能ブロック内に、少なくとも一つの入力または出力を有するそれぞれの機能ブロック回路を形成する、少なくとも一つの予め製造された導電層と、
前記少なくとも一つの予め製造された導電層上に形成された第１絶縁層と、
前記機能ブロックにより占められたスペースの少なくとも一部の上であって、前記第１絶縁層の上に形成され、前記機能ブロックを分けるどんなチャンネルからも独立に形成され、且つ前記任意の回路から独立に形成され、第１方向に延びた第１の複数の平行な分断された導体を含んだ固定の導電層であって、前記第１の複数の平行な分断された導体内の平行な分断された導体のうち少なくとも一つが、第１セグメント及び該第１セグメントよりも短い第２セグメントを少なくとも含み、該第２セグメントが、前記入力および出力のそれぞれ一つに結合された複数のピン接続体における、それぞれのピン接続体に結合されている、前記固定の導電層と、
前記固定の導電層上に形成された第２絶縁層と、
前記第１の複数の平行な分断された導体上の前記第２絶縁層上に形成され且つ予め指定された複数の平行なトラックの一部において形成されて前記第１方向と垂直な第２方向に延びるカスタマイズされた導電層と、
を備え、
前記固定の導電層内の前記第１の複数の平行な分断された導体により形成された、少なくとも一つのセグメントが、第１の端において前記第２絶縁層内に形成された個々の第１バイアに結合され、そして該少なくとも一つのセグメントがさらに第２の端において前記第２絶縁層内に形成された個々の第２バイアに結合されており、
前記第１の複数の平行な分断された導体の前記第１セグメントが、前記第１の端と前記第２の端との間において前記第２絶縁層内に形成された追加のバイアに結合されており、
前記予め指定された複数の平行なトラックが対をなして置かれ、少なくとも一つのトラックの対は前記第２絶縁層内に形成されたバイアのそれぞれの対の間のスペースに置かれ、そして該少なくとも一つのトラックの対が、前記第１の複数の平行な分断された導体の前記第２セグメント上に置かれて、該少なくとも一つのトラックの対は、電源線として動作するよう構成された第１のトラック、および接地線として動作するよう構成された第２のトラックを含む
ことを特徴とする半導体チップ。
第２の複数の平行な分断された導体をさらに含み、前記第２の複数の平行な分断された導体の平行な分断された導体は前記第１の複数の平行な分断された導体内の平行な分断された導体と共に周期的に散在しており、該第２の複数の平行な分断された導体の平行な分断された導体は、該第１の複数の平行な分断された導体の平行な分断された導体よりもその有するセグメント形成分断の数が少ないフリーウエイを含み、前記フリーウエイはどんなピンとも接続しないことを特徴とする請求項１５記載の半導体チップ。
チャンネルを持たない、機能ブロックの予め製造された配列であって、基板に形成された複数の素子を少なくとも一つの機能ブロックが含む、配列と、
少なくとも一つの機能ブロック内において前記素子間の接続を形成し、少なくとも一つの機能ブロック各々において、少なくとも一つの定義された入力または出力を有するそれぞれの機能ブロック回路を形成する、少なくとも一つの予め製造された導電層と、
前記少なくとも一つの予め製造された導電層上に形成された第１絶縁層と、
前記機能ブロックにより占められたスペースの、少なくとも一部の上であって、前記第１絶縁層の上に形成された、予め製造された固定の導電層であって、第１方向に延びた第１の複数の平行な分断された導体、および前記入力および出力のそれぞれ一つへ接続する複数のピン接続体を含む、導電層と、
前記予め製造された固定の導電層上に形成された、予め製造された第２絶縁層であって、該予め製造された固定の導電層における複数の平行な分断された導体によって形成される少なくとも一つのセグメントが、該第２絶縁層内に形成された個々の第１バイアに結合している、第２絶縁層と、
前記予め製造された第２絶縁層の上にあり、前記第１方向に対して垂直な第２方向へと延びる複数の平行なトラックであって、カスタマイズ可能な導電層の少なくとも一部を該複数の平行なトラックの一部において形成するための該トラックと、
を備え、
前記固定の導電層は、カスタマイズ可能な導電層と協同して前記機能ブロックを相互接続するよう構成されることを特徴とする、カスタマイズ可能な半導体チップ。
前記半導体チップは、一つのマスクステップでカスタマイズできる請求項１７記載のカスタマイズ可能な半導体チップ。
前記第１の複数の平行な分断された導体内の分断された平行な導体のうち少なくとも一つは、第１の長さを有する第１セグメントと、該第１の長さよりも短い第２の長さを有する第２セグメントとを少なくとも含み、前記第２セグメントは前記ピン接続体の一つに結合されている請求項１７記載のカスタマイズ可能な半導体チップ。
第２の複数の平行な分断された導体をさらに含み、前記第２の複数の平行な分断された導体内の平行な分断された導体は前記第１の複数の平行な分断された導体の平行な分断された導体と共に周期的に散在しており、該第２の複数の平行な分断された導体の平行な分断された導体は、該第１の複数の平行な分断された導体の平行な分断された導体よりもその有するセグメント形成分断の数が少ないフリーウエイを含み、前記フリーウエイはどんなピンとも接続しない、請求項１７記載のカスタマイズ可能な半導体チップ。
前記予め製造された固定の導電層における前記第１の複数の平行な分断された導体により形成されたセグメントのうち、少なくとも一つは、その第１端において前記第２の絶縁層内に形成された個々の前記第１バイアに結合されていて、そして、該少なくとも一つのセグメントはその第２端において前記第２の絶縁層内に形成された個々の第２バイアに結合されていて、
前記第１の複数の平行な分断された導体により形成された少なくともいくつかのセグメントは、前記第１端および第２端それぞれの間において、前記第２絶縁層内に形成された、少なくとも一つの、個々の追加のバイアに結合されている、請求項１７記載のカスタマイズ可能な半導体チップ。
集積回路を形成する方法において、
複数の機能ブロック内に組織される複数の素子を、基板に形成する段階と、
入力および出力を有する少なくとも一つの機能ブロック内で前記素子を相互接続して、該少なくとも一つの機能ブロック内でそれぞれの機能ブロック回路を形成する段階と、
前記機能ブロックを分けるいかなるチャンネルとも独立な機能ブロックの相互接続構造を形成する段階であって、
複数の平行な分断された導体を含み、さらに前記入力および出力のそれぞれに接続するピン接続体を複数有し、任意の前記回路とは独立である、固定の導電層を、前記機能ブロックが占めるスペース上に形成するステップと、
前記固定の導電層において前記複数の平行な分断された導電体により形成されたそれぞれのセグメントに結合するバイアを内部に有する絶縁層を、前記固定の導電層上に形成するステップと、
カスタマイズされた導電層を、前記絶縁層上に形成するステップであって、該カスタマイズされた導電層の少なくとも一部は、前記機能ブロックにより占められるスペース上で、複数の平行なトラックの一部において形成され、前記カスタマイズされた導電層の少なくとも第２の部分は前記バイアの少なくともいくつかと電気的に接続される、ステップと、
を備える段階と
を具備する前記方法。
カスタマイズされた導電層を形成するステップが単一のマスクステップを含む請求項２２記載の方法。
前記固定の導電層を形成するステップと前記絶縁層を形成するステップとのうち少なくとも一方が、予め定められた少なくとも一つのマスクオペレーションを含み、前記カスタマイズされた導電層を形成するステップが、カスタマイズされた少なくとも一つのマスクオペレーションを含む、請求項２２記載の方法。
前記絶縁層を形成するステップがカスタマイズされた少なくとも一つのマスクオペレーションを含む請求項２４記載の方法。
前記絶縁層が前記固定の導電層および前記カスタマイズされた導電層と隣接して形成される請求項２２記載の方法。