JP2001523048A - Ａｓｉｃ配線アーキテクチャ - Google Patents
Ａｓｉｃ配線アーキテクチャInfo
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】
カスタマイズ可能なＡＳＩＣ配線アーキテクチャが開示される。アーキテクチャは機能ブロックの配列を含むＡＳＩＣの最上の金属層を使用する。一方、下側の層は機能ブロック内のローカル相互接続のために使用される。最上から２番目の金属層は固定され、普通は第１方向に延びる複数の平行な分断された導体を含む。最上の金属層は所定の方法でカスタマイズ可能である。最上の金属層の金属は下の層の分断された導電体と実質的に垂直なトラック内に選択的に置かれる。バイアが二つの最上層間に設けられる。本発明の１実施形態はＡＳＩＣの１マスクカスタマイゼーションを可能にする。
Description
【０００１】
本発明は一般に集積回路に関し、より詳細にはカスタマイズされた回路を形成す
るためにさまざまなＩＣ素子を相互接続する配線アーキテクチャに関する。
るためにさまざまなＩＣ素子を相互接続する配線アーキテクチャに関する。
【０００２】
ＡＳＩＣは一つのチップに特別の回路を含ませるために電気設計技術者により広
く使用されている。「ＡＳＩＣ」という語は、完全にカスタマイズできる標準セ
ルから部分的にカスタマイズできるゲートアレイを含むカスタマイズできる程度
が異なるさまざまな集積回路（ＩＣ）を実際に意味している。一般に、より多く
のカスタマイズが必要とされる場合は、ＡＳＣＩはより高価でかつＡＳＩＣはカ
スタマイズおよび／または製造するのにより長い時間を要する。
く使用されている。「ＡＳＩＣ」という語は、完全にカスタマイズできる標準セ
ルから部分的にカスタマイズできるゲートアレイを含むカスタマイズできる程度
が異なるさまざまな集積回路（ＩＣ）を実際に意味している。一般に、より多く
のカスタマイズが必要とされる場合は、ＡＳＣＩはより高価でかつＡＳＩＣはカ
スタマイズおよび／または製造するのにより長い時間を要する。
【０００３】 ＡＳＩＣを形成するには一般に数層が要求される。図１は、一般的な集積回路
の断面図を示す。最初に、半導体基板上に能動層が形成される。能動層１１０は
、トランジスタやダイオードなどの素子を含む。大部分の能動層の素子は互いに
独立に形成される。すなわち、これらは回路を形成するために接続されていない
。従って、一旦、能動層１１０が形成されると、金属層が素子を相互接続するた
めに能動層上に形成され、これにより回路が形成される。有用な回路を形成する
ために素子を完全に相互接続するに、数金属層が必要とされるであろう。図１に
は、Ｍ１ １２０、Ｍ２ １３０、Ｍ３ １４０およびＭ４ １５０が示されて
いる。もちろん、異なるタイプのＩＣは回路相互接続のために４金属層以上のま
たは以下の金属層を必要とする。
の断面図を示す。最初に、半導体基板上に能動層が形成される。能動層１１０は
、トランジスタやダイオードなどの素子を含む。大部分の能動層の素子は互いに
独立に形成される。すなわち、これらは回路を形成するために接続されていない
。従って、一旦、能動層１１０が形成されると、金属層が素子を相互接続するた
めに能動層上に形成され、これにより回路が形成される。有用な回路を形成する
ために素子を完全に相互接続するに、数金属層が必要とされるであろう。図１に
は、Ｍ１ １２０、Ｍ２ １３０、Ｍ３ １４０およびＭ４ １５０が示されて
いる。もちろん、異なるタイプのＩＣは回路相互接続のために４金属層以上のま
たは以下の金属層を必要とする。
【０００４】 図１に示されるように、各金属層の間には絶縁層１１５、１２５、１３５、１
４５が設けられる。絶縁層は金属層間が短絡するのを防止するためにある。金属
層を相互接続するために、絶縁層中にバイア１１６が設けられている。
４５が設けられる。絶縁層は金属層間が短絡するのを防止するためにある。金属
層を相互接続するために、絶縁層中にバイア１１６が設けられている。
【０００５】 図１の構造を形成するには、能動層１１０が形成された後に、能動層１１０上
に絶縁層１１５が、例えば、絶縁材料の成長または堆積で形成される。次に、絶
縁層内にバイアを形成するためにこの技術分野で良く知られているマスキング・
ステップが使用される。このようなマスキングは、フオトレジスト層を堆積し、
そして紫外線光を用いて層をパターニングし、フオトレジストの選択された部分
のみの除去を可能にし、そして、フオトレジストパターンに従って絶縁層をエッ
チングすることを含む。バイアを形成した後、金属層が堆積されて、そして同様
のマスキングプロセスを用いて、所望の位置のみに金属が残るようにパターン化
される。このプロセスは形成されるべき各絶縁層および金属層について繰返され
る。
に絶縁層１１５が、例えば、絶縁材料の成長または堆積で形成される。次に、絶
縁層内にバイアを形成するためにこの技術分野で良く知られているマスキング・
ステップが使用される。このようなマスキングは、フオトレジスト層を堆積し、
そして紫外線光を用いて層をパターニングし、フオトレジストの選択された部分
のみの除去を可能にし、そして、フオトレジストパターンに従って絶縁層をエッ
チングすることを含む。バイアを形成した後、金属層が堆積されて、そして同様
のマスキングプロセスを用いて、所望の位置のみに金属が残るようにパターン化
される。このプロセスは形成されるべき各絶縁層および金属層について繰返され
る。
【０００６】 従って、形成されるべき各金属層は少なくとも二つのマスキングステップを必
要とする。一つは、下の層に接続するため絶縁層内にバイアを形成する一つのス
テップ、そして接続線またはラインを形成するための一つのステップである。不
都合なことに、一般に必要とされる各マスクステップは、顕著な時間と費用を要
する。
要とする。一つは、下の層に接続するため絶縁層内にバイアを形成する一つのス
テップ、そして接続線またはラインを形成するための一つのステップである。不
都合なことに、一般に必要とされる各マスクステップは、顕著な時間と費用を要
する。
【０００７】 能動層レベルにおいて、ＡＳＩＣ能動素子は、セルまたはモジュールと普通呼
ばれる機能ブロックの配列を形成するように一般に配置されている。各機能ブロ
ック内で能動素子を相互接続するために（すなわち、“ローカル相互接続”を形
成するために）、金属層内で形成された水平および垂直な接続線の一続きが利用
される。この業界で良く知られているように、どんな２点も一続きの水平および
垂直な接続線を使用して接続できる。ローカル相互接続は一つの金属層内で実行
できるが、より典型的には、水平接続が第１金属層（Ｍ１）１２０内に形成され
、垂直接続がＭ１およびＭ２間に形成されたバイア１１６を持った絶縁層１２５
と第２金属層（Ｍ２）１３０内に形成される。
ばれる機能ブロックの配列を形成するように一般に配置されている。各機能ブロ
ック内で能動素子を相互接続するために（すなわち、“ローカル相互接続”を形
成するために）、金属層内で形成された水平および垂直な接続線の一続きが利用
される。この業界で良く知られているように、どんな２点も一続きの水平および
垂直な接続線を使用して接続できる。ローカル相互接続は一つの金属層内で実行
できるが、より典型的には、水平接続が第１金属層（Ｍ１）１２０内に形成され
、垂直接続がＭ１およびＭ２間に形成されたバイア１１６を持った絶縁層１２５
と第２金属層（Ｍ２）１３０内に形成される。
【０００８】 ここで用いられる、「水平」は全ての水平線が実質的に互いに平行に並ぶよう
に全ての金属線が第１方向に走ることを意味する。「垂直」は第１（水平）方向
に実質的に直交する第２の方向に走る全ての線を意味する。「水平」および「垂
直」は互いの相対的位置を意味する以外の特別の意味はない。さらに、当業者に
は良く知られているように、水平線および垂直線は能動層に平行な金属層内に形
成されている。「水平」および「垂直」は、能動層表面に対して垂直な線を意味
しない。
に全ての金属線が第１方向に走ることを意味する。「垂直」は第１（水平）方向
に実質的に直交する第２の方向に走る全ての線を意味する。「水平」および「垂
直」は互いの相対的位置を意味する以外の特別の意味はない。さらに、当業者に
は良く知られているように、水平線および垂直線は能動層に平行な金属層内に形
成されている。「水平」および「垂直」は、能動層表面に対して垂直な線を意味
しない。
【０００９】 上述した各機能ブロック内のローカル相互接続は典型的にとても高密度であり
、しばしば機能ブロック同士が接続されなければならない（すなわち、回路「配
線」）。機能ブロックを覆う下方の金属層における配線は、これら下方の層内に
おけるローカル相互接続により形成された多数の障害物によりしばしば非実用的
である。従って、機能ブロック間の接続を形成するために、配線は典型的に機能
ブロックの「回り」に作られる。そして図２、図３を参照して以下に議論する。
、しばしば機能ブロック同士が接続されなければならない（すなわち、回路「配
線」）。機能ブロックを覆う下方の金属層における配線は、これら下方の層内に
おけるローカル相互接続により形成された多数の障害物によりしばしば非実用的
である。従って、機能ブロック間の接続を形成するために、配線は典型的に機能
ブロックの「回り」に作られる。そして図２、図３を参照して以下に議論する。
【００１０】
標準セルタイプＡＳＩＣの一般化した平面図を示す図２において、一つのブロ
ック配線の解決が示されている。標準セルにおいて、各機能ブロック１６０（１
６０ａ−１６０ｉ）は図示されるように独特の数と配置の能動素子を有する。従
って、水平方向の大きさは互いに異なる大きさを持つ（典型的にはこれらは垂直
方向に同じ高さを持つように構成されているけれども）。機能ブロック１６０は
、能動層１１０内での概念的な配置を示すために点線で示されている。上述した
ようにそして機能ブロック１６０ｄに示すように、各機能ブロック内のローカル
相互接続は典型的にＭ１層内の水平線、例えば、１７４、１７６およびＭ２層内
の垂直線、例えば１７８により典型的に形成される。水平線と垂直線はそれらの
それぞれの層において「点」で示されるバイアにより接続される。バイアはＭ１
およびＭ２を互いに接続するのみならず、Ｍ１および／またはＭ２と能動層を接
続してもよい。
ック配線の解決が示されている。標準セルにおいて、各機能ブロック１６０（１
６０ａ−１６０ｉ）は図示されるように独特の数と配置の能動素子を有する。従
って、水平方向の大きさは互いに異なる大きさを持つ（典型的にはこれらは垂直
方向に同じ高さを持つように構成されているけれども）。機能ブロック１６０は
、能動層１１０内での概念的な配置を示すために点線で示されている。上述した
ようにそして機能ブロック１６０ｄに示すように、各機能ブロック内のローカル
相互接続は典型的にＭ１層内の水平線、例えば、１７４、１７６およびＭ２層内
の垂直線、例えば１７８により典型的に形成される。水平線と垂直線はそれらの
それぞれの層において「点」で示されるバイアにより接続される。バイアはＭ１
およびＭ２を互いに接続するのみならず、Ｍ１および／またはＭ２と能動層を接
続してもよい。
【００１１】 機能ブロック１６０は、さらに行１７０ａ、１７０ｂ、１７０ｃに形成される
。各行は互いに「チャンネル」領域１７２ａ、１７２ｂにより分離される。そし
て、チャンネル領域は、機能ブロック空間上の配線を避けるために機能ブロック
間の水平配線として使用される。例えば、図２を参照すると、チャンネル線１８
０−１８２および１８４−１８６が層Ｍ１を使用してそれぞれチャンネル１７２
ａ−１７ｂ内に形成されている。垂直線１９０−１９９はＭ２層内に形成されて
いる。垂直線１９０−１９３は機能ブロック１６０ｄ内の能動素子をチャンネル
線に結合するのに用いられる。チャンネル線は次に（Ｍ２において）例えば垂直
線１９４−１９９でもって他の機能ブロックへ接続されている。図示するように
、チャンネル線はチャンネルの全長にわたって走ることも、チャンネル内の短い
距離を走ることもできる。
。各行は互いに「チャンネル」領域１７２ａ、１７２ｂにより分離される。そし
て、チャンネル領域は、機能ブロック空間上の配線を避けるために機能ブロック
間の水平配線として使用される。例えば、図２を参照すると、チャンネル線１８
０−１８２および１８４−１８６が層Ｍ１を使用してそれぞれチャンネル１７２
ａ−１７ｂ内に形成されている。垂直線１９０−１９９はＭ２層内に形成されて
いる。垂直線１９０−１９３は機能ブロック１６０ｄ内の能動素子をチャンネル
線に結合するのに用いられる。チャンネル線は次に（Ｍ２において）例えば垂直
線１９４−１９９でもって他の機能ブロックへ接続されている。図示するように
、チャンネル線はチャンネルの全長にわたって走ることも、チャンネル内の短い
距離を走ることもできる。
【００１２】 機能ブロック内のバイアはチャンネル線に、機能ブロックの上から入る接続線
例えば線１９２により、機能ブロックの下からはいる接続線例えば線１９３によ
り、または両方から入る（下からおよび上から接続される）例えば線１９０、１
９１により接続される。線はまたバイアへの接続無しに機能ブロックを単に「フ
イードスルー」こともできるが、フイードスルーは機能ブロック内の高密度のロ
ーカル相互接続のため、配線の自由度を制限するのでしばしば非実用的である。
例えば線１９２により、機能ブロックの下からはいる接続線例えば線１９３によ
り、または両方から入る（下からおよび上から接続される）例えば線１９０、１
９１により接続される。線はまたバイアへの接続無しに機能ブロックを単に「フ
イードスルー」こともできるが、フイードスルーは機能ブロック内の高密度のロ
ーカル相互接続のため、配線の自由度を制限するのでしばしば非実用的である。
【００１３】 ゲート配列は標準セルと同様に、図２を参照して上述したアプローチを使用す
る。すなわち、ゲートアレイは機能ブロック間を配線するために使用されるチャ
ンネルを用いて製造されている。しかし、ゲートアレイにおいては、能動層は固
定されて（非カスタマイズ）、各機能ブロックには所定の数と配列の能動素子を
有する。従って、完全にカスタマイズできる標準セルはチャンネルサイズを大き
くしたり小さくしたりカスタマイズできるが、ゲートアレイにおいてはチャンネ
ルサイズは固定されていてさらに配線の自由度を制限する。
る。すなわち、ゲートアレイは機能ブロック間を配線するために使用されるチャ
ンネルを用いて製造されている。しかし、ゲートアレイにおいては、能動層は固
定されて（非カスタマイズ）、各機能ブロックには所定の数と配列の能動素子を
有する。従って、完全にカスタマイズできる標準セルはチャンネルサイズを大き
くしたり小さくしたりカスタマイズできるが、ゲートアレイにおいてはチャンネ
ルサイズは固定されていてさらに配線の自由度を制限する。
【００１４】 要するに、図２を参照して説明された「チャンネル」技術は通常、機能ブロッ
ク間の配線を全てチャンネル領域内に行う。各機能ブロックの外側のＭ１金属（
すなわち、ローカル相互接続のために使用されていない）のみが、機能ブロック
の行間のチャンネル領域に位置する。
ク間の配線を全てチャンネル領域内に行う。各機能ブロックの外側のＭ１金属（
すなわち、ローカル相互接続のために使用されていない）のみが、機能ブロック
の行間のチャンネル領域に位置する。
【００１５】
図３に示されるしばしばゲートアレイ機能ブロック間の配線相互接続に使用さ
れる別の手法は、「チャンネル無し」手法である。各機能ブロック３０２（３０
２ａ−３０２ｉ）は各側に隣接する機能ブロックが実質的に接触する。換言すれ
ば、配線チャンネルは形成されない。実質的に接触する機能ブロックを使用する
と、チャンネルのために固定されたスペースが浪費されないのでＩＣ当たりの利
用可能な機能性を向上させることができる。「チャンネル化」手法と同様に、各
機能ブロック内のローカル相互接続はまだ、たとえば機能ブロック３０２ｇ内で
示されるようにそれぞれＭ１およびＭ２を使用した水平および垂直接続を用いて
典型的に形成される。それでもなお、機能ブロック間の配線は、配線がローカル
相互接続密度により使用された機能ブロックのスペースをいつも横断することは
できない点でなお制限されている。したがって、図３のチャンネル無し構造では
典型的に、配線は選択的に未使用な機能ブロック上で行われる。しばしば、機能
ブロックの全体の列が未使用に選ばれてチャンネル化された装置のように配線を
可能にするが、普通は個々の機能ブロック、例えば機能ブロック３０２ｄおよび
３０２ｅのみが配線のために予約されるように選択される。
れる別の手法は、「チャンネル無し」手法である。各機能ブロック３０２（３０
２ａ−３０２ｉ）は各側に隣接する機能ブロックが実質的に接触する。換言すれ
ば、配線チャンネルは形成されない。実質的に接触する機能ブロックを使用する
と、チャンネルのために固定されたスペースが浪費されないのでＩＣ当たりの利
用可能な機能性を向上させることができる。「チャンネル化」手法と同様に、各
機能ブロック内のローカル相互接続はまだ、たとえば機能ブロック３０２ｇ内で
示されるようにそれぞれＭ１およびＭ２を使用した水平および垂直接続を用いて
典型的に形成される。それでもなお、機能ブロック間の配線は、配線がローカル
相互接続密度により使用された機能ブロックのスペースをいつも横断することは
できない点でなお制限されている。したがって、図３のチャンネル無し構造では
典型的に、配線は選択的に未使用な機能ブロック上で行われる。しばしば、機能
ブロックの全体の列が未使用に選ばれてチャンネル化された装置のように配線を
可能にするが、普通は個々の機能ブロック、例えば機能ブロック３０２ｄおよび
３０２ｅのみが配線のために予約されるように選択される。
【００１６】
金属プロセスの制限のため、典型的には数金属層だけが配線のために普通は使
用されてきた。特にケミカルメカニカル研磨（ＣＭＰ）分野における最近のメタ
ライゼーションおよびプラナーリゼションの発展により、より多くの金属層を形
成できるようになったにもかかわらず、上述されたチャンネル化およびチャンネ
ル無しの技術のそれぞれはいまだにかなりのカスタマイズ配線（標準セルおよび
ゲートアレイの両方について）をＭ１およびＭ２層内で行っている。しばしば追
加のカスタマイズ層も使用される。従って、カスタマイズされた回路を形成する
ために少なくとも四つのマスキングステップ（各金属層について２つ）が必要と
される。前述した様に、各カスタムマスクステップはなおかなりの時間とお金を
要する。
用されてきた。特にケミカルメカニカル研磨（ＣＭＰ）分野における最近のメタ
ライゼーションおよびプラナーリゼションの発展により、より多くの金属層を形
成できるようになったにもかかわらず、上述されたチャンネル化およびチャンネ
ル無しの技術のそれぞれはいまだにかなりのカスタマイズ配線（標準セルおよび
ゲートアレイの両方について）をＭ１およびＭ２層内で行っている。しばしば追
加のカスタマイズ層も使用される。従って、カスタマイズされた回路を形成する
ために少なくとも四つのマスキングステップ（各金属層について２つ）が必要と
される。前述した様に、各カスタムマスクステップはなおかなりの時間とお金を
要する。
【００１７】 ＩＣまたは電子回路設計者にとりしばしば重要なことはカスタマイゼーション
時間である。特に設計段階では、その設計を他の回路とテストをするために技術
者は彼または彼女の設計のプロトタイプまたはモデルを早く手に入れたいであろ
う。このような環境下では、技術者はゲートアレイを選択するであろう。なぜな
らば、標準セルほど柔軟性はないけれど、回路カスタマイゼーション（すなわち
、標準セルは能動素子の構成を要するけれども、ゲートアレイは既製の能動素子
を有しメタライゼーションのみを必要とする）に要するマスクステップの数が少
ないので作業用チップを手に入れるのが早いからである。にもかかわらず、ゲー
トアレイは、単にメタライゼーションのためにも複数のカスタムマスクステップ
を実行しなければならないので、手に入れるのに数週間の時間をまだ必要とする
。
時間である。特に設計段階では、その設計を他の回路とテストをするために技術
者は彼または彼女の設計のプロトタイプまたはモデルを早く手に入れたいであろ
う。このような環境下では、技術者はゲートアレイを選択するであろう。なぜな
らば、標準セルほど柔軟性はないけれど、回路カスタマイゼーション（すなわち
、標準セルは能動素子の構成を要するけれども、ゲートアレイは既製の能動素子
を有しメタライゼーションのみを必要とする）に要するマスクステップの数が少
ないので作業用チップを手に入れるのが早いからである。にもかかわらず、ゲー
トアレイは、単にメタライゼーションのためにも複数のカスタムマスクステップ
を実行しなければならないので、手に入れるのに数週間の時間をまだ必要とする
。
【００１８】 さらに、設計技術者にとり最大量の機能性を含むことが可能な最小のチップを
得ることが一般に重要である。チャンネル化設計を使用すると、チャンネルのた
めに使用されるスペースはより多くの機能ブロックに使用できたはずの面積を取
り去ってしまうか、またはそのスペースがなければＩＣのサイズを小さくできる
であろう。上述のチャンネル無しの設計を使用するともちろん、使用できる機能
ブロックがしばしば未使用とされる。いくつかの会社がカスタマゼーションのた
めに単に一つのマスクステップのみを必要とする技術を開発するまでに至ってい
る。従って、ターンアラウンド時間を減少している。しかし、これらの会社のほ
ぼ全てがチャンネル領域を使用し続けていて、ＩＣサイズを増大させおよび／ま
たはＩＣ機能性と配線の柔軟性を減少させている。
得ることが一般に重要である。チャンネル化設計を使用すると、チャンネルのた
めに使用されるスペースはより多くの機能ブロックに使用できたはずの面積を取
り去ってしまうか、またはそのスペースがなければＩＣのサイズを小さくできる
であろう。上述のチャンネル無しの設計を使用するともちろん、使用できる機能
ブロックがしばしば未使用とされる。いくつかの会社がカスタマゼーションのた
めに単に一つのマスクステップのみを必要とする技術を開発するまでに至ってい
る。従って、ターンアラウンド時間を減少している。しかし、これらの会社のほ
ぼ全てがチャンネル領域を使用し続けていて、ＩＣサイズを増大させおよび／ま
たはＩＣ機能性と配線の柔軟性を減少させている。
【００１９】 従って、明らかにターンアラウンド時間を減少することができかつ同時に高度
の機能性と配線柔軟性を維持することが望ましい。
の機能性と配線柔軟性を維持することが望ましい。
【００２０】
速いカスタマイゼーションのターンアラウンド時間と高度のロジック機能の利
用可能性とを作り出すために、本発明による配線アーキテクチャが開示される。
配線アーキテクチャは、機能ブロックの配列を有するＡＳＩＣ内の２つの最上の
金属層を一般に使用するように設計される。２つの最上の金属層下の少なくとも
いくつかの金属層は機能ブロック内のローカル相互接続のために使用される。
用可能性とを作り出すために、本発明による配線アーキテクチャが開示される。
配線アーキテクチャは、機能ブロックの配列を有するＡＳＩＣ内の２つの最上の
金属層を一般に使用するように設計される。２つの最上の金属層下の少なくとも
いくつかの金属層は機能ブロック内のローカル相互接続のために使用される。
【００２１】 本発明によるアーキテクチャの最上から２番目の金属層は、本発明の一実施形
態において第１の方向に伸びる複数の平行な分断された導体を含む所定の固定さ
れたレイアウトを有する。この最上から２番目、または「固定」の金属層は機能
ブロックの入力および出力へのピン接続をまた含む。
態において第１の方向に伸びる複数の平行な分断された導体を含む所定の固定さ
れたレイアウトを有する。この最上から２番目、または「固定」の金属層は機能
ブロックの入力および出力へのピン接続をまた含む。
【００２２】 固定金属層上に絶縁層が形成される時、絶縁層を通って下の固定金属層に達す
るバイアが形成される。本発明のいくつかの実施形態においては、これらのバイ
アは分断された導体の各セグメントの終端への結合のために形成され、またいく
つかのセグメント終端間のさまざまな点への結合のために形成される。本発明の
別の実施形態ではバイアの全てまたはいくつかをカスタマイズされた方法で置く
ことができる。
るバイアが形成される。本発明のいくつかの実施形態においては、これらのバイ
アは分断された導体の各セグメントの終端への結合のために形成され、またいく
つかのセグメント終端間のさまざまな点への結合のために形成される。本発明の
別の実施形態ではバイアの全てまたはいくつかをカスタマイズされた方法で置く
ことができる。
【００２３】 最上の絶縁層の上には、最上の金属層または「カスタマイズ可能な」金属層が
形成される。カスタマイズ可能な金属層の金属は、固定金属層の平行に分断され
たトラックの領域スペース上に第１の方向と実質的に垂直な第２の方向に走る複
数の平行な所定設計のトラック内に選択的に置かれる。
形成される。カスタマイズ可能な金属層の金属は、固定金属層の平行に分断され
たトラックの領域スペース上に第１の方向と実質的に垂直な第２の方向に走る複
数の平行な所定設計のトラック内に選択的に置かれる。
【００２４】 本発明の配線アーキテクチャは、カスタマイズされた配線のためにチャンネル
を使用することなくまた機能ブロックを不使用にすることなく、機能ブロックの
直接上の領域スペース内において機能ブロック間の水平および垂直接続の柔軟な
配線を可能にする。同時に、本発明の一実施形態によって形成されたＡＳＩＣは
、単一のマスクステップでカスタマイズでき、減少されたコストと短時間でもっ
てカスタマイズされたＡＳＩＣを作ることができる。さらに、この配線アーキテ
クチャは高性能設計の実現を可能にする。
を使用することなくまた機能ブロックを不使用にすることなく、機能ブロックの
直接上の領域スペース内において機能ブロック間の水平および垂直接続の柔軟な
配線を可能にする。同時に、本発明の一実施形態によって形成されたＡＳＩＣは
、単一のマスクステップでカスタマイズでき、減少されたコストと短時間でもっ
てカスタマイズされたＡＳＩＣを作ることができる。さらに、この配線アーキテ
クチャは高性能設計の実現を可能にする。
【００２５】 本発明を特定の実施形態について添付図面を参照して説明する。添付図面は必
ずしも同じスケールで書かれていない
ずしも同じスケールで書かれていない
【００２６】
図４は本発明によるＡＳＩＣ４００の一般化したブロック図である。ＡＳＩＣ
４００は、機能ブロック４２０の配列４１０を含む。本発明の他の実施形態では
機能ブロック間の変化を許容するけれども、本発明の一の実施形態では各機能ブ
ロック４２０は配列４１０中の他の機能ブロックと同一である。いくつかの実施
形態では、メモリブロックやロジックコアなどの他の回路を含んだ、１ないしは
それ以上の他の領域４２１を含んでもよい。また、図４に示すように、周辺領域
４３０が配列４１０を取り囲んでいる。周辺領域４３０は、ＩＯパッドや配列４
１０に対する他の支援回路を含む。
４００は、機能ブロック４２０の配列４１０を含む。本発明の他の実施形態では
機能ブロック間の変化を許容するけれども、本発明の一の実施形態では各機能ブ
ロック４２０は配列４１０中の他の機能ブロックと同一である。いくつかの実施
形態では、メモリブロックやロジックコアなどの他の回路を含んだ、１ないしは
それ以上の他の領域４２１を含んでもよい。また、図４に示すように、周辺領域
４３０が配列４１０を取り囲んでいる。周辺領域４３０は、ＩＯパッドや配列４
１０に対する他の支援回路を含む。
【００２７】 各機能ブロック４２０は組合わせ機能、順次機能および／またはメモリ機能（
たとえば、ＳＲＡＭ）を実行するように構成できる。図５に示すように、機能ブ
ロック４２０の一実施形態は一般に、２つの計算モジュール４４０および４５０
と通信モジュール４６０の三つのモジュールから構成される。各モジュールは能
動素子の接続と配列を含む固定の内部アーキテクチャを有するが、その機能は各
モジュールへの入力信号を変えることにより変化することができる。例えば、入
力は入力を論理高信号、論理低信号、同じまたは異なるモジュールの出力または
オフチップからの信号に結合することにより変えることができる。図５に示すよ
うに、各モジュールおよび全体の機能ブロック４２０はこのために、いかなる数
の入力Ｉ1…Ｉnおよびいかなる数の出力Ｏ1…Ｏmを有する。計算モジュール４４
０および４５０は、本発明の一実施形態においては互いに同一の鏡像である。計
算および通信モジュール４４０、４５０および４６０を含む各機能ブロック４２
０の内部構造の一実施形態の詳細な説明が、出願シリアル番号０８／８２１，４
７５、出願日１９９７年３月２１日、発明の名称「ゲートアレイについての機能
ブロックアーキテクチャ」にあり、参照としてここに組み入れる。
たとえば、ＳＲＡＭ）を実行するように構成できる。図５に示すように、機能ブ
ロック４２０の一実施形態は一般に、２つの計算モジュール４４０および４５０
と通信モジュール４６０の三つのモジュールから構成される。各モジュールは能
動素子の接続と配列を含む固定の内部アーキテクチャを有するが、その機能は各
モジュールへの入力信号を変えることにより変化することができる。例えば、入
力は入力を論理高信号、論理低信号、同じまたは異なるモジュールの出力または
オフチップからの信号に結合することにより変えることができる。図５に示すよ
うに、各モジュールおよび全体の機能ブロック４２０はこのために、いかなる数
の入力Ｉ1…Ｉnおよびいかなる数の出力Ｏ1…Ｏmを有する。計算モジュール４４
０および４５０は、本発明の一実施形態においては互いに同一の鏡像である。計
算および通信モジュール４４０、４５０および４６０を含む各機能ブロック４２
０の内部構造の一実施形態の詳細な説明が、出願シリアル番号０８／８２１，４
７５、出願日１９９７年３月２１日、発明の名称「ゲートアレイについての機能
ブロックアーキテクチャ」にあり、参照としてここに組み入れる。
【００２８】 図４に示すように、各機能ブロック４２０はそれぞれ隣の機能ブロックと実質
的に接触している。換言すれば、本発明の一実施形態においては機能ブロック間
にはチャンネルは形成されていない。各機能ブロック４２０は、各機能ブロック
４２０内のトランジスタ間および／または他の能動素子との間に固定の接続を持
った固定の内部トランジスタ構造を有する。従って、各機能ブロック４２０の内
部配線は固定（非カスタマイズ可能）であり、下層の金属層、例えばＭ１および
Ｍ２、は水平接続をＭ１内に垂直接続をＭ２内に（またはその逆で）使用するこ
とにより、固定で所定の方法で前もって形成できる。もちろん、本発明の他の実
施形態によれば、２つ以上の金属層が各機能ブロック４２０内のローカル相互接
続を形成するために使用することができる。
的に接触している。換言すれば、本発明の一実施形態においては機能ブロック間
にはチャンネルは形成されていない。各機能ブロック４２０は、各機能ブロック
４２０内のトランジスタ間および／または他の能動素子との間に固定の接続を持
った固定の内部トランジスタ構造を有する。従って、各機能ブロック４２０の内
部配線は固定（非カスタマイズ可能）であり、下層の金属層、例えばＭ１および
Ｍ２、は水平接続をＭ１内に垂直接続をＭ２内に（またはその逆で）使用するこ
とにより、固定で所定の方法で前もって形成できる。もちろん、本発明の他の実
施形態によれば、２つ以上の金属層が各機能ブロック４２０内のローカル相互接
続を形成するために使用することができる。
【００２９】 上述したように、本発明による配列は各機能ブロックへの入力を変えることに
よりカスタマイズすることができる。従って、配列のカスタマゼーションは、機
能ブロック間の接続および電源線および接地線への接続を形成することになる。
換言すれば、カスタマイゼーションは配線によりなされる。速いカスタマゼーシ
ョン時間を可能にするために、本発明によるアーキテクチャは与えられた集積回
路に対して最上の２つの金属層を使用することで機能ブロック間の配線をカスタ
マイズ可能にする。説明の簡単さのために、これら最上の２つの金属層をＭ３お
よびＭ４と言う。しかし、四層以上が可能なので、与えられた集積回路について
は最上の２金属層は実際はＭ３およびＭ４ではなく、例えば、Ｍ５およびＭ６、
Ｍ７およびＭ８等であることができる。Ｍ３およびＭ４の言葉の使用は本発明を
限定する意図はない。
よりカスタマイズすることができる。従って、配列のカスタマゼーションは、機
能ブロック間の接続および電源線および接地線への接続を形成することになる。
換言すれば、カスタマイゼーションは配線によりなされる。速いカスタマゼーシ
ョン時間を可能にするために、本発明によるアーキテクチャは与えられた集積回
路に対して最上の２つの金属層を使用することで機能ブロック間の配線をカスタ
マイズ可能にする。説明の簡単さのために、これら最上の２つの金属層をＭ３お
よびＭ４と言う。しかし、四層以上が可能なので、与えられた集積回路について
は最上の２金属層は実際はＭ３およびＭ４ではなく、例えば、Ｍ５およびＭ６、
Ｍ７およびＭ８等であることができる。Ｍ３およびＭ４の言葉の使用は本発明を
限定する意図はない。
【００３０】 図６を参照すると、本発明によるアーキテクチャを実現するための予備的配線
構造が示されている。図６では、各機能ブロック内のローカル接続は図示しない
下層金属層、例えば、Ｍ１およびＭ２、内に形成されることを理解すべきである
。第３金属（Ｍ３）層（最上金属層から２番目）は、それぞれが複数のセグメン
ト５１２からなる平行な分断された導線５１０の複数から構成される。各セグメ
ント５１２は上の最上（Ｍ４）層への接続を可能にするバイア５３０をそのそれ
ぞれの端に形成している。Ｍ４層において、水平トラック５５０が分断された導
電線５１０に垂直に走っている。トラック５５０は固定金属ではない。しかし、
むしろ相互接続を形成するためにＭ４層に金属を置くことができる予め設計され
た領域を表す。従って、図６は配線をするための水平および垂直接続を行う構造
を表している。ここで、垂直に置かれた金属は固定で前もって形成されており、
水平に置かれた金属は所定の方法でカスタマイズ可能である。例えば、図６内の
点Ａと点Ｂとを接続するために、Ｍ３セグメント５１２ａからＭ３セグメント５
１２ｂに延びるＭ４金属をトラック５５１の水平Ｍ４内に置くことができる。Ｍ
４金属はまたトラック５５１内の金属から点Ａおよび点Ｘのバイアへの接続を形
成するために置かれる。Ｍ４金属はまたバイア５３０ａ及び５３０ｂの間、同様
にバイア５３０ｃ及び５３０ｄの間の接続を形成するために置かれる。
構造が示されている。図６では、各機能ブロック内のローカル接続は図示しない
下層金属層、例えば、Ｍ１およびＭ２、内に形成されることを理解すべきである
。第３金属（Ｍ３）層（最上金属層から２番目）は、それぞれが複数のセグメン
ト５１２からなる平行な分断された導線５１０の複数から構成される。各セグメ
ント５１２は上の最上（Ｍ４）層への接続を可能にするバイア５３０をそのそれ
ぞれの端に形成している。Ｍ４層において、水平トラック５５０が分断された導
電線５１０に垂直に走っている。トラック５５０は固定金属ではない。しかし、
むしろ相互接続を形成するためにＭ４層に金属を置くことができる予め設計され
た領域を表す。従って、図６は配線をするための水平および垂直接続を行う構造
を表している。ここで、垂直に置かれた金属は固定で前もって形成されており、
水平に置かれた金属は所定の方法でカスタマイズ可能である。例えば、図６内の
点Ａと点Ｂとを接続するために、Ｍ３セグメント５１２ａからＭ３セグメント５
１２ｂに延びるＭ４金属をトラック５５１の水平Ｍ４内に置くことができる。Ｍ
４金属はまたトラック５５１内の金属から点Ａおよび点Ｘのバイアへの接続を形
成するために置かれる。Ｍ４金属はまたバイア５３０ａ及び５３０ｂの間、同様
にバイア５３０ｃ及び５３０ｄの間の接続を形成するために置かれる。
【００３１】 図６Ａは図６の記号を示す。図６Ａは各セグメント５１２のための金属Ｍ３は
与えられた幅を持ち、各セグメントのいずれかの端でバイアを取り囲むように置
かれていて、「ドッグボーン」に似ていることを示している。このことから、各
平行な分断された導線５１０のセグメント５１２はときどきここでは「ドッグボ
ーン」と称する。水平線５５０は、回路をカスタマイズする時にＭ４金属を置く
ことのできるトラックを表す。ドッグボーンとトラックは離れて示されているが
、実際は接触しない限りこれらはできる限り接近して配置される。
与えられた幅を持ち、各セグメントのいずれかの端でバイアを取り囲むように置
かれていて、「ドッグボーン」に似ていることを示している。このことから、各
平行な分断された導線５１０のセグメント５１２はときどきここでは「ドッグボ
ーン」と称する。水平線５５０は、回路をカスタマイズする時にＭ４金属を置く
ことのできるトラックを表す。ドッグボーンとトラックは離れて示されているが
、実際は接触しない限りこれらはできる限り接近して配置される。
【００３２】 図６の構造を使用すると、図から理解されるように、一旦、Ｍ４内の特定のト
ラックが使用されると、他の接続の形成が阻害される。例えば、トラック５５１
及び５５４が他の接続の形成に使用されると、これらのトラックの中間にあるト
ラック５５２、５５３がバイアへアクセスすることができなくなることがある。
従って、図７においては追加のバイア５６０が各ドッグボーン（セグメント）５
１２に追加される。バイア５６０は各バイア５６０が２つのＭ４トラックへ障害
無しにアクセスできるように追加される。一つのトラックへ上から、そして一つ
のトラックへ下から。図７にはバイア５３０および５６０が異なる大きさで示さ
れているが、本発明のさまざまな実施形態では実際の大きさの差異は必要でない
。このような大きさの差異は単に説明し易くするためである。
ラックが使用されると、他の接続の形成が阻害される。例えば、トラック５５１
及び５５４が他の接続の形成に使用されると、これらのトラックの中間にあるト
ラック５５２、５５３がバイアへアクセスすることができなくなることがある。
従って、図７においては追加のバイア５６０が各ドッグボーン（セグメント）５
１２に追加される。バイア５６０は各バイア５６０が２つのＭ４トラックへ障害
無しにアクセスできるように追加される。一つのトラックへ上から、そして一つ
のトラックへ下から。図７にはバイア５３０および５６０が異なる大きさで示さ
れているが、本発明のさまざまな実施形態では実際の大きさの差異は必要でない
。このような大きさの差異は単に説明し易くするためである。
【００３３】 もちろん、各機能ブロック４２０に対してさまざまな入力および出力がアクセ
スしなければならない。従って、図８において、短いドッグボーン（セグメント
）５７２が、Ｍ３層に平行な分断された接続体５１０のより長いドッグボーン５
１２の間の追加される。機能ブロックの入力および出力へのピン接続５７０が、
短いドッグボーン５７２の端の間のＭ３に、バイアを形成するのに使用されると
同様な方法により形成される。従って、各ピン５７０は、各短いドッグボーン５
７２の端のバイアを介して選択的にＭ４層に接続することができる。換言すれば
、本発明の一実施形態において、短いドッグボーン５７２のバイアを介すること
を除いて、ピン自身はＭ４に到達しない。さらに、ピン５７０は、垂直の分断さ
れた接続体５１０のバイアに結合することにより容易に長いドッグボーン５１２
に垂直配線のために接続できる。例えば、ピン５７０ａを点Ｅへ接続するため、
バイア５３０ｅおよび５３０ｆがＭ４において結合される。
スしなければならない。従って、図８において、短いドッグボーン（セグメント
）５７２が、Ｍ３層に平行な分断された接続体５１０のより長いドッグボーン５
１２の間の追加される。機能ブロックの入力および出力へのピン接続５７０が、
短いドッグボーン５７２の端の間のＭ３に、バイアを形成するのに使用されると
同様な方法により形成される。従って、各ピン５７０は、各短いドッグボーン５
７２の端のバイアを介して選択的にＭ４層に接続することができる。換言すれば
、本発明の一実施形態において、短いドッグボーン５７２のバイアを介すること
を除いて、ピン自身はＭ４に到達しない。さらに、ピン５７０は、垂直の分断さ
れた接続体５１０のバイアに結合することにより容易に長いドッグボーン５１２
に垂直配線のために接続できる。例えば、ピン５７０ａを点Ｅへ接続するため、
バイア５３０ｅおよび５３０ｆがＭ４において結合される。
【００３４】 また図８において、電源および接地は機能ブロック４２０について入力および
出力値としてしはしば使用されるから、専用の電源および接地線がＭ４において
５７４および５７６として形成される。ここで、線５７４は専用電源線を表し、
線５７６は専用接地線を表す。本発明の他の実施形態では短いセグメント５７２
を使用せずに、単に長いドッグボーン５１２内のＭ３へピン接続をするが、短い
セグメント５７２を使用すると追加の柔軟性を可能にする。短いセグメント無し
では、長いドッグボーン５１２を通して電源および接地への配線をするので電源
および接地への簡単な接続への能力は無くなってしまう。そして能動配線密度が
減少し、柔軟性を減少させる。
出力値としてしはしば使用されるから、専用の電源および接地線がＭ４において
５７４および５７６として形成される。ここで、線５７４は専用電源線を表し、
線５７６は専用接地線を表す。本発明の他の実施形態では短いセグメント５７２
を使用せずに、単に長いドッグボーン５１２内のＭ３へピン接続をするが、短い
セグメント５７２を使用すると追加の柔軟性を可能にする。短いセグメント無し
では、長いドッグボーン５１２を通して電源および接地への配線をするので電源
および接地への簡単な接続への能力は無くなってしまう。そして能動配線密度が
減少し、柔軟性を減少させる。
【００３５】 図１０は、どのようにしてさまざまなピンが信号に接続するかを説明する一例
のより詳細な図である。図１０は、電源に接続されたピン５７０ｃおよび接地に
接続されたピン５７０ｅを示す。ピン５７０ｄは長いドッグボーン５１２ｅに接
続される。本発明の一実施形態では、５１２ｃのような未使用のバイアは、バイ
アのエッチバックを防ぐために何にも接続されていない小さなＭ４金属（図示し
ない）の部分で追加的に覆われている。
のより詳細な図である。図１０は、電源に接続されたピン５７０ｃおよび接地に
接続されたピン５７０ｅを示す。ピン５７０ｄは長いドッグボーン５１２ｅに接
続される。本発明の一実施形態では、５１２ｃのような未使用のバイアは、バイ
アのエッチバックを防ぐために何にも接続されていない小さなＭ４金属（図示し
ない）の部分で追加的に覆われている。
【００３６】 しばしば、信号が長い距離配線されなければならない。従って、本発明のいく
つかの実施形態では、どんなピンとも接続しないでより少ないセグメント形成分
断を有するに「フリーウエイ」分断導体をＭ３内に分断導体５１０と平行に周期
的挿入する。このようなフリーウエイが図９の５８０で示されている。
つかの実施形態では、どんなピンとも接続しないでより少ないセグメント形成分
断を有するに「フリーウエイ」分断導体をＭ３内に分断導体５１０と平行に周期
的挿入する。このようなフリーウエイが図９の５８０で示されている。
【００３７】 図１１は、図６−図９に関して説明された配線構造の一実施形態を示す。示さ
れる垂直導体の全ては（平行な分断された接続体５１０及びフリーウエイ５８０
）、Ｍ３内に固定して形成される。水平線５５０は、カスタマイズされた配線の
為にＭ４金属が選択的に置かれるトラックを表す。全ての配線は、各機能ブロッ
クのための能動素子が形成される領域スペース上に形成される。従って、図示す
るように、線６００および６０５間のＭ３およびＭ４内の配線構造は機能ブロッ
ク４２０ａの第１行の領域スペース上にあり、一方、線６０５および６１０間に
示される配線構造は機能ブロック４２０ｂの第２行の領域スペース上にある。線
６００上および線６１０下に形成される配線構造は、それぞれ機能ブロック行４
２０ａおよび機能ブロック行４２０ｂの隣りの機能ブロック上の領域である。ピ
ン５７０は、行４２０ａおよび４２０ｂ内の機能ブロックへの入力および出力を
表す。上記の説明から明らかなように、Ｍ３内の垂直接続体５１０は柔軟性のあ
る配線構造を可能にするためにセグメントの選択的接続をできように分断されて
いる。
れる垂直導体の全ては（平行な分断された接続体５１０及びフリーウエイ５８０
）、Ｍ３内に固定して形成される。水平線５５０は、カスタマイズされた配線の
為にＭ４金属が選択的に置かれるトラックを表す。全ての配線は、各機能ブロッ
クのための能動素子が形成される領域スペース上に形成される。従って、図示す
るように、線６００および６０５間のＭ３およびＭ４内の配線構造は機能ブロッ
ク４２０ａの第１行の領域スペース上にあり、一方、線６０５および６１０間に
示される配線構造は機能ブロック４２０ｂの第２行の領域スペース上にある。線
６００上および線６１０下に形成される配線構造は、それぞれ機能ブロック行４
２０ａおよび機能ブロック行４２０ｂの隣りの機能ブロック上の領域である。ピ
ン５７０は、行４２０ａおよび４２０ｂ内の機能ブロックへの入力および出力を
表す。上記の説明から明らかなように、Ｍ３内の垂直接続体５１０は柔軟性のあ
る配線構造を可能にするためにセグメントの選択的接続をできように分断されて
いる。
【００３８】 図示する様に一実施形態において、Ｍ３内の長いドッグボーン５１２は複数の
バイアを長いドッグボーンの端間に有する。各バイアは２つのＭ４トラックにア
クセスする。バイア上の一つのトラックおよびバイア下の一つのトラックである
。
バイアを長いドッグボーンの端間に有する。各バイアは２つのＭ４トラックにア
クセスする。バイア上の一つのトラックおよびバイア下の一つのトラックである
。
【００３９】 図１１にはまたフリーウエイ５８０が示される。フリーウエイ５８０は、５８
０1に示すように分断された接続体５１０を両側において単一で置かれてもよい 。他の例では、５８０2および５８０3に示すように２以上のフリーウエイが互い
に隣りに置かれてもよい。しばしば、出力は長い距離配線されるので、フリーウ
エイを短いドッグボーン５７２内に出力ピンを持った分断された導体５１０の隣
り置くとしばしば有用である。
０1に示すように分断された接続体５１０を両側において単一で置かれてもよい 。他の例では、５８０2および５８０3に示すように２以上のフリーウエイが互い
に隣りに置かれてもよい。しばしば、出力は長い距離配線されるので、フリーウ
エイを短いドッグボーン５７２内に出力ピンを持った分断された導体５１０の隣
り置くとしばしば有用である。
【００４０】 従って、図１１に示すように、各ピンが上の機能ブロック４２０からまたは下
の機能ブロック４２０から信号を２入力信号と同様に受取ることが可能な、柔軟
性のある配線アーキテクチャが提供される。さらに、フイードスルー信号（フリ
ーウエイ５８０を使用して）が容易に実現できる。（特別化領域４２０に対する
配線が本発明またはそれら自身の配線構造により実現できる。）
の機能ブロック４２０から信号を２入力信号と同様に受取ることが可能な、柔軟
性のある配線アーキテクチャが提供される。さらに、フイードスルー信号（フリ
ーウエイ５８０を使用して）が容易に実現できる。（特別化領域４２０に対する
配線が本発明またはそれら自身の配線構造により実現できる。）
【００４１】 図１２ｃは図１１に示される機能ブロック行４２０ａの拡大された部分を示す
。図１２ｃは本発明による配線アーキテクチャを用いた一例を説明するのに使用
される。図１２ａ−図１２ｃを参照すると、能動層は、Ｍ１およびＭ２層（およ
び／または最上２金属層下の一または複数の層）により結合されると、図１２ｂ
に示されるマルチプレクサ７００を形成するいくつかのトランジスタを定義する
。マルチプレクサ７００は、いくつかの入力Ｄ０−Ｄ３、Ｓ０およびＳ１を有す
る。マルチプレクサはまた一つの出力Ｐを有する。当業者に知られているように
、マルチプレクサ７００は、入力Ｄ１−Ｄ３を接地に接続し、それぞれＤ０、Ｓ
０およびＳ１を入力Ａ、ＢおよびＣとして使用することにより、図１２ａの３入
力ＡＮＤゲートを形成するように構成できる。
。図１２ｃは本発明による配線アーキテクチャを用いた一例を説明するのに使用
される。図１２ａ−図１２ｃを参照すると、能動層は、Ｍ１およびＭ２層（およ
び／または最上２金属層下の一または複数の層）により結合されると、図１２ｂ
に示されるマルチプレクサ７００を形成するいくつかのトランジスタを定義する
。マルチプレクサ７００は、いくつかの入力Ｄ０−Ｄ３、Ｓ０およびＳ１を有す
る。マルチプレクサはまた一つの出力Ｐを有する。当業者に知られているように
、マルチプレクサ７００は、入力Ｄ１−Ｄ３を接地に接続し、それぞれＤ０、Ｓ
０およびＳ１を入力Ａ、ＢおよびＣとして使用することにより、図１２ａの３入
力ＡＮＤゲートを形成するように構成できる。
【００４２】 図１２ｃを参照すると、本発明によるＭ３およびＭ４を示す。マルチプレクサ
７００の各入力および出力はピン５７０に結合されている。図１２ａのＡＮＤゲ
ートを形成するためにマルチプレクサ７００をカスタマイズするため、以下の接
続が形成される。ピンＤ０は、ピンＤ１およびピンＤ２と同様に接地、線５７６
、に接続される。ピンＤ３はバイア７０２によりバイア７０４に結合され、そし
て信号Ａを形成するためにトラック７０６に沿う。信号Ａはオフチップから来る
かまたは異なる機能ブロックから来る。同様に、ピンＳ０はバイア７０８を経て
バイア７１０に結合してセグメント７１２に結合される。トラック７１４に達す
るために、バイア７１６がトラック７１４に結合して入力Ｂを形成する。入力Ｂ
は、オフチップから来るかまたは異なる機能ブロックから来る。同様にして、ピ
ンＳ１は入力Ｃを形成するために結合される。出力Ｐはバイア７１８を介して線
セグメント７２０へ結合される。トラック７２２を使用して、出力ピンＰはバイ
ア７２６を介してフリーウエイ７２４に結合される。代替的に、バイア７２８は
Ｍ４において直接にフリーウエイ７２４のバイア７３０に結合でき、これにより
どんなセグメント５１２の使用も避け、これらを他の配線に使用できるようにす
る。このようなＭ４内での隣りのバイアに接続する技術はそのようにすることが
都合の良いどこでも使用できる。すなわち、短い隣りのドッグボーン５７２のバ
イアを接続し、２つの隣りのピン５７０を接続する。
７００の各入力および出力はピン５７０に結合されている。図１２ａのＡＮＤゲ
ートを形成するためにマルチプレクサ７００をカスタマイズするため、以下の接
続が形成される。ピンＤ０は、ピンＤ１およびピンＤ２と同様に接地、線５７６
、に接続される。ピンＤ３はバイア７０２によりバイア７０４に結合され、そし
て信号Ａを形成するためにトラック７０６に沿う。信号Ａはオフチップから来る
かまたは異なる機能ブロックから来る。同様に、ピンＳ０はバイア７０８を経て
バイア７１０に結合してセグメント７１２に結合される。トラック７１４に達す
るために、バイア７１６がトラック７１４に結合して入力Ｂを形成する。入力Ｂ
は、オフチップから来るかまたは異なる機能ブロックから来る。同様にして、ピ
ンＳ１は入力Ｃを形成するために結合される。出力Ｐはバイア７１８を介して線
セグメント７２０へ結合される。トラック７２２を使用して、出力ピンＰはバイ
ア７２６を介してフリーウエイ７２４に結合される。代替的に、バイア７２８は
Ｍ４において直接にフリーウエイ７２４のバイア７３０に結合でき、これにより
どんなセグメント５１２の使用も避け、これらを他の配線に使用できるようにす
る。このようなＭ４内での隣りのバイアに接続する技術はそのようにすることが
都合の良いどこでも使用できる。すなわち、短い隣りのドッグボーン５７２のバ
イアを接続し、２つの隣りのピン５７０を接続する。
【００４３】 以上説明された本発明によるアーキテクチャは、能動（使用済み）機能ブロッ
ク領域のためのスペース上で柔軟な相互接続を可能にする。最上から２番目の金
属層が固定された配線アーキテクチャが提供される。バイアが中に形成された絶
縁層が最上から２番目の金属層上に形成される。上記では固定されていると説明
したが、本発明のいくつかの実施形態ではバイア配置をカスタマイズ可能である
。絶縁層上に形成される最上金属層は、所定の方法でカスタマイズされる（すな
わち、Ｍ４金属層は所定の場所に置かれる）。従って、本発明によるアーキテク
チャは最上金属層間のバイアが固定の配置を持つ時にただ一つのマスクステップ
（最上金属層についての）でカスタマイズできる。このような、１マスクカスタ
マズ可能アーキテクチャは速いカスタマイゼーション・ターンアラウンド時間を
可能にする（特に、最後の金属層を除いてすべてが前もって製造されて蓄積され
ている時）。一方、内部機能ブロック配線が機能ブロック活性領域上に直接設け
られるので特定の集積回路の最大の機能性を同時に可能にする。
ク領域のためのスペース上で柔軟な相互接続を可能にする。最上から２番目の金
属層が固定された配線アーキテクチャが提供される。バイアが中に形成された絶
縁層が最上から２番目の金属層上に形成される。上記では固定されていると説明
したが、本発明のいくつかの実施形態ではバイア配置をカスタマイズ可能である
。絶縁層上に形成される最上金属層は、所定の方法でカスタマイズされる（すな
わち、Ｍ４金属層は所定の場所に置かれる）。従って、本発明によるアーキテク
チャは最上金属層間のバイアが固定の配置を持つ時にただ一つのマスクステップ
（最上金属層についての）でカスタマイズできる。このような、１マスクカスタ
マズ可能アーキテクチャは速いカスタマイゼーション・ターンアラウンド時間を
可能にする（特に、最後の金属層を除いてすべてが前もって製造されて蓄積され
ている時）。一方、内部機能ブロック配線が機能ブロック活性領域上に直接設け
られるので特定の集積回路の最大の機能性を同時に可能にする。
【００４４】
【アーキテクチャの柔軟性と代替の実施形態】 本発明の配線アーキテクチャは上述に加えて相当の柔軟性が可能である。例え
ば、図１３は本発明の配線アーキテクチャの追加の利点を示す。本発明のいくつ
かの実施形態において、電源バー１０１０が各機能ブロック４２０の垂直境界間
のＭ３に置かれる。電源バー１０１０は、定電圧に接続されて、機能ブロック４
２０内の電源分配に使用される。当業者には一般に知られているように、一対の
信号が隣り同士で長い距離配線されると、線は容量的に結合されてそして相当の
雑音を受ける。従って、本発明の一実施形態では、各機能ブロック内で電源バー
１０１０の隣りにフリーウエイ５８０が置かれる。フリーウエイ５８０の隣りに
分断された導体５１０が置かれる。この様にして、電源バーの隣りのフリーウエ
イ５８０は隣接する長い信号を高い確率で回避する。
ば、図１３は本発明の配線アーキテクチャの追加の利点を示す。本発明のいくつ
かの実施形態において、電源バー１０１０が各機能ブロック４２０の垂直境界間
のＭ３に置かれる。電源バー１０１０は、定電圧に接続されて、機能ブロック４
２０内の電源分配に使用される。当業者には一般に知られているように、一対の
信号が隣り同士で長い距離配線されると、線は容量的に結合されてそして相当の
雑音を受ける。従って、本発明の一実施形態では、各機能ブロック内で電源バー
１０１０の隣りにフリーウエイ５８０が置かれる。フリーウエイ５８０の隣りに
分断された導体５１０が置かれる。この様にして、電源バーの隣りのフリーウエ
イ５８０は隣接する長い信号を高い確率で回避する。
【００４５】 さらに、さまざまな幅のＭ４金属線が形成できる。例えば、二倍幅の線が図１４
の８１０に示すように、隣りの水平トラック８０８および８０９を使用してトラ
ック内とトラック間にＭ４金属を満たすことにより、Ｍ４内に容易に形成するこ
とができる。このような二倍幅の線は特にクロックの分配、電源の供給、および
接地線に有用である。これに加え、クロック幹線（または「背骨」）は、いくつ
かの二倍幅線を形成しこれらを相互接続することにより容易に実現できる。例え
ば、二倍幅線はトラック８０８および８０９（二倍幅線８１０）と同様にトラッ
ク８１１及びトラック８１２を用いて形成でき、そして、二倍幅線のそれぞれを
接続して図１３に示される電源バー１０１０上のスペースに互いに形成する（な
ぜならば、電源バーはいくつかの障害バイアを有するから）。さらに、水平トラ
ックがクロック幹線を形成するために使用される時、クロック幹線下のＭ３セグ
メントは接地に接続されて部分的な隔離設置板を形成する。
の８１０に示すように、隣りの水平トラック８０８および８０９を使用してトラ
ック内とトラック間にＭ４金属を満たすことにより、Ｍ４内に容易に形成するこ
とができる。このような二倍幅の線は特にクロックの分配、電源の供給、および
接地線に有用である。これに加え、クロック幹線（または「背骨」）は、いくつ
かの二倍幅線を形成しこれらを相互接続することにより容易に実現できる。例え
ば、二倍幅線はトラック８０８および８０９（二倍幅線８１０）と同様にトラッ
ク８１１及びトラック８１２を用いて形成でき、そして、二倍幅線のそれぞれを
接続して図１３に示される電源バー１０１０上のスペースに互いに形成する（な
ぜならば、電源バーはいくつかの障害バイアを有するから）。さらに、水平トラ
ックがクロック幹線を形成するために使用される時、クロック幹線下のＭ３セグ
メントは接地に接続されて部分的な隔離設置板を形成する。
【００４６】 これに加えて、Ｍ３内の分断された導体はさまざまな幅に形成できる。すなわ
ち、本発明は固定金属層の分断された導体が等しい幅であると限定解釈してはい
けない。例えば、フリーウエイ５８０はしばしば信号を相対的に長い距離運搬す
るので、本発明のいくつか実施形態ではフリーウエイ５８を分断された導体５１
０よりも幅広に形成することが望ましいであろう。
ち、本発明は固定金属層の分断された導体が等しい幅であると限定解釈してはい
けない。例えば、フリーウエイ５８０はしばしば信号を相対的に長い距離運搬す
るので、本発明のいくつか実施形態ではフリーウエイ５８を分断された導体５１
０よりも幅広に形成することが望ましいであろう。
【００４７】 本発明の一つの代替的実施形態においては、積み重ねられたモードピン、すな
わち、常時一定値であることが知られたピンを利用する。このようなモードピン
は図１４の８５０および８６０で示される。８５２で接地への追加の接続を提供
することにより、Ｍ４を使用してモードピン８５０は容易に電源線５７４または
８５２で接地に接続することができる。同様に、８６２で電源への追加の接続を
提供することにより、モードピン８６０はＭ４において容易に接地線５７６また
は８６２において電源に接続することができる。モードピンは能動で変化する信
号に結合されないので、モードピンは垂直方向に「積み重ねる」ことができ、配
線スペースを節約する。
わち、常時一定値であることが知られたピンを利用する。このようなモードピン
は図１４の８５０および８６０で示される。８５２で接地への追加の接続を提供
することにより、Ｍ４を使用してモードピン８５０は容易に電源線５７４または
８５２で接地に接続することができる。同様に、８６２で電源への追加の接続を
提供することにより、モードピン８６０はＭ４において容易に接地線５７６また
は８６２において電源に接続することができる。モードピンは能動で変化する信
号に結合されないので、モードピンは垂直方向に「積み重ねる」ことができ、配
線スペースを節約する。
【００４８】 システム性能を改良するために図１１のアーキテクチャと共にまだ他の方法が
使用できる。例えば、もし一つの機能ブロックピンが高い使用率を持つことが知
られ、一方他のピンがより低い使用を有すると知られると、機能ブロックの一つ
おきの行内のピンが「ねじられる」、または交代される。例えば、図１５におい
て、機能ブロック４２０がピンＸおよびＹを含むと仮定する。もし、ピンＸが高
使用ピンであり、ピンＹが低使用ピンであるとすると、機能ブロックＡに示すよ
うにこれらピンを互いに隣同士に置くのが有利である。そして、機能ブロックＡ
のすぐ上隣りまたは下隣りの機能ブロック、例えば、機能ブロックＢ、内のピン
を図１５に示すように反転させる。この方法で、高使用ピンは上および下の両方
で妨げられない高いチャンスを持ち、配線のより柔軟性を得ることができる（例
えば、機能ブロック内でより多くのピンに二重入り口が利用可能となる）。
使用できる。例えば、もし一つの機能ブロックピンが高い使用率を持つことが知
られ、一方他のピンがより低い使用を有すると知られると、機能ブロックの一つ
おきの行内のピンが「ねじられる」、または交代される。例えば、図１５におい
て、機能ブロック４２０がピンＸおよびＹを含むと仮定する。もし、ピンＸが高
使用ピンであり、ピンＹが低使用ピンであるとすると、機能ブロックＡに示すよ
うにこれらピンを互いに隣同士に置くのが有利である。そして、機能ブロックＡ
のすぐ上隣りまたは下隣りの機能ブロック、例えば、機能ブロックＢ、内のピン
を図１５に示すように反転させる。この方法で、高使用ピンは上および下の両方
で妨げられない高いチャンスを持ち、配線のより柔軟性を得ることができる（例
えば、機能ブロック内でより多くのピンに二重入り口が利用可能となる）。
【００４９】 配線密度を増す他の方法は、しばしば一緒に接続されるピンを互いに隣り同士
に置くことである。この方法では、ピンに接続するバイアは、他の配線資源の使
用を回避できる短いＭ４金属接続で直接に一緒に接続できる。
に置くことである。この方法では、ピンに接続するバイアは、他の配線資源の使
用を回避できる短いＭ４金属接続で直接に一緒に接続できる。
【００５０】 上述したように、本発明のいくつかの実施形態は、図１１の実施形態に関して
説明された固定バイアよりもＭ３およびＭ４間に構成可能なバイアを使用する。
このようなカスタマイズ可能なバイアは内側バイア（ドッグボーンの端の間にあ
る）の各行を追加のトラックで置きかえることができる。カスタマイズ可能なバ
イアをそしてＭ３金属をどんなＭ４トラックに結合するために置くことができる
。構成可能なバイアを持つことは、いくつかのマスクステップをカスタマイゼー
ションのために２つのマスクステップに増加するが、ターンアランド時間はまだ
かなり早く同時に回路の機能性を維持しそして配線の柔軟性を増加させる。
説明された固定バイアよりもＭ３およびＭ４間に構成可能なバイアを使用する。
このようなカスタマイズ可能なバイアは内側バイア（ドッグボーンの端の間にあ
る）の各行を追加のトラックで置きかえることができる。カスタマイズ可能なバ
イアをそしてＭ３金属をどんなＭ４トラックに結合するために置くことができる
。構成可能なバイアを持つことは、いくつかのマスクステップをカスタマイゼー
ションのために２つのマスクステップに増加するが、ターンアランド時間はまだ
かなり早く同時に回路の機能性を維持しそして配線の柔軟性を増加させる。
【００５１】 もちろん、当業者には理解されるように、本発明の他の実施形態まだ実現でき
る。例えば、ピン５７０に結合した短いドッグボーン５７２を使用するよりは、
図１６に示すように代わりに短いセグメント無しに２つの垂直に積み重ねられた
ピンを使用できる。上方のピンは選択的に上の長いドッグボーンに結合でき、一
方下方のピンは選択的に下の長いドッグボーンに結合できる。代替的に、図１７
に示すように、短いドッグボーン５７２を使用する代わりに各ピン５７０はピン
５７０上の（または下の）長いドッグボーン５１２に永久的に結合できる。この
よう永久的な結合は配線入り口を一方向のピンに強いる。たとえば、ピンへの配
線はピン上の入り口の結果として常に生ずる。
る。例えば、ピン５７０に結合した短いドッグボーン５７２を使用するよりは、
図１６に示すように代わりに短いセグメント無しに２つの垂直に積み重ねられた
ピンを使用できる。上方のピンは選択的に上の長いドッグボーンに結合でき、一
方下方のピンは選択的に下の長いドッグボーンに結合できる。代替的に、図１７
に示すように、短いドッグボーン５７２を使用する代わりに各ピン５７０はピン
５７０上の（または下の）長いドッグボーン５１２に永久的に結合できる。この
よう永久的な結合は配線入り口を一方向のピンに強いる。たとえば、ピンへの配
線はピン上の入り口の結果として常に生ずる。
【００５２】 図１８は本発明の別の代替的な実施形態を示す。ここでは、垂直の分断された
導体９１０が電源および接地線に沿ってＭ３層内に形成される。バイアが、セグ
メントに沿うさまざまな他の点と同様にセグメントの終点の層Ｍ３およびＭ４の
間に形成される。ピン９７０が垂直に積み重ねられて層Ｍ４まで形成される。水
平トラック９３０がＭ４内に金属を置く為に利用可能である。図１８に示すよう
に、各バイア対の間に２つの水平トラックがあり、障害の無いトラックへのアク
セスと配線の柔軟性を可能にしている。
導体９１０が電源および接地線に沿ってＭ３層内に形成される。バイアが、セグ
メントに沿うさまざまな他の点と同様にセグメントの終点の層Ｍ３およびＭ４の
間に形成される。ピン９７０が垂直に積み重ねられて層Ｍ４まで形成される。水
平トラック９３０がＭ４内に金属を置く為に利用可能である。図１８に示すよう
に、各バイア対の間に２つの水平トラックがあり、障害の無いトラックへのアク
セスと配線の柔軟性を可能にしている。
【００５３】 本発明によると、この方法で機能モジュール間の配線が構成可能であるのみな
らず、またさまざまなＩＯおよび周辺回路４３０が容易に構成できる。例えば、
ＩＯパッドが複数の機能のいづれかを実行することが望ましい。Ｍ４を使用して
構成できるスイッチを提供することにより、ＩＯパッドは機能ブロックを構成す
るのに使用される同じ一つのマスクステップで容易にカスタマイズできる。同様
に、位相ロックループ（ＰＬＬ）、ＲＯＭおよび他の周辺回路は同様な方法で構
成可能である。すなわち、ＰＬＬ、ＲＯＭまたは他の回路にジャンパーまたはス
イッチを置くことにより。
らず、またさまざまなＩＯおよび周辺回路４３０が容易に構成できる。例えば、
ＩＯパッドが複数の機能のいづれかを実行することが望ましい。Ｍ４を使用して
構成できるスイッチを提供することにより、ＩＯパッドは機能ブロックを構成す
るのに使用される同じ一つのマスクステップで容易にカスタマイズできる。同様
に、位相ロックループ（ＰＬＬ）、ＲＯＭおよび他の周辺回路は同様な方法で構
成可能である。すなわち、ＰＬＬ、ＲＯＭまたは他の回路にジャンパーまたはス
イッチを置くことにより。
【００５４】 最後に、本発明の配線アーキテクチャはいくつかの実施形態では本質的に「チ
ャンネル無し」として説明されてきたが、機能ブロック間の分離があってもよい
。例えば、本発明のいくつかの実施形態では、機能ブロック間の領域には固定の
配線があってもよい。ここで使用される「チャンネル無し」という言葉は、大部
分のカスタマイズ可能な配線が機能ブロック間の別個のチャンネル領域に限定さ
れるのではなく、機能ブロック上で行なわれる配線アーキテクチャを意味する。
ャンネル無し」として説明されてきたが、機能ブロック間の分離があってもよい
。例えば、本発明のいくつかの実施形態では、機能ブロック間の領域には固定の
配線があってもよい。ここで使用される「チャンネル無し」という言葉は、大部
分のカスタマイズ可能な配線が機能ブロック間の別個のチャンネル領域に限定さ
れるのではなく、機能ブロック上で行なわれる配線アーキテクチャを意味する。
【００５５】 さらに、最上の２金属層の下方の金属層は機能ブロック内のローカル相互接続の
ために使用されると説明されたが、これらの機能は必ずしもそのようなものに限
定されない。例えば、いくつかの下方の金属層（またはいくつかの下方の金属層
の一部）は、いくつかの実施形態では電源分配、クロック分配またはある固定配
線に使用できる。
ために使用されると説明されたが、これらの機能は必ずしもそのようなものに限
定されない。例えば、いくつかの下方の金属層（またはいくつかの下方の金属層
の一部）は、いくつかの実施形態では電源分配、クロック分配またはある固定配
線に使用できる。
【００５６】 上述された特定の実施形態は本発明の原理を説明するためであり、本発明の精
神および範囲を逸脱せずに当業者にはさまざまな変形が可能であることに理解す
べきである。従って、本発明の範囲は特許請求の記載により定められる。
神および範囲を逸脱せずに当業者にはさまざまな変形が可能であることに理解す
べきである。従って、本発明の範囲は特許請求の記載により定められる。
【図１】 一般的な集積回路の断面図
【図２】 チャンネル化配線を使用した標準セルＡＳＩＣの一般化されたブロ
ック図
ック図
【図３】 チャンネル無し配線手法を使用したゲートアレイの一般化されたブ
ロック図
ロック図
【図４】 本発明によるＡＳＣＩの一般化されたブロック図
【図５】 本発明の１実施形態による機能ブロックの一般化されたブロック図
【図６】 本発明の一実施形態により使用される増強および／またはさまざま
の特徴を示す本発明によるアーキテクチャの一般化されたブロック図
の特徴を示す本発明によるアーキテクチャの一般化されたブロック図
【図６ａ】 図６から図９に使用される符号を示す図
【図７】 本発明の一実施形態により使用される増強および／またはさまざま
の特徴を示す本発明によるアーキテクチャの一般化されたブロック図
の特徴を示す本発明によるアーキテクチャの一般化されたブロック図
【図８】 本発明の一実施形態により使用される増強および／またはさまざま
の特徴を示す本発明によるアーキテクチャの一般化されたブロック図
の特徴を示す本発明によるアーキテクチャの一般化されたブロック図
【図９】 本発明の一実施形態により使用される増強および／またはさまざま
の特徴を示す本発明によるアーキテクチャの一般化されたブロック図
の特徴を示す本発明によるアーキテクチャの一般化されたブロック図
【図１０】 本発明の一実施形態による配線配置の一例のブロック図
【図１１】 本発明の一実施形態による配線アーキテクチャのブロック図
【図１２ａ】 図１１に示されるアーキテクチャを使用した配線の一例および
図１１の一部を示す図
図１１の一部を示す図
【図１２ｂ】 図１１に示されるアーキテクチャを使用した配線の一例および
図１１の一部を示す図
図１１の一部を示す図
【図１２ｃ】 図１１に示されるアーキテクチャを使用した配線の一例および
図１１の一部を示す図
図１１の一部を示す図
【図１３】 電力バーを示す本発明の一実施形態による配線アーキテクチャの
一部の一般化したブロック図
一部の一般化したブロック図
【図１４】 モードピンおよび二倍幅線を示す本発明の一実施形態による配線
アーキテクチャの一部の一般化したブロック図
アーキテクチャの一部の一般化したブロック図
【図１５】 ピンの「ねじれ」を示す本発明の一実施形態による配線アーキテ
クチャの一部の一般化したブロック図
クチャの一部の一般化したブロック図
【図１６】 本発明の他の実施形態によるアーキテクチャの一部の一般化した
ブロック図
ブロック図
【図１７】 本発明の他の実施形態によるアーキテクチャの一部の一般化した
ブロック図
ブロック図
【図１８】 本発明の他の実施形態によるアーキテクチャの一部の一般化した
ブロック図
ブロック図
Ｍ１ 下層の金属層 Ｍ２ 下層の金属層 Ｍ３ 最上から２番目の金属層 Ｍ４ 最上の金属層 ４２０ａ 機能ブロック行 ４２０ｂ 機能ブロック行 ５１０ 垂直の分断された導電線 ５１２ 長いドッグボーン ５３０ バイア ５５０ 水平線（トラック） ５６０ バイア ５７０ ピン ５７２ 短いドッグボーン ５７４ 電源線 ５７６ 接地線 ５８０ フリーウエイ
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１１年８月６日（１９９９．８．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】 機能ブロック１６０はさらに行、１７０ａ、１７０ｂ、１７０ｃに形成されて
いる。各行は「チャンネル」領域１７２ａ、１７２ｂにより互いに分離されてい
る。チャンネル領域は機能ブロック上の配線を避けるため機能ブロック間の水平
配線に使用される。例えば、図２を参照すると、チャンネル線１８０−１８２お
よび１８４−１８６がそれぞれチャンネル１７２ａおよび１７２ｂ内にＭ１を用
いて形成される。垂直線１９０−１９９はＭ２内に形成される。垂直線１９０−
１９３は機能ブロック内の能動素子をチャンネル線に結合するのに使用される。
チャンネル線はさらに他の機能ブロックに、例えば、垂直線１９４−１９９によ
り接続される（Ｍ２内）。図示するように、チャンネル線はチャンネルの全長を
走ることまたはチャンネル内で短い距離だけ走ることも可能である。
いる。各行は「チャンネル」領域１７２ａ、１７２ｂにより互いに分離されてい
る。チャンネル領域は機能ブロック上の配線を避けるため機能ブロック間の水平
配線に使用される。例えば、図２を参照すると、チャンネル線１８０−１８２お
よび１８４−１８６がそれぞれチャンネル１７２ａおよび１７２ｂ内にＭ１を用
いて形成される。垂直線１９０−１９９はＭ２内に形成される。垂直線１９０−
１９３は機能ブロック内の能動素子をチャンネル線に結合するのに使用される。
チャンネル線はさらに他の機能ブロックに、例えば、垂直線１９４−１９９によ
り接続される（Ｍ２内）。図示するように、チャンネル線はチャンネルの全長を
走ることまたはチャンネル内で短い距離だけ走ることも可能である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】 機能ブロック内のバイアはチャンネル線に、機能ブロックの上から入る接続線
例えば線１９２により、機能ブロックの下からはいる例えば線１９３により、ま
たは両方から入る（下からおよび上から接続される）例えば線１９０、１９１に
より接続される。線はまたバイアへの接続無しに機能ブロックを単に「フイード
スルー」こともできるが、フイードスルーは機能ブロック内が高密度のローカル
相互接続であるため、配線の自由度を制限するのでしばしば非実用的である。
例えば線１９２により、機能ブロックの下からはいる例えば線１９３により、ま
たは両方から入る（下からおよび上から接続される）例えば線１９０、１９１に
より接続される。線はまたバイアへの接続無しに機能ブロックを単に「フイード
スルー」こともできるが、フイードスルーは機能ブロック内が高密度のローカル
相互接続であるため、配線の自由度を制限するのでしばしば非実用的である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】 ゲート配列は標準セルと同じく図２を参照して上述したアプローチを使用する
。すなわち、ゲートアレイは機能ブロック間を配線するために使用されるチャン
ネルを用いて製造されている。しかし、ゲートアレイにおいては、能動層は固定
されて（非カスタマイズ）、各機能ブロックには所定の数と配列の能動素子を有
する。従って、完全にカスタマイズできる標準セルはチャンネルサイズを大きく
したり小さくしたりしてカスタマイズできるが、ゲートアレイにおいてはチャン
ネルサイズは固定されていてさらに配線の自由度を制限する。
。すなわち、ゲートアレイは機能ブロック間を配線するために使用されるチャン
ネルを用いて製造されている。しかし、ゲートアレイにおいては、能動層は固定
されて（非カスタマイズ）、各機能ブロックには所定の数と配列の能動素子を有
する。従って、完全にカスタマイズできる標準セルはチャンネルサイズを大きく
したり小さくしたりしてカスタマイズできるが、ゲートアレイにおいてはチャン
ネルサイズは固定されていてさらに配線の自由度を制限する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】 要するに、図２を参照して説明された「チャンネル」技術は通常、機能ブロッ
ク間の配線を全てチャンネル領域内にて行う。各機能ブロックの外側のＭ１金属
（すなわち、ローカル相互接続のために使用されていない）のみが、機能ブロッ
クの行間のチャンネル領域に位置する。
ク間の配線を全てチャンネル領域内にて行う。各機能ブロックの外側のＭ１金属
（すなわち、ローカル相互接続のために使用されていない）のみが、機能ブロッ
クの行間のチャンネル領域に位置する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スリニヴァサン アディー アメリカ合衆国 カリフォルニア州 94536 フリーモント キローグリン コ モン 35820 (72)発明者 エル ガーマル アッバス アメリカ合衆国 カリフォルニア州 94301 パロ アルト ハミルトン 1485 Ｆターム(参考） 5F038 CA04 CD02 CD06 CD20 DF01 DF05 DF11 EZ09 EZ20 5F064 AA03 BB02 BB03 BB12 BB13 BB15 BB16 BB40 DD14 DD22 EE08 EE12 EE15 EE23 EE24 EE52 EE54 【要約の続き】
Claims (29)
- 【請求項１】 基板上に形成された複数の半導体素子を含んだ機能ブロックの
配列であって、前記機能ブロックの少なくともいくつかは使用される前記配列と
、 前記基板上に形成された少なくとも一つの金属層と、 前記少なくとも一つの金属層上に形成された第１絶縁層と、 前記使用された機能ブロックにより占められるスペース上の前記第１絶縁層上
に形成され、複数の導体を含む固定の金属層と、 前記固定の金属層上に形成された第２絶縁層と、 前記第２絶縁層上に形成されカスタマイズされた金属層と、 を具備し、 前記固定の金属層の前記導体の少なくともいくつかが前記第２絶縁層内に形成
されたそれぞれのバイアと結合されている半導体チップ。 - 【請求項２】 前記固定の金属層の前記複数の導体が第１方向に延びる第１の
複数の平行な分断された導体を含み、 前記カスタマイズされた金属層の少なくとも一部が前記第１の複数の平行な分
断された導体上に前記第１方向とは実質的に垂直な第２方向に延びた複数の平行
なトラック内に形成されている請求項１記載の半導体チップ。 - 【請求項３】 前記第１の複数の平行な分断された導体により形成された各セ
グメントが前記第２絶縁層内に形成されたそれぞれのバイアに結合していて、前
記カスタマイズされた金属層に結合可能である請求項２記載の半導体チップ。 - 【請求項４】 各機能ブロックが入力および出力を含み、そして 前記固定の金属層が前記入力および出力のそれぞれへの接続ピンの複数を含む
請求項１記載の半導体チップ。 - 【請求項５】 前記第１の複数の平行な分断された導電体のセグメントのいく
つかがそれぞれ前記ピン接続体のそれぞれ一つに結合している請求項４記載の半
導体チップ。 - 【請求項６】 前記複数のピン接続体が前記第２絶縁体を貫通して前記カスタ
マイズされた金属層に延びている請求項４記載の半導体チップ。 - 【請求項７】 前記カスタマイズされた金属層内の前記複数の平行なトラック
の一つが電源線として予め指定され、前記カスタマイズされた金属層内の前記複
数の平行なトラックの第２が接地線として予め指定されている請求項２記載の半
導体チップ。 - 【請求項８】 第２の複数の平行な分断された導体をさらに含み、前記第２の
複数の平行な分断された導体の平行な分断された導体が、前記第１の複数の平行
な分断された導体の平行な分断された導体内に周期的に分散されて、フリーウエ
イを形成する請求項２記載の半導体チップ - 【請求項９】 基板に形成された複数の半導体素子および複数の入力および出
力を含む機能ブロックのチャンネル無し配列と、 基板上に設けられて間に絶縁層を有し少なくとも一部が各機能ブロック内で前
記半導体素子間の接続を形成する複数の金属層と、 前記複数の金属層上に形成された第１絶縁層と、 前記第１絶縁層上で少なくともいくつかの前記機能ブロック上に形成され、第
１方向に延びる第１の複数の平行な分断された導体を含み、前記複数の入力およ
び出力のそれぞれ一つに接続するピン接続体の複数を含む固定の金属層と、 前記固定の金属層上に形成された第２絶縁層と、 前記第２絶縁層上で、少なくとも一部が前記第１の複数の平行な分断された導
体上で前記第１方向と実質的に垂直な第２方向に延びた複数の平行なトラック内
に形成されたカスタマイズされた金属層と、 を具備し、 前記固定の金属層の前記第１の複数の平行な分断された導体により形成された
少なくともいくつかのセグメントが前記第２絶縁層内に形成されたそれぞれのバ
イアに結合されている半導体チップ。 - 【請求項１０】 前記固定の金属層内の前記第１の複数の平行な分断された導
体により形成された各セグメントが第１端において前記第２絶縁層内に形成され
たそれぞれの第１バイアに結合され、各セグメントはさらに第２端において前記
第２絶縁層内に形成されたそれぞれの第２バイアに結合され、 少なくとも一つのセグメントが、前記第１および第２端において前記第２絶縁
層内に形成された追加のバイアに結合され、 そして、前記複数の平行なトラックが対をなして置かれ、各トラック対が第２
絶縁層内に形成されたそれぞれの対間のスペースに配されている請求項９記載の
半導体チップ。 - 【請求項１１】 前記第１の複数の平行な分断された導体のないの前記分断さ
れた平行な導体のそれぞれが長いセグメントと短いセグメントとを含み、前記短
いセグメントが前記ピン接続体の一つに結合している請求項１０記載の半導体チ
ップ。 - 【請求項１２】 前記短いセグメント上に二つのトラックが置かれ、前記二つ
のトラックは予め電源線および接地線と指定されている請求項１１記載の半導体
チップ。 - 【請求項１３】 第２の複数の平行な分断された導体をさらに含み、前記第２
の複数の平行な分断された導体の平行に分断された導体は前記第１の複数の平行
な分断された導体の平行な分断された導体内に周期的に分散されて、これにより
フリーウエイを形成する請求項１２記載の半導体チップ。 - 【請求項１４】 前記第２絶縁層内に形成された複数のカスタマイズされた胴
体をさらに含む請求項９記載の半導体チップ。 - 【請求項１５】 前記複数のピン接続体が前記第２絶縁体を貫通して前記カス
タマイズされた金属層へ延びている請求項９記載の半導体チップ。 - 【請求項１６】 基板に形成された複数の半導体素子と複数の入力および出力
を含み、少なくともいくつかが使用される機能ブロックのチャンネル無し配列と
、 前記基板上に設けられて間に絶縁層を有し各機能ブロック内で前記半導体素子
間の接続を形成する複数の金属層と、 前記複数の金属層上に形成された第１絶縁層と、 前記第１絶縁層上で少なくともいくつかの前記使用される機能ブロック上に形
成され、第１方向に延びる第１の複数の平行な分断された導体を含み、前記第１
の複数の平行な分断された導体内の前記平行な分断された導体のそれぞれは少な
くとも長いセグメントと短いセグメントとを含み、各導体の各セグメントは第１
端および第２端を有し、前記短いセグメントは前記複数の入力および出力のそれ
ぞれ一つに接続する複数のピン接続体のそれぞれに接続されている固定の金属層
と、 前記固定の金属層上に形成された第２絶縁層と、 前記第２絶縁層上で、少なくとも一部が前記第１の複数の平行な分断された導
体上で前記第１方向と実質的に垂直な第２方向に延びた予め指定された複数の平
行なトラック内に形成されたカスタマイズされた金属層と、 を具備し、 前記固定の金属層の前記第１の複数の平行な分断された導体により形成された
各セグメントが前記第１端において前記第２絶縁層内に形成された第１バイアの
それぞれに結合されており、さらに各セグメントは前記第２端において前記第２
絶縁層内に形成された第２バイアのそれぞれに結合されており、 前記長いセグメントのそれぞれは前記第１端および前記第２端の間において前
記第２絶縁層内に形成された追加のバイアに結合されており、 前記複数の予め指定された平行なトラックが対をなして置かれ、トラックの各
対は第２絶縁層内に形成されたバイアのそれぞれの対間のスペースだけ離れて置
かれ、１対のトラックが前記短いセグメント上に置かれ、該１対のトラックが予
め電源線および接地線として予め指定されている半導体チップ。 - 【請求項１７】 第２の複数の平行な分断された導体をさらに含み、前記第２
の複数の平行な分断された導体の平行に分断された導体は前記第１の複数の平行
な分断された導体の平行な分断された導体内に周期的に分散されて、これにより
フリーウエイを形成する請求項１６記載の半導体チップ。 - 【請求項１８】 基板に形成された複数の半導体素子および複数の入力および
出力を有する機能ブロックのチャンネルを持たない配列と、 前記基板上に形成されそして各機能ブロック内において前記半導体素子間の接
続を形成する少なくとも一つの金属層と、 前記複数の金属層上に形成された第1絶縁層と、 前記機能ブロックの少なくともいくつかにより実質的に占められたスペース上
の前記第1絶縁層上に形成され、第1方向に延びた第1の複数の平行な分断された 導体および前記入力および出力のそれぞれ一つへ接続する複数のピン接続体を含
む固定の金属層と、 を備え、 前記固定の金属層は、前記固定の金属層上および第２絶縁層上の予め指定され
た位置に形成されるカスタマイズ可能な金属層と一緒に使用されて、前記固定の
金属層と前記カスタマイズ可能な金属層は前記機能ブロックを相互接続するカス
タマイズ可能な半導体チップ。 - 【請求項１９】 前記半導体チップは、一つのマスクステップだけでカスタマ
イズできる請求項１８記載のカスタマイズ可能な半導体チップ。 - 【請求項２０】 前記第1の複数の平行な分断された導体内の分断された平行 な導体のそれぞれは、少なくとも長いセグメントと短いセグメントとを含み、前
記短いセグメントは前記ピン接続体の一つに結合されている請求項１８記載のカ
スタマイズ可能な半導体チップ。 - 【請求項２１】 第２の複数の平行な分断された導体をさらに含み、前記第２
の複数の平行な分断された導体内の平行な分断された導体は前記第１の複数の平
行な分断された導体の平行な分断された導体内に周期的に分散されていて、これ
によりフリーウエイを形成している請求項１８記載のカスタマイズ可能な半導体
チップ。 - 【請求項２２】 第２の絶縁層をさらに含み、前記固定の導体層の前記複数の
平行な分断された導体により形成された各セグメントは前記第２の絶縁層内に形
成された第１バイアのそれぞれに結合されている請求項１８記載のカスタマイズ
可能な半導体チップ。 - 【請求項２３】 前記固定の導体層の前記第１の複数の平行な分断された導体
により形成された各セグメントはその第１端において前記第２の絶縁層内に形成
された前記第１バイアのそれぞれに結合されていて、そして、さらに各セグメン
トはその第２端において前記第２の絶縁層内に形成された第２のバイアのそれぞ
れに結合されていて、 前記第１の複数の平行な分断された導体により形成された少なくといくつかの
セグメントは、前記第１および第２端の間において、前記第２絶縁層内に形成さ
れた追加のバイアのそれぞれに結合されている請求項２２記載のカスタマイズ可
能な半導体チップ。 - 【請求項２４】 カスタマイズ可能な金属層の少なくとも一部は、前記第１の
複数の平行な導体上を前記第１方向とは実質的に垂直な第２方向に延びる複数の
平行なトラック内に形成される請求項２２記載のカスタマイズ可能な半導体チッ
プ。 - 【請求項２５】 集積回路を形成する方法において、 （ａ）基板に複数の半導体素子を形成し、前記半導体素子は複数の入力および
出力を有するチャンネル無しの複数の機能ブロック内に組織され、 （ｂ）前記基板上で間に絶縁層を有し少なくとも各機能ブロック内で前記半導
体素子を相互接続する複数の金属層を形成し、 （ｃ）前記複数の金属層上に第１絶縁層を形成し、 （ｄ）前記第１絶縁層上で前記機能ブロックが占めるスペースの実質的上に固
定の金属層を形成し、前記固定の金属層は第１方向に延びる複数の平行な分断さ
れた導体を含み、前記固定の金属層はさらに前記入力および出力のそれぞれ一つ
へ接続するピン接続体の複数を有し、 （ｅ）前記固定の金属層上に第２絶縁層を形成し、該第２絶縁層は前記固定の
金属層の前記複数の平行な分断された導電体により形成されたそれぞれのセグメ
ントに結合するバイアを内部に有し、 （ｆ）カスタマイズされた金属層を形成し、該カスタマイズされた金属層の少
なくとも一部は前記第１の複数の分断された平行な導体上に前記第１方向と実質
的に垂直な第２方向の複数の平行なトラック内に形成され、前記カスタマイズさ
れた導電層の少なくとも第２の部分は前記バイアの少なくともいくつかと電気的
に接続している 上記各ステップを具備する前記方法。 - 【請求項２６】 カスタマイズされた金属層を形成する前記ステップが単一の
マスクステップを含む請求項２５記載の方法。 - 【請求項２７】 ステップ（ａ）−（ｄ）のそれぞれが予め定められたマスク
ステップを含み、ステップ（ｆ）がカスタマイズされたマスクステップを含む請
求項２５記載の方法。 - 【請求項２８】ステップ（ｅ）がカスタマイズされたマスクステップを含む請
求項２７記載の方法。 - 【請求項２９】ステップ（ｅ）と（ｆ）の間に、ステップ（ａ）から（ｅ）に
より形成された素子を貯蔵するステップをさらに含む請求項２５記載の方法。
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853019B2 (en) | 2002-05-17 | 2005-02-08 | Nec Electronics Corporation | Semiconductor device and manufacturing method for the same |
| US6924671B2 (en) | 2000-10-19 | 2005-08-02 | Nec Electronics Corporation | General-purpose logic module and cell using the same |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838713B1 (en) | 1999-07-12 | 2005-01-04 | Virage Logic Corporation | Dual-height cell with variable width power rail architecture |
| US6756811B2 (en) * | 2000-03-10 | 2004-06-29 | Easic Corporation | Customizable and programmable cell array |
| US6617621B1 (en) * | 2000-06-06 | 2003-09-09 | Virage Logic Corporation | Gate array architecture using elevated metal levels for customization |
| US6567290B2 (en) * | 2000-07-05 | 2003-05-20 | Mosaic Systems, Inc. | High-speed low-power semiconductor memory architecture |
| US7316934B2 (en) * | 2000-12-18 | 2008-01-08 | Zavitan Semiconductors, Inc. | Personalized hardware |
| JP3621354B2 (ja) | 2001-04-04 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路の配線方法及び構造 |
| US6601227B1 (en) * | 2001-06-27 | 2003-07-29 | Xilinx, Inc. | Method for making large-scale ASIC using pre-engineered long distance routing structure |
| US6944842B1 (en) * | 2001-06-27 | 2005-09-13 | Xilinx, Inc. | Method for making large-scale ASIC using pre-engineered long distance routing structure |
| US6823499B1 (en) | 2001-09-18 | 2004-11-23 | Lsi Logic Corporation | Method for designing application specific integrated circuit structure |
| US6873185B2 (en) | 2002-06-19 | 2005-03-29 | Viasic, Inc. | Logic array devices having complex macro-cell architecture and methods facilitating use of same |
| US7129744B2 (en) * | 2003-10-23 | 2006-10-31 | Viciciv Technology | Programmable interconnect structures |
| US7673273B2 (en) * | 2002-07-08 | 2010-03-02 | Tier Logic, Inc. | MPGA products based on a prototype FPGA |
| US6992503B2 (en) * | 2002-07-08 | 2006-01-31 | Viciciv Technology | Programmable devices with convertibility to customizable devices |
| US20040004251A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Insulated-gate field-effect thin film transistors |
| US7064579B2 (en) * | 2002-07-08 | 2006-06-20 | Viciciv Technology | Alterable application specific integrated circuit (ASIC) |
| US7064018B2 (en) * | 2002-07-08 | 2006-06-20 | Viciciv Technology | Methods for fabricating three dimensional integrated circuits |
| US7312109B2 (en) * | 2002-07-08 | 2007-12-25 | Viciciv, Inc. | Methods for fabricating fuse programmable three dimensional integrated circuits |
| US7112994B2 (en) * | 2002-07-08 | 2006-09-26 | Viciciv Technology | Three dimensional integrated circuits |
| US8643162B2 (en) * | 2007-11-19 | 2014-02-04 | Raminda Udaya Madurawe | Pads and pin-outs in three dimensional integrated circuits |
| US7812458B2 (en) * | 2007-11-19 | 2010-10-12 | Tier Logic, Inc. | Pad invariant FPGA and ASIC devices |
| US6943415B2 (en) * | 2003-04-08 | 2005-09-13 | Lsi Logic Corporation | Architecture for mask programmable devices |
| US7770144B2 (en) * | 2003-05-28 | 2010-08-03 | Eric Dellinger | Modular array defined by standard cell logic |
| US7102237B1 (en) | 2003-05-28 | 2006-09-05 | Lightspeed Semiconductor Corporation | ASIC customization with predefined via mask |
| US7030651B2 (en) | 2003-12-04 | 2006-04-18 | Viciciv Technology | Programmable structured arrays |
| US7002191B2 (en) * | 2003-12-26 | 2006-02-21 | Lsi Logic Corporation | Single layer configurable logic |
| US7176713B2 (en) * | 2004-01-05 | 2007-02-13 | Viciciv Technology | Integrated circuits with RAM and ROM fabrication options |
| KR100564611B1 (ko) * | 2004-02-14 | 2006-03-29 | 삼성전자주식회사 | 하드 디스크 드라이브의 완충 구조체 |
| DE102004014472B4 (de) * | 2004-03-24 | 2012-05-03 | Infineon Technologies Ag | Anwendungsspezifischer integrierter Halbleiter-Schaltkreis |
| US7489164B2 (en) * | 2004-05-17 | 2009-02-10 | Raminda Udaya Madurawe | Multi-port memory devices |
| US7149142B1 (en) | 2004-05-28 | 2006-12-12 | Virage Logic Corporation | Methods and apparatuses for memory array leakage reduction using internal voltage biasing circuitry |
| WO2006014849A2 (en) | 2004-07-27 | 2006-02-09 | Easic Corporation | Structured integrated circuit device |
| US7463062B2 (en) * | 2004-07-27 | 2008-12-09 | Easic Corporation | Structured integrated circuit device |
| US7098691B2 (en) * | 2004-07-27 | 2006-08-29 | Easic Corporation | Structured integrated circuit device |
| US7334208B1 (en) | 2004-11-09 | 2008-02-19 | Viasic, Inc. | Customization of structured ASIC devices using pre-process extraction of routing information |
| US7616036B1 (en) | 2005-09-12 | 2009-11-10 | Virage Logic Corporation | Programmable strobe and clock generator |
| US7614024B2 (en) * | 2005-10-06 | 2009-11-03 | Broadcom Corporation | Method to implement metal fill during integrated circuit design and layout |
| US7486111B2 (en) * | 2006-03-08 | 2009-02-03 | Tier Logic, Inc. | Programmable logic devices comprising time multiplexed programmable interconnect |
| US7542324B1 (en) * | 2006-04-17 | 2009-06-02 | Altera Corporation | FPGA equivalent input and output grid muxing on structural ASIC memory |
| US7702978B2 (en) * | 2006-04-21 | 2010-04-20 | Altera Corporation | Soft error location and sensitivity detection for programmable devices |
| US7692309B2 (en) * | 2007-09-06 | 2010-04-06 | Viasic, Inc. | Configuring structured ASIC fabric using two non-adjacent via layers |
| US7635988B2 (en) * | 2007-11-19 | 2009-12-22 | Tier Logic, Inc. | Multi-port thin-film memory devices |
| US20090128189A1 (en) * | 2007-11-19 | 2009-05-21 | Raminda Udaya Madurawe | Three dimensional programmable devices |
| US7573293B2 (en) * | 2007-12-26 | 2009-08-11 | Tier Logic, Inc. | Programmable logic based latches and shift registers |
| US7795913B2 (en) * | 2007-12-26 | 2010-09-14 | Tier Logic | Programmable latch based multiplier |
| US7573294B2 (en) * | 2007-12-26 | 2009-08-11 | Tier Logic, Inc. | Programmable logic based latches and shift registers |
| US7602213B2 (en) * | 2007-12-26 | 2009-10-13 | Tier Logic, Inc. | Using programmable latch to implement logic |
| US7821039B2 (en) * | 2008-06-23 | 2010-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout architecture for improving circuit performance |
| US8230375B2 (en) | 2008-09-14 | 2012-07-24 | Raminda Udaya Madurawe | Automated metal pattern generation for integrated circuits |
| US8159266B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Metal configurable integrated circuits |
| US8159265B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Memory for metal configurable integrated circuits |
| US8159268B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Interconnect structures for metal configurable integrated circuits |
| US8533641B2 (en) * | 2011-10-07 | 2013-09-10 | Baysand Inc. | Gate array architecture with multiple programmable regions |
| US9479456B2 (en) | 2012-11-02 | 2016-10-25 | Altera Corporation | Programmable logic device with integrated network-on-chip |
| US9837398B1 (en) * | 2016-11-23 | 2017-12-05 | Advanced Micro Devices, Inc. | Metal track cutting in standard cell layouts |
| US11347925B2 (en) | 2017-05-01 | 2022-05-31 | Advanced Micro Devices, Inc. | Power grid architecture and optimization with EUV lithography |
| US11211330B2 (en) | 2017-05-01 | 2021-12-28 | Advanced Micro Devices, Inc. | Standard cell layout architectures and drawing styles for 5nm and beyond |
| US10878158B2 (en) | 2018-07-16 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device including cell region having more similar cell densities in different height rows, and method and system for generating layout diagram of same |
| US10796061B1 (en) | 2019-08-29 | 2020-10-06 | Advanced Micro Devices, Inc. | Standard cell and power grid architectures with EUV lithography |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE279387C (ja) | ||||
| US4197555A (en) | 1975-12-29 | 1980-04-08 | Fujitsu Limited | Semiconductor device |
| US4161662A (en) | 1976-01-22 | 1979-07-17 | Motorola, Inc. | Standardized digital logic chip |
| US4568961A (en) | 1983-03-11 | 1986-02-04 | Rca Corporation | Variable geometry automated universal array |
| USRE34363E (en) | 1984-03-12 | 1993-08-31 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| US4870302A (en) | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| US4642487A (en) | 1984-09-26 | 1987-02-10 | Xilinx, Inc. | Special interconnect for configurable logic array |
| US4682201A (en) | 1984-10-19 | 1987-07-21 | California Devices, Inc. | Gate array cell |
| US5679967A (en) * | 1985-01-20 | 1997-10-21 | Chip Express (Israel) Ltd. | Customizable three metal layer gate array devices |
| US5545904A (en) | 1986-01-17 | 1996-08-13 | Quick Technologies Ltd. | Personalizable gate array devices |
| IL86162A (en) | 1988-04-25 | 1991-11-21 | Zvi Orbach | Customizable semiconductor devices |
| JPS61241964A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置 |
| US5172014A (en) | 1986-09-19 | 1992-12-15 | Actel Corporation | Programmable interconnect architecture |
| US4758745B1 (en) | 1986-09-19 | 1994-11-15 | Actel Corp | User programmable integrated circuit interconnect architecture and test method |
| JPS63102342A (ja) | 1986-10-20 | 1988-05-07 | Mitsubishi Electric Corp | 半導体集積回路装置の配線構造 |
| US4745084A (en) | 1986-11-12 | 1988-05-17 | Vlsi Technology, Inc. | Method of making a customized semiconductor integrated device |
| IL82113A (en) | 1987-04-05 | 1992-08-18 | Zvi Orbach | Fabrication of customized integrated circuits |
| US4843034A (en) | 1987-06-12 | 1989-06-27 | Massachusetts Institute Of Technology | Fabrication of interlayer conductive paths in integrated circuits |
| US4851892A (en) * | 1987-09-08 | 1989-07-25 | Motorola, Inc. | Standard cell array having fake gate for isolating devices from supply voltages |
| US5084404A (en) | 1988-03-31 | 1992-01-28 | Advanced Micro Devices | Gate array structure and process to allow optioning at second metal mask only |
| US5023701A (en) | 1988-03-31 | 1991-06-11 | Advanced Micro Devices, Inc. | Gate array structure and process to allow optioning at second metal mask only |
| JPH01266742A (ja) | 1988-04-18 | 1989-10-24 | Seiko Epson Corp | マスタースライス半導体集積回路のセル |
| EP0338817B1 (en) | 1988-04-22 | 1999-09-08 | Fujitsu Limited | Master slice semiconductor integrated circuit device |
| US5016080A (en) | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
| JPH0346349A (ja) | 1989-07-14 | 1991-02-27 | Hitachi Ltd | 半導体装置 |
| DE69103915T2 (de) | 1990-01-25 | 1995-05-11 | Applied Materials Inc | Elektrostatische Klemmvorrichtung und Verfahren. |
| JPH03283663A (ja) | 1990-03-30 | 1991-12-13 | Nec Corp | 半導体集積回路装置の製造方法 |
| US5073729A (en) | 1990-06-22 | 1991-12-17 | Actel Corporation | Segmented routing architecture |
| JPH04152567A (ja) | 1990-10-16 | 1992-05-26 | Mitsubishi Electric Corp | マスタスライスｌｓｉ |
| JPH05136125A (ja) * | 1991-11-14 | 1993-06-01 | Hitachi Ltd | クロツク配線及びクロツク配線を有する半導体集積回路装置 |
| US5206184A (en) | 1991-11-15 | 1993-04-27 | Sequoia Semiconductor, Inc. | Method of making single layer personalization |
| US5343058A (en) | 1991-11-18 | 1994-08-30 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
| US5404033A (en) | 1992-08-20 | 1995-04-04 | Swift Microelectronics Corporation | Application specific integrated circuit and placement and routing software with non-customizable first metal layer and vias and customizable second metal grid pattern |
| JP3289736B2 (ja) | 1992-08-26 | 2002-06-10 | 直 柴田 | 半導体集積回路 |
| US5338970A (en) * | 1993-03-24 | 1994-08-16 | Intergraph Corporation | Multi-layered integrated circuit package with improved high frequency performance |
| JP3488735B2 (ja) * | 1994-03-03 | 2004-01-19 | 三菱電機株式会社 | 半導体装置 |
| IL109491A (en) | 1994-05-01 | 1999-11-30 | Quick Tech Ltd | Customizable logic array device |
| IL111708A (en) | 1994-11-21 | 1998-03-10 | Chip Express Israel Ltd | Array mapping goes |
-
1997
- 1997-11-10 US US08/966,946 patent/US6242767B1/en not_active Expired - Lifetime
-
1998
- 1998-10-29 EP EP98957421A patent/EP1029355A1/en not_active Withdrawn
- 1998-10-29 WO PCT/US1998/022985 patent/WO1999025023A1/en active Application Filing
- 1998-10-29 JP JP2000519925A patent/JP4562908B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924671B2 (en) | 2000-10-19 | 2005-08-02 | Nec Electronics Corporation | General-purpose logic module and cell using the same |
| US6853019B2 (en) | 2002-05-17 | 2005-02-08 | Nec Electronics Corporation | Semiconductor device and manufacturing method for the same |
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