JPH0346349A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に適用して有効な技術に関するも
ので、特に多数の積層配線層を備える半導体装置に利用
して有効な技術に関するものである。

［従来の技術］ 多数の積層配ｇ層を備える半導体装置としてゲートアレ
イが知られている。これは予め半導体基板上にＭＩＳＦ
ＥＴ等を列状に形成し、その上にＡＱをデポジションす
るマスタ工程と称される工程を行なった後に該ウェーハ
をストックしておき、後のユーザー仕様（顧客要求）に
応じて、スライス工程と称される工程において該ストッ
クされたウェーハ上に配線層を形成、積層し、論理ゲー
トやメモリを構成するものである。

［発明が解決しようとする課題］ ここで、上記スライス工程においては、配線を修正しな
ければならなくなる場合が往々にして生じるが、この場
合には、下層から上層までの配線層全層のマスクを作り
直して修正を行なわなければならないので、修正が煩雑
となり、早急な修正ができないといった問題点がある。

特に近年においては、配線の多層化が進んでおリ、配線
層数が多い製品が増えてきているが、該配線層数が多い
製品はど修正層数が多くなり、修正時間（期間）が長く
なるので、このような配線層数が多い製品にとっては特
に問題となる。

本発明は係る問題点に鑑みなされたものであって、配線
層数に拘らず、短時間（短期間）にて配線層の修正を行
ない得る半導体装置を提供することを目的としている。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、多数の積層配線層を備える半導体装置におい
て、該配線層の修正を上層の配線層のみで行ない得るよ
う前記配線層を構成したものである。

［作用コ 上記した手段によれば、配線層の修正を上層の配線層の
みで行ない得るよう前記配線層を構成したので、その修
正時に全層を作り直さずに上層のみを修正すれば良くな
るという作用により、配線暦数に拘らず、短時間（短期
間）にて配線層の修正を行なうという上記目的が達成さ
れることになる。

［実施例］ 以下、本発明の実施例を図面を参照しながら説明する。

第１図には本発明に係る半導体装置の第１の実施例を示
す縦断面図が、第２図には第上図に示される半導体装置
の論理回路図がそれぞれ示されている。

この第１の実施例の半導体装置は論理やメモリを構成す
るＬＳＩである。

第１図、第２図における符号１０１はゲートＧ１の出力
端子を、１０２，１０３はゲートＧ２の入力端子を、１
０４はゲートＧ３の出力端子をそれぞれ示しており、第
１図に示されるように、ゲートＧ１の出力端子１０１と
ゲートＧ２の入力端子１０２とを結線する配線の一部、
及びゲートＧ２の入力端子１０３とゲートＧ３の出力端
子１０４とを結線する配線の一部はそれぞれ第４層目の
配線層Ｓ４を通っており、またゲートＧ１の出力端子１
０１から図示されない他のゲート（論理）へ行く配線の
一部は第５層目の配線層Ｓ５内のＡ部を通っている。

なお、第上図における符号Ｓ１、Ｓ２、Ｓ３は第１層目
の配線層、第２層目の配線層、第３層目の配線層をそれ
ぞれ示している。

このように、第１の実施例においては、ＬＳＩ内の全配
線の一部がそれぞれ上層の２層以内（本実施例において
は配線層が５層であるので第４層目と第５層目の配線層
Ｓ４．Ｓ５、または第５層目の配、ｌＪ’ｌｓ５のみ）
を必ず通るように構成されている。

従って、上記半導体装置を第４図に示されるように変更
する場合、すなわちゲートＧ１の出力端子１０１から図
示されない他のゲート（ゲートＧ２を除く）へ行く配線
及び、ゲートＧ２の入力端子１０３とゲートＧ３の出力
端子１０４とを結線する配線をそれぞれ切断し、ゲート
Ｇ３の出力端子１０４を配線層Ｓ５内のＡ部に接続する
場合には、第３図に示されるように、上層の第４層目と
第５層目の配線層Ｓ４．Ｓ５においてのみ、配線の切断
、結線を行なえば良い。

このように、第１の実施例においては、ＬＳＩ内の全配
線の一部がそれぞれ上層の２層以内（本実施例において
は配線層が５層であるので第４層目と第５層目の配線層
Ｓ４．Ｓ５、または第５層目の配線層Ｓ５のみ）を必ず
通るよう構成されているので、全層Ｓ１〜Ｓ５を作り直
さなくとも配線の一部が通過する上層のみ（本実施例に
おいては８４．８５Ｍ）を修正すれば論理変更がなされ
るようになっている。

従って、このように上層のみを修正すれば良いので、配
線層数が多くなっても短時間（短期間）にて配線層の修
正を行なうことが可能となっている。

第５図には本発明に係る半導体装置の第２の実施例を示
す縦断面図が、第６図には第５図に示される半導体装置
の論理回路図がそれぞれ示されている。

第５図、第６図における符号２０２はゲートＧ４の出力
端子を、２０３はゲートＧ５の入力端子を、２０４，２
０５はゲートＧ６の出入力端子をそれぞれ示しており、
第５図に示されるように、ゲートＧ４の出力端子２０２
とゲートＧ５の入力端子２０３とを結線する配線の一部
は第５層目の配線層Ｓ５を通っており、またゲートＧ６
の出入力端子２０４，２０５からの配線端部は、第４層
目の配線層Ｓ４までそれぞれ引き上げられている。

ここで、ゲートＧ６の出入力端子２０４，２０５からの
配線は何れの配線にも結線されておらず、従って、ゲー
トＧ６は未使用ゲートとなっている。

このように、第２の実施例においては、ＬＳＩ内に未使
用ゲートＧ６を設けておき、しかもこの未使用ゲートＧ
６の入出力端子を上層の２層以内（本実施例においては
第４層目Ｓ４）にそれぞれ引き出している。

従って、上記半導体装置を第８図に示されるように変更
する場合、すなわちゲートＧ４とゲートＧ５との間にゲ
ートＧ６を追加する場合には、第７図に示されるように
、上層の第４Ｎ目と第５Ｗ！目の配線／ＩＳ４．Ｓ５に
おいてのみ、配線の切断、結線を行なえば良い。

このように、第２の実施例においては、ＬＳＩ内に未使
用ゲートＧ６を設けておき、この未使用ゲートＧ６の入
出力端子を上層の２Ｍ以内（本実施例においては第４層
目Ｓ４）にそれぞれ引き出すよう構成しているので、全
層５ｌ−５５を作り直さなくとも未使用ゲートＧ６の入
出力端子が引き出されている上層のみ（本実施例におい
てはＳ４．８５層）を修正すれば論理変更がなされるよ
うになっている。

従って、第１の実施例と同様に、配線層数が多くなって
も短時間（短期間）にて配線層の修正を行なうことが可
能となっている。

第９図には本発明に係る半導体装置の第３の実施例を示
す論理回路図が示されている。

第９図における符号１００はゲートＧ８に備えられるデ
ィスエイプル端子を示しており、このディスエイプル端
子１００は図示されていないが上層の２層以内に引き出
されている。このゲートディスエイプル機能とは、ディ
スエイプル端子１゜Ｏをオンすると、入力の有無に拘ら
ずゲートＧ８の出力がＬｏｗとなる機能である。

従って、ゲートＧ８の出力が不必要となった場合には、
上層に引き出されているディスエイプル端子１００をオ
ンすれば良い、するとゲートＧ８の出力はＬｏｗとなり
、下層の配線層を修正することなく、等価的にゲートが
取り除かれることとなる。

このように、第３の実施例においては、ゲートＧ８のデ
ィスエイプル端子１００を上層の２層以内に引き出すよ
う構成しているので、全層を作り直さなくともディスエ
イプル端子１００が引き出されている上層のみを修正す
れば論理変更がなされるようになっている。

従って、第１、第２の実施例と同様に、配線層数が多く
なっても短時間（短期間）にて配線層の修正を行なうこ
とが可能となっている。

第１０図には本発明に係る半導体装置の第４の実施例を
示す縦断面図が示されている。

第１０図に示されるように、この半導体装置においては
どの配線にも接続されない予備チャネル２００が第５層
目の配線層Ｓ５に形成されており、他のゲート端子は先
の実施例と同様に上層（本実施例において第４層目の配
線層８４）まで引上げられている。この予備チャネル２
００はＤＡ（デザインオートメーション）の際に使用さ
れないようになっており、所謂禁止領域とな１ている。

このように、第４の実施例においては、ＬＳＩ内の上層
の２層以内（本実施例においては最上層の第５層目の配
線層Ｓ５）に予備チャネル２００が形成されている。

ここで、上記半導体装置に変更が加わり、ゲート端子Ｂ
、Ｃを接続する場合には、第１１図に示されるように、
該ゲート端子Ｂ、Ｃを予備チャネル２００を用いて結線
すれば良い。

すなわち、配線層を新たに形成することなく。

上層の接続穴の形成のみで上記修正が行なわれるように
なっており、しかもそれより下層の配線層８１〜Ｓ３に
は一切手をつける必要がなくなっている。

このように、第４の実施例においては、ＬＳＩ内の上層
の２層以内（本実施例において第５層目の配線層Ｓ５）
に予備チャネル２００を形成しているので、全ＭＳ１〜
Ｓ５を作り直さなくとも良く、しかも上層の接続穴の形
成のみで論理変更がなされるようになっている。

従って、第１．２．３の実施例と同様に、配線層数が多
くなっても短時間（短期間）にて配線層の修正を行なう
ことが可能となっている。

ところで、上記半導体装置の上層の配線層の修正は、最
上層までの配線層を形成した後に１例えばＦ　Ｉ　Ｂ　
（Ｆｏｃｕｓｅｄ　工ｏｎ　Ｂｅａｍ）装置等の局所的
に配線を切断、形成し得る装置により行なわれている。

すなわち、上記各実施例のように配線層が５Ｍである場
合には、第５層目までの配線層をすべて形成しておき、
その後、上層の第４層目と第５層目の配線層Ｓ４．Ｓ５
を上記ＦＩＢ装置等を用いて局所的に修正することによ
り配線の修正がなされるようになっている。

従って、この方法においては、上記上層より下層の配線
ＭｓＩ−，Ｓ３を一切修正せず、しかもマスクを全く用
いずに修正を行なうようにしているので、修正時間（期
間）が極めて短くなっている。

しかしながら、上記半導体装置の上層の配線層の修正を
、該上層より下方の配線層８１〜Ｓ３までを予め形成し
ておき、その後仕様に応じてマスクを用いて行なうよう
にすることも可能である。

このような修正方法を用いても、マスクを用いて修正す
る配線層数が上層のみであることから、その修正時間（
期間）は従来のそれより短くなるというのはいうまでも
ない。

なお、上記各実施例においては上層の２Ｍ以内に、全配
線の一部が通るようにしたり、未使用ゲートの端子を引
き上げたり、ディスエイプル端子を設けたり、予備チャ
ネルを形成したりしているが、これら構成が適用される
配線層は上層の２Ｍ以内に限定されるものではなく、３
Ｍ以内、４層以内等にも適用可能である。特に配線層数
が多くなった場合には、修正の自由度を高めるために上
層の概念（層数）は上記各実施例の２層より増えると考
えられる。

このように構成される半導体装置によれば次のような主
たる効果を得ることができる。

すなわち、配線層の修正を上層の配線層のみで行ない得
るよう前記配線層を構成したので、その修正時に全層を
作り・直さずに上層のみを修正すれば良くなるという作
用により、配線層数に拘らず、短時間（短期間）にて配
線層の修正を行なうことが可能になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記各実施例おいては、上層に全配線の一部が
通るようにしたり、未使用ゲートの端子を引き上げたり
、ディスエイプル端子を設けたり。

予備チャネルを形成したりするという構成をそれぞれ別
々に採るようにしているが、これら構成を種々組み合わ
せることにより半導体装置を構成することも勿論可能で
ある。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、多数の積層配線層を備える半導体装置におい
て、該配ＩＩＸＭの修正を上層の配ａ層のみで行ない得
るよう前記配線層を構成したので、その修正時に全層を
作り直さずに上層のみを修正すれば良くなる。その結果
、配線層数に拘らず、短時間（短期間）にて配線層の修
正を行なうことが可能となる。

【図面の簡単な説明】

第工図は本発明に係る半導体装置の第Ｉの実施例を示す
縦断面図、 第２図は第１図に示される半導体装置の論理回路図。 第３図は第１図に示される半導体装置の修正後の縦断面
図、 第４図は第３図に示される半導体装置の論理回路図、 第５図は本発明に係る半導体装置の第２の実施例を示す
縦断面図、 第６図は第５図に示される半導体装置の論理回路図、 第７図は第５図に示される半導体装置の修正後の縦断面
図、 第８図は第７図に示される半導体装置の論理回路図、 第９図は本発明に係る半導体装置の第３の実施例を示す
論理回路図、 第１０図は本発明に係る半導体装置の第４の実施例を示
す縦断面図、 第１１図は第１０図に示される半導体装置の修正後の縦
断面図である。 Ｓ４．Ｓ５・・・・上層の配線層。 第 図 第 図 ５

Claims (1)

1. 【特許請求の範囲】 １、多数の積層配線層を備える半導体装置において、該
   配線層の修正を上層の配線層のみで行ない得るよう前記
   配線層を構成したことを特徴とする半導体装置。 ２、前記上層の配線層の修正は、最上層までの配線層を
   形成した後に、局所的に配線を切断、形成し得る装置に
   より行なわれることを特徴とする特許請求の範囲第１項
   記載の半導体装置。 ３、前記上層の配線層の修正は、該上層より下方の配線
   層までを予め形成しておき、その後仕様に応じてマスク
   を用いて行なわれることを特徴とする特許請求の範囲第
   １項記載の半導体装置。