JPH0927554A - 半導体電子回路 - Google Patents
半導体電子回路Info
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- JPH0927554A JPH0927554A JP7176486A JP17648695A JPH0927554A JP H0927554 A JPH0927554 A JP H0927554A JP 7176486 A JP7176486 A JP 7176486A JP 17648695 A JP17648695 A JP 17648695A JP H0927554 A JPH0927554 A JP H0927554A
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Abstract
(57)【要約】
【課題】 複数のトランジスタを組み合わせて駆動能力
を調節するトランジスタを含む半導体電子回路におい
て、フォトパターン面積を低減すること。 【解決手段】 複数のトランジスタの中から必要に応じ
てトランジスタを選択し、それらを接続することにより
駆動能力を調節することが可能な半導体電子回路におい
て、ゲート長サイズがＬのトランジスタ１と、ゲート長
サイズが２1Ｌのトランジスタ２と、ゲート長サイズが
２Ｌのゲートトランジスタ３とを設け、これらトランジ
スタ１〜３を選択的に直列接続することにより、駆動能
力を調整する。すなわち、トランジスタ１（ゲート長サ
イズがＬのトランジスタの１倍の駆動能力）、トランジ
スタ２（同２倍）、トランジスタ１、２（同３倍）、ト
ランジスタ２、３（同４倍）、トランジスタ１〜３（同
５倍）と、ゲート長サイズがＬのトランジスタの１〜５
倍の駆動能力に調整できる。
を調節するトランジスタを含む半導体電子回路におい
て、フォトパターン面積を低減すること。 【解決手段】 複数のトランジスタの中から必要に応じ
てトランジスタを選択し、それらを接続することにより
駆動能力を調節することが可能な半導体電子回路におい
て、ゲート長サイズがＬのトランジスタ１と、ゲート長
サイズが２1Ｌのトランジスタ２と、ゲート長サイズが
２Ｌのゲートトランジスタ３とを設け、これらトランジ
スタ１〜３を選択的に直列接続することにより、駆動能
力を調整する。すなわち、トランジスタ１（ゲート長サ
イズがＬのトランジスタの１倍の駆動能力）、トランジ
スタ２（同２倍）、トランジスタ１、２（同３倍）、ト
ランジスタ２、３（同４倍）、トランジスタ１〜３（同
５倍）と、ゲート長サイズがＬのトランジスタの１〜５
倍の駆動能力に調整できる。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタのゲ
ート長サイズやゲート幅サイズの変更を行う必要がある
場合に用いられる半導体電子回路に関する。
ート長サイズやゲート幅サイズの変更を行う必要がある
場合に用いられる半導体電子回路に関する。
【０００２】
【従来の技術】大規模集積回路にあっては、回路シミュ
レーションにおいて解が収束しないことがあるので、一
般に回路を分割してシミュレーションを行い、チップ全
体の動作を見積っている。ところが、このような方法で
は実際のチップを測定した値とシミュレーション結果と
の誤差が生じやすくなる。この誤差が回路の動作に影響
がない場合は問題はないが、この誤差に起因して回路が
誤動作する場合は回路内のトランジスタのサイズ等の修
正が必要となる。
レーションにおいて解が収束しないことがあるので、一
般に回路を分割してシミュレーションを行い、チップ全
体の動作を見積っている。ところが、このような方法で
は実際のチップを測定した値とシミュレーション結果と
の誤差が生じやすくなる。この誤差が回路の動作に影響
がない場合は問題はないが、この誤差に起因して回路が
誤動作する場合は回路内のトランジスタのサイズ等の修
正が必要となる。
【０００３】そこで、このような問題を解決するために
従来では、全てのフォトマスクを作成した後、最も上層
のフォトマスク１枚を修正しながら、実際のチップを測
定した値とシミュレーション結果との誤差を調節してい
る。図１９はインバータ回路を例として用い、複数個の
同サイズのｐＭＯＳトランジスタを直列に接続し、その
接続個数を調節することでｐＭＯＳトランジスタの駆動
能力を調節することができる回路図である。トランジス
タ３９〜４３は同じゲート幅かつゲート長サイズのｐＭ
ＯＳトランジスタであり、トランジスタ４４はｎＭＯＳ
トランジスタである。ｐＭＯＳトランジスタ３９〜４１
は直列に接続され、その駆動能力はｐＭＯＳトランジス
タ３９の３倍のゲート長サイズのトランジスタの駆動能
力と同等である。ｐＭＯＳトランジスタ４２及び４３は
予備のｐＭＯＳトランジスタである。
従来では、全てのフォトマスクを作成した後、最も上層
のフォトマスク１枚を修正しながら、実際のチップを測
定した値とシミュレーション結果との誤差を調節してい
る。図１９はインバータ回路を例として用い、複数個の
同サイズのｐＭＯＳトランジスタを直列に接続し、その
接続個数を調節することでｐＭＯＳトランジスタの駆動
能力を調節することができる回路図である。トランジス
タ３９〜４３は同じゲート幅かつゲート長サイズのｐＭ
ＯＳトランジスタであり、トランジスタ４４はｎＭＯＳ
トランジスタである。ｐＭＯＳトランジスタ３９〜４１
は直列に接続され、その駆動能力はｐＭＯＳトランジス
タ３９の３倍のゲート長サイズのトランジスタの駆動能
力と同等である。ｐＭＯＳトランジスタ４２及び４３は
予備のｐＭＯＳトランジスタである。
【０００４】図２０に図１９のインバータ回路のフォト
パターン例を示す。図２０のインバータにおいてｐＭＯ
Ｓトランジスタの駆動能力を上げる必要がある場合、メ
タルマスクのみの修正で、直列に接続するｐＭＯＳトラ
ンジスタの個数を減らせばよい。図２１はその一例でｐ
ＭＯＳトランジスタ３９、４０のみ直列に接続すること
により、図２０のインバータに比べてｐＭＯＳトランジ
スタの駆動能力を上げている。
パターン例を示す。図２０のインバータにおいてｐＭＯ
Ｓトランジスタの駆動能力を上げる必要がある場合、メ
タルマスクのみの修正で、直列に接続するｐＭＯＳトラ
ンジスタの個数を減らせばよい。図２１はその一例でｐ
ＭＯＳトランジスタ３９、４０のみ直列に接続すること
により、図２０のインバータに比べてｐＭＯＳトランジ
スタの駆動能力を上げている。
【０００５】逆に、図２０のインバータにおいてｐＭＯ
Ｓトランジスタの駆動能力を下げる必要がある場合に
は、メタルマスクのみの修正で、直列に接続するｐＭＯ
Ｓトランジスタの個数を増やせばよい。図２２はその一
例でｐＭＯＳトランジスタ３９〜４２を直列に接続する
ことにより、図２０のインバータに比べてｐＭＯＳトラ
ンジスタの駆動能力を下げている。
Ｓトランジスタの駆動能力を下げる必要がある場合に
は、メタルマスクのみの修正で、直列に接続するｐＭＯ
Ｓトランジスタの個数を増やせばよい。図２２はその一
例でｐＭＯＳトランジスタ３９〜４２を直列に接続する
ことにより、図２０のインバータに比べてｐＭＯＳトラ
ンジスタの駆動能力を下げている。
【０００６】図１９に示すインバータのｐＭＯＳトラン
ジスタの駆動能力は、直列に接続するｐＭＯＳトランジ
スタの数により、ｐＭＯＳトランジスタ３９のゲート長
サイズの１倍、２倍、３倍、４倍及び５倍のゲート長サ
イズのｐＭＯＳトランジスタと同等の駆動能力に調節で
きる。図２３はインバータ回路を例として用い、複数個
の同サイズのｐＭＯＳトランジスタを並列に接続し、そ
の接続個数を調節することでｐＭＯＳトランジスタの駆
動能力を調節することができる回路図である。トランジ
スタ４５〜４９は同じゲート幅かつゲート長サイズのｐ
ＭＯＳトランジスタであり、トランジスタ５０はｎＭＯ
Ｓトランジスタである。ｐＭＯＳトランジスタ４５〜４
７は並列に接続され、その駆動能力はｐＭＯＳトランジ
スタ４５の３倍のゲート幅サイズのトランジスタの駆動
能力と同等である。ｐＭＯＳトランジスタ４８及び４９
は予備のｐＭＯＳトランジスタである。
ジスタの駆動能力は、直列に接続するｐＭＯＳトランジ
スタの数により、ｐＭＯＳトランジスタ３９のゲート長
サイズの１倍、２倍、３倍、４倍及び５倍のゲート長サ
イズのｐＭＯＳトランジスタと同等の駆動能力に調節で
きる。図２３はインバータ回路を例として用い、複数個
の同サイズのｐＭＯＳトランジスタを並列に接続し、そ
の接続個数を調節することでｐＭＯＳトランジスタの駆
動能力を調節することができる回路図である。トランジ
スタ４５〜４９は同じゲート幅かつゲート長サイズのｐ
ＭＯＳトランジスタであり、トランジスタ５０はｎＭＯ
Ｓトランジスタである。ｐＭＯＳトランジスタ４５〜４
７は並列に接続され、その駆動能力はｐＭＯＳトランジ
スタ４５の３倍のゲート幅サイズのトランジスタの駆動
能力と同等である。ｐＭＯＳトランジスタ４８及び４９
は予備のｐＭＯＳトランジスタである。
【０００７】図２４に図２３のインバータ回路のフォト
パターン例を示す。図２４のインバータにおいてｐＭＯ
Ｓトランジスタの駆動能力を上げる必要がある場合、メ
タルマスクのみの修正で、並列に接続するｐＭＯＳトラ
ンジスタの個数を増やせばよい。図２５はその一例でｐ
ＭＯＳトランジスタ４５〜４７を並列に接続することに
より、図２４のインバータに比べてｐＭＯＳトランジス
タの駆動能力を上げている。
パターン例を示す。図２４のインバータにおいてｐＭＯ
Ｓトランジスタの駆動能力を上げる必要がある場合、メ
タルマスクのみの修正で、並列に接続するｐＭＯＳトラ
ンジスタの個数を増やせばよい。図２５はその一例でｐ
ＭＯＳトランジスタ４５〜４７を並列に接続することに
より、図２４のインバータに比べてｐＭＯＳトランジス
タの駆動能力を上げている。
【０００８】逆に、図２４のインバータにおいてｐＭＯ
Ｓトランジスタの駆動能力を下げる必要がある場合に
は、メタルマスクのみの修正で、並列に接続するｐＭＯ
Ｓトランジスタの個数を減らせばよい。図２６はその一
例でｐＭＯＳトランジスタ４５、４６のみを並列に接続
することにより、図２４のインバータに比べてｐＭＯＳ
トランジスタの駆動能力を下げている。
Ｓトランジスタの駆動能力を下げる必要がある場合に
は、メタルマスクのみの修正で、並列に接続するｐＭＯ
Ｓトランジスタの個数を減らせばよい。図２６はその一
例でｐＭＯＳトランジスタ４５、４６のみを並列に接続
することにより、図２４のインバータに比べてｐＭＯＳ
トランジスタの駆動能力を下げている。
【０００９】図２３に示すインバータのｐＭＯＳトラン
ジスタの駆動能力は、並列に接続するｐＭＯＳトランジ
スタの数により、ｐＭＯＳトランジスタ４５のゲート幅
サイズの１倍、２倍、３倍、４倍及び５倍のゲート幅サ
イズのｐＭＯＳトランジスタと同等の駆動能力に調節で
きる。
ジスタの駆動能力は、並列に接続するｐＭＯＳトランジ
スタの数により、ｐＭＯＳトランジスタ４５のゲート幅
サイズの１倍、２倍、３倍、４倍及び５倍のゲート幅サ
イズのｐＭＯＳトランジスタと同等の駆動能力に調節で
きる。
【００１０】
【発明が解決しようとする課題】従来例にあっては、ト
ランジスタのゲート長サイズの調節範囲を広く取る場合
や調節ピッチを細かくする場合に、あらかじめ用意しな
くてはならないトランジスタの数が多くなり、パターン
面積も大きくなってしまう問題がある。本発明は、半導
体電子回路に関し、斯かる問題点を解消するものであ
る。
ランジスタのゲート長サイズの調節範囲を広く取る場合
や調節ピッチを細かくする場合に、あらかじめ用意しな
くてはならないトランジスタの数が多くなり、パターン
面積も大きくなってしまう問題がある。本発明は、半導
体電子回路に関し、斯かる問題点を解消するものであ
る。
【００１１】
【課題を解決するための手段】請求項１に記載の半導体
電子回路は、ゲート長又はゲート幅の異なる複数のトラ
ンジスタを選択組み合わせ可能に配置したものである。
また、請求項２に記載の半導体電子回路は、複数のトラ
ンジスタの中から必要に応じてトランジスタを選択し、
それらを接続することにより駆動能力を調節することが
可能な半導体電子回路において、 グループＡ：基本となるゲート長サイズのトランジスタ グループＢ：基本となるゲート長サイズの２N倍のゲー
ト長サイズのトランジスタ群（Ｎは自然数） グループＣ：基本となるゲート長サイズの自然数倍のゲ
ート長サイズのトランジスタ群 前記選択の対象となるトランジスタとして、前記グルー
プＡ、グループＢ及びグループＣのうち少なくとも２つ
のグループのトランジスタを用いたものである。
電子回路は、ゲート長又はゲート幅の異なる複数のトラ
ンジスタを選択組み合わせ可能に配置したものである。
また、請求項２に記載の半導体電子回路は、複数のトラ
ンジスタの中から必要に応じてトランジスタを選択し、
それらを接続することにより駆動能力を調節することが
可能な半導体電子回路において、 グループＡ：基本となるゲート長サイズのトランジスタ グループＢ：基本となるゲート長サイズの２N倍のゲー
ト長サイズのトランジスタ群（Ｎは自然数） グループＣ：基本となるゲート長サイズの自然数倍のゲ
ート長サイズのトランジスタ群 前記選択の対象となるトランジスタとして、前記グルー
プＡ、グループＢ及びグループＣのうち少なくとも２つ
のグループのトランジスタを用いたものである。
【００１２】また、請求項３に記載の半導体電子回路
は、選択されたトランジスタを直列に接続するものであ
る。また、請求項４に記載の半導体電子回路は、複数の
トランジスタの中から必要に応じてトランジスタを選択
し、それらを接続することにより駆動能力を調節するこ
とが可能な半導体電子回路において、 グループＤ：基本となるゲート幅サイズのトランジスタ グループＥ：基本となるゲート幅サイズの２N倍のゲー
ト幅サイズのトランジスタ群（Ｎは自然数） グループＦ：基本となるゲート幅サイズの自然数倍のゲ
ート幅サイズのトランジスタ群 前記選択の対象となるトランジスタとして、前記グルー
プＡ、グループＢ及びグループＣのうち少なくとも２つ
のグループのトランジスタを用いたものである。
は、選択されたトランジスタを直列に接続するものであ
る。また、請求項４に記載の半導体電子回路は、複数の
トランジスタの中から必要に応じてトランジスタを選択
し、それらを接続することにより駆動能力を調節するこ
とが可能な半導体電子回路において、 グループＤ：基本となるゲート幅サイズのトランジスタ グループＥ：基本となるゲート幅サイズの２N倍のゲー
ト幅サイズのトランジスタ群（Ｎは自然数） グループＦ：基本となるゲート幅サイズの自然数倍のゲ
ート幅サイズのトランジスタ群 前記選択の対象となるトランジスタとして、前記グルー
プＡ、グループＢ及びグループＣのうち少なくとも２つ
のグループのトランジスタを用いたものである。
【００１３】また、請求項５に記載の半導体電子回路
は、選択されたトランジスタを並列に接続するものであ
る。また、請求項６に記載の半導体電子回路は、前記グ
ループＡ又はグループＤから用いられるトランジスタを
１個としたものである。また、請求項７に記載の半導体
電子回路は、前記グループＢ又はグループＥから用いら
れるトランジスタが、１個の場合はＮ＝１、複数個の場
合は、Ｎは１から始まる連続した自然数としたものであ
る。
は、選択されたトランジスタを並列に接続するものであ
る。また、請求項６に記載の半導体電子回路は、前記グ
ループＡ又はグループＤから用いられるトランジスタを
１個としたものである。また、請求項７に記載の半導体
電子回路は、前記グループＢ又はグループＥから用いら
れるトランジスタが、１個の場合はＮ＝１、複数個の場
合は、Ｎは１から始まる連続した自然数としたものであ
る。
【００１４】また、請求項８に記載の半導体電子回路
は、前記グループＣ又はグループＦから用いられるトラ
ンジスタを０又は１個としたものである。すなわち、グ
ループＡ〜Ｃに属するトランジスタを適宜組み合わせ
て、又は、グループＤ〜Ｆに属するトランジスタを適宜
組み合わせて、半導体電子回路を構成することにより、
基本となるゲート長又はゲート幅のトランジスタを何個
も使用して半導体電子回路を構成することに比べて、調
節範囲及び調節ピッチを維持したまま、使用するトラン
ジスタの数量が少なくなり、全体のフォトパターン面積
が小さくなる。
は、前記グループＣ又はグループＦから用いられるトラ
ンジスタを０又は１個としたものである。すなわち、グ
ループＡ〜Ｃに属するトランジスタを適宜組み合わせ
て、又は、グループＤ〜Ｆに属するトランジスタを適宜
組み合わせて、半導体電子回路を構成することにより、
基本となるゲート長又はゲート幅のトランジスタを何個
も使用して半導体電子回路を構成することに比べて、調
節範囲及び調節ピッチを維持したまま、使用するトラン
ジスタの数量が少なくなり、全体のフォトパターン面積
が小さくなる。
【００１５】
（第１実施例）本発明を具体化した第１の実施例を図面
に基づいて説明する。図１はインバータ回路を例として
用い、複数個のｐＭＯＳトランジスタを直列に接続し、
その組み合わせを調節することでｐＭＯＳトランジスタ
の駆動能力を調節することができる回路図であり、図２
はそのフォトパターンの一例である。
に基づいて説明する。図１はインバータ回路を例として
用い、複数個のｐＭＯＳトランジスタを直列に接続し、
その組み合わせを調節することでｐＭＯＳトランジスタ
の駆動能力を調節することができる回路図であり、図２
はそのフォトパターンの一例である。
【００１６】図１のｐＭＯＳトランジスタ１〜３のゲー
ト幅サイズは図１９のｐＭＯＳトランジスタ３９と同じ
であり、トランジスタ１のゲート長サイズは図１９のト
ランジスタ３９と同じである。図１のトランジスタ１の
ゲート長サイズをＬとすると、トランジスタ２のゲート
長サイズは２1Ｌであり、トランジスタ３のゲート長サ
イズは２Ｌである。
ト幅サイズは図１９のｐＭＯＳトランジスタ３９と同じ
であり、トランジスタ１のゲート長サイズは図１９のト
ランジスタ３９と同じである。図１のトランジスタ１の
ゲート長サイズをＬとすると、トランジスタ２のゲート
長サイズは２1Ｌであり、トランジスタ３のゲート長サ
イズは２Ｌである。
【００１７】図２１のようにゲート長サイズが２Ｌのｐ
ＭＯＳトランジスタと同様の駆動能力を得たい場合に
は、図３に示すようにトランジスタ２のみを使用するよ
うにメタルで配線する。また、図２２のようにゲート長
サイズが４ＬのｐＭＯＳトランジスタと同様の駆動能力
を得たい場合には、図４に示すようにトランジスタ２と
トランジスタ３とを直列に接続するようにメタルで配線
する。
ＭＯＳトランジスタと同様の駆動能力を得たい場合に
は、図３に示すようにトランジスタ２のみを使用するよ
うにメタルで配線する。また、図２２のようにゲート長
サイズが４ＬのｐＭＯＳトランジスタと同様の駆動能力
を得たい場合には、図４に示すようにトランジスタ２と
トランジスタ３とを直列に接続するようにメタルで配線
する。
【００１８】図１と図１９のインバータのｐＭＯＳトラ
ンジスタの駆動能力の調節範囲は同じであり、図２と図
２０のフォトパターン例を比較すると本実施例のパター
ンの面積が低減されていることが分かる。すなわち、ゲ
ート長Ｌ、２1Ｌ、２Ｌの３つのトランジスタを用いる
ことで、図１９や図２０で示したものと同等の調節が可
能で、且つパターン面積は小さくなる。
ンジスタの駆動能力の調節範囲は同じであり、図２と図
２０のフォトパターン例を比較すると本実施例のパター
ンの面積が低減されていることが分かる。すなわち、ゲ
ート長Ｌ、２1Ｌ、２Ｌの３つのトランジスタを用いる
ことで、図１９や図２０で示したものと同等の調節が可
能で、且つパターン面積は小さくなる。
【００１９】以上の実施例と同様に、ゲート長サイズが
Ｌ〜３ＬのｐＭＯＳトランジスタと同等の駆動能力に調
節する必要がある場合は、図５のパターン例に示すよう
に、ゲート長サイズＬのｐＭＯＳトランジスタ５とゲー
ト長サイズ２1ＬのｐＭＯＳトランジスタ６とを用いる
ことで調節が可能である。ゲート長サイズがＬ〜４Ｌの
ｐＭＯＳトランジスタと同等の駆動能力に調節する必要
がある場合は、図６のパターン例に示すように、ゲート
長サイズＬのｐＭＯＳトランジスタ８、ゲート長サイズ
２1ＬのｐＭＯＳトランジスタ９及びゲート長サイズＬ
のｐＭＯＳトランジスタ１０を用いることで調節が可能
である。
Ｌ〜３ＬのｐＭＯＳトランジスタと同等の駆動能力に調
節する必要がある場合は、図５のパターン例に示すよう
に、ゲート長サイズＬのｐＭＯＳトランジスタ５とゲー
ト長サイズ２1ＬのｐＭＯＳトランジスタ６とを用いる
ことで調節が可能である。ゲート長サイズがＬ〜４Ｌの
ｐＭＯＳトランジスタと同等の駆動能力に調節する必要
がある場合は、図６のパターン例に示すように、ゲート
長サイズＬのｐＭＯＳトランジスタ８、ゲート長サイズ
２1ＬのｐＭＯＳトランジスタ９及びゲート長サイズＬ
のｐＭＯＳトランジスタ１０を用いることで調節が可能
である。
【００２０】ゲート長サイズがＬ〜６ＬのｐＭＯＳトラ
ンジスタと同等の駆動能力に調節する必要がある場合
は、図７のパターン例に示すように、ゲート長サイズＬ
のｐＭＯＳトランジスタ１２、ゲート長サイズ２1Ｌの
ｐＭＯＳトランジスタ１３及びゲート長サイズ３Ｌのｐ
ＭＯＳトランジスタ１４を用いることで調節が可能であ
る。
ンジスタと同等の駆動能力に調節する必要がある場合
は、図７のパターン例に示すように、ゲート長サイズＬ
のｐＭＯＳトランジスタ１２、ゲート長サイズ２1Ｌの
ｐＭＯＳトランジスタ１３及びゲート長サイズ３Ｌのｐ
ＭＯＳトランジスタ１４を用いることで調節が可能であ
る。
【００２１】ゲート長サイズがＬ〜７ＬのｐＭＯＳトラ
ンジスタと同等の駆動能力に調節する必要がある場合
は、図８のパターン例に示すように、ゲート長サイズＬ
のｐＭＯＳトランジスタ１６、ゲート長サイズ２1Ｌの
ｐＭＯＳトランジスタ１７及びゲート長サイズ２2Ｌの
ｐＭＯＳトランジスタ１８を用いることで調節が可能で
ある。
ンジスタと同等の駆動能力に調節する必要がある場合
は、図８のパターン例に示すように、ゲート長サイズＬ
のｐＭＯＳトランジスタ１６、ゲート長サイズ２1Ｌの
ｐＭＯＳトランジスタ１７及びゲート長サイズ２2Ｌの
ｐＭＯＳトランジスタ１８を用いることで調節が可能で
ある。
【００２２】要するに、本実施例はトランジスタをあら
かじめ直列に接続する点で従来技術と同じであるが、図
２から図８のように基本ゲート長サイズのトランジス
タ、基本ゲート長サイズの２1から２N倍（Ｎは任意の自
然数）のゲート長サイズのトランジスタＮ個及び基本ゲ
ート長サイズの自然数倍のゲート長サイズのトランジス
タを適宜組み合わせて直列に接続し、パターン面積の低
減を図っている点で優れている。
かじめ直列に接続する点で従来技術と同じであるが、図
２から図８のように基本ゲート長サイズのトランジス
タ、基本ゲート長サイズの２1から２N倍（Ｎは任意の自
然数）のゲート長サイズのトランジスタＮ個及び基本ゲ
ート長サイズの自然数倍のゲート長サイズのトランジス
タを適宜組み合わせて直列に接続し、パターン面積の低
減を図っている点で優れている。
【００２３】即ち、ゲート長サイズがＬから(２N−１)
Ｌ（Ｌは基本ゲート長サイズ)の間のトランジスタと同
等の駆動能力に調節する場合、図５及び図８に示すよう
に基本ゲート長サイズのトランジスタ１個と基本ゲート
長サイズの２1から２N-1倍のゲート長サイズのトランジ
スタ１個又は複数個を直列に接続する。それ以外の場合
は、図６及び図７のように基本ゲート長サイズのトラン
ジスタ１個と、基本ゲート長サイズの２1から２N-1倍の
ゲート長サイズのトランジスタ１個又は複数個と、基本
ゲート長サイズの自然数倍のゲート長サイズのトランジ
スタ１個とを直列に接続する。
Ｌ（Ｌは基本ゲート長サイズ)の間のトランジスタと同
等の駆動能力に調節する場合、図５及び図８に示すよう
に基本ゲート長サイズのトランジスタ１個と基本ゲート
長サイズの２1から２N-1倍のゲート長サイズのトランジ
スタ１個又は複数個を直列に接続する。それ以外の場合
は、図６及び図７のように基本ゲート長サイズのトラン
ジスタ１個と、基本ゲート長サイズの２1から２N-1倍の
ゲート長サイズのトランジスタ１個又は複数個と、基本
ゲート長サイズの自然数倍のゲート長サイズのトランジ
スタ１個とを直列に接続する。
【００２４】図９は駆動能力の調節範囲とそのとき用意
するトランジスタのゲート長サイズとの関係を示してい
る。同図において、駆動能力の調節範囲はそれに相当す
るトランジスタのゲート長サイズを示す。 （第２実施例）本発明を具体化した第２の実施例を図面
に基づいて説明する。
するトランジスタのゲート長サイズとの関係を示してい
る。同図において、駆動能力の調節範囲はそれに相当す
るトランジスタのゲート長サイズを示す。 （第２実施例）本発明を具体化した第２の実施例を図面
に基づいて説明する。
【００２５】図１０はインバータ回路を例として用い、
複数個のｐＭＯＳトランジスタを並列に接続し、その組
み合わせを調節することでｐＭＯＳトランジスタの駆動
能力を調節することができる回路図であり、図１１はそ
のフォトパターンの一例である。図１０のｐＭＯＳトラ
ンジスタ２０〜２２のゲート長サイズは図２３のｐＭＯ
Ｓトランジスタ４５と同じであり、トランジスタ２０の
ゲート幅サイズは図２３のトランジスタ４５と同じであ
る。図１１のトランジスタ２０のゲート幅サイズをＷと
すると、トランジスタ２１のゲート幅サイズは２1Ｗで
あり、トランジスタ２２のゲート幅サイズは２Ｗであ
る。
複数個のｐＭＯＳトランジスタを並列に接続し、その組
み合わせを調節することでｐＭＯＳトランジスタの駆動
能力を調節することができる回路図であり、図１１はそ
のフォトパターンの一例である。図１０のｐＭＯＳトラ
ンジスタ２０〜２２のゲート長サイズは図２３のｐＭＯ
Ｓトランジスタ４５と同じであり、トランジスタ２０の
ゲート幅サイズは図２３のトランジスタ４５と同じであ
る。図１１のトランジスタ２０のゲート幅サイズをＷと
すると、トランジスタ２１のゲート幅サイズは２1Ｗで
あり、トランジスタ２２のゲート幅サイズは２Ｗであ
る。
【００２６】図２６のようにゲート幅サイズが２Ｗのｐ
ＭＯＳトランジスタと同様の駆動能力を得たい場合に
は、図１２に示すようにトランジスタ２１のみを使用す
るようにメタルで配線する。また、図２５のようにゲー
ト幅サイズが４ＷのｐＭＯＳトランジスタと同様の駆動
能力を得たい場合には、図１３に示すようにトランジス
タ２１及び２２を並列に接続するようにメタルで配線す
る。図１０と図２３のインバータのｐＭＯＳトランジス
タの駆動能力の調節範囲は同じであり、図１１と図２４
のフォトパターン例を比較すると本実施例のパターンの
面積が低減されていることが分かる。
ＭＯＳトランジスタと同様の駆動能力を得たい場合に
は、図１２に示すようにトランジスタ２１のみを使用す
るようにメタルで配線する。また、図２５のようにゲー
ト幅サイズが４ＷのｐＭＯＳトランジスタと同様の駆動
能力を得たい場合には、図１３に示すようにトランジス
タ２１及び２２を並列に接続するようにメタルで配線す
る。図１０と図２３のインバータのｐＭＯＳトランジス
タの駆動能力の調節範囲は同じであり、図１１と図２４
のフォトパターン例を比較すると本実施例のパターンの
面積が低減されていることが分かる。
【００２７】すなわち、ゲート幅Ｗ、２1Ｗ、２Ｗの３
つのトランジスタを用いることで、図１０や図１１で示
したものと同等の調節が可能で、且つパターン面積は小
さくなる。以上の実施例と同様に、ゲート幅サイズがＷ
〜３ＷのｐＭＯＳトランジスタと同等の駆動能力に調節
する必要がある場合は、図１４のパターン例に示すよう
に、ゲート幅サイズＷのｐＭＯＳトランジスタ２４とゲ
ート幅サイズ２1ＷのｐＭＯＳトランジスタ２５とを用
いることで調節が可能である。
つのトランジスタを用いることで、図１０や図１１で示
したものと同等の調節が可能で、且つパターン面積は小
さくなる。以上の実施例と同様に、ゲート幅サイズがＷ
〜３ＷのｐＭＯＳトランジスタと同等の駆動能力に調節
する必要がある場合は、図１４のパターン例に示すよう
に、ゲート幅サイズＷのｐＭＯＳトランジスタ２４とゲ
ート幅サイズ２1ＷのｐＭＯＳトランジスタ２５とを用
いることで調節が可能である。
【００２８】ゲート幅サイズがＷ〜４ＷのｐＭＯＳトラ
ンジスタと同等の駆動能力に調節する必要がある場合
は、図１５のパターン例に示すように、ゲート幅サイズ
ＷのｐＭＯＳトランジスタ２７、ゲート幅サイズ２1Ｗ
のｐＭＯＳトランジスタ２８及びゲート幅サイズＷのｐ
ＭＯＳトランジスタ２９を用いることで調節が可能であ
る。
ンジスタと同等の駆動能力に調節する必要がある場合
は、図１５のパターン例に示すように、ゲート幅サイズ
ＷのｐＭＯＳトランジスタ２７、ゲート幅サイズ２1Ｗ
のｐＭＯＳトランジスタ２８及びゲート幅サイズＷのｐ
ＭＯＳトランジスタ２９を用いることで調節が可能であ
る。
【００２９】ゲート幅サイズがＷ〜６ＷのｐＭＯＳトラ
ンジスタと同等の駆動能力に調節する必要がある場合
は、図１６のパターン例に示すように、ゲート幅サイズ
ＷのｐＭＯＳトランジスタ３１、ゲート幅サイズ２1Ｗ
のｐＭＯＳトランジスタ３２及びゲート幅サイズ３Ｗの
ｐＭＯＳトランジスタ３３を用いることで調節が可能で
ある。
ンジスタと同等の駆動能力に調節する必要がある場合
は、図１６のパターン例に示すように、ゲート幅サイズ
ＷのｐＭＯＳトランジスタ３１、ゲート幅サイズ２1Ｗ
のｐＭＯＳトランジスタ３２及びゲート幅サイズ３Ｗの
ｐＭＯＳトランジスタ３３を用いることで調節が可能で
ある。
【００３０】ゲート幅サイズがＷ〜７ＷのｐＭＯＳトラ
ンジスタと同等の駆動能力に調節する必要がある場合
は、図１７のパターン例に示すように、ゲート幅サイズ
ＷのｐＭＯＳトランジスタ３５、ゲート幅サイズ２1Ｗ
のｐＭＯＳトランジスタ３６及びゲート幅サイズ２2Ｗ
のｐＭＯＳトランジスタ３７を用いることで調節が可能
である。
ンジスタと同等の駆動能力に調節する必要がある場合
は、図１７のパターン例に示すように、ゲート幅サイズ
ＷのｐＭＯＳトランジスタ３５、ゲート幅サイズ２1Ｗ
のｐＭＯＳトランジスタ３６及びゲート幅サイズ２2Ｗ
のｐＭＯＳトランジスタ３７を用いることで調節が可能
である。
【００３１】要するに、本実施例はトランジスタをあら
かじめ並列に接続する点で従来技術と同じであるが、図
１１から図１７のように基本ゲート幅サイズのトランジ
スタ、基本ゲート幅サイズの２1から２N倍（Ｎは任意の
自然数）のゲート幅サイズのトランジスタＮ個及び基本
ゲート幅サイズの自然数倍のゲート幅サイズのトランジ
スタを適宜組み合わせて並列に接続し、パターン面積の
低減をはかっている点で優れている。
かじめ並列に接続する点で従来技術と同じであるが、図
１１から図１７のように基本ゲート幅サイズのトランジ
スタ、基本ゲート幅サイズの２1から２N倍（Ｎは任意の
自然数）のゲート幅サイズのトランジスタＮ個及び基本
ゲート幅サイズの自然数倍のゲート幅サイズのトランジ
スタを適宜組み合わせて並列に接続し、パターン面積の
低減をはかっている点で優れている。
【００３２】即ち、ゲート幅サイズがＷから(２N−１)
Ｗ（Ｗは基本ゲート幅サイズ)の間のトランジスタと同
等の駆動能力に調節する場合、図１４及び図１７に示す
ように基本ゲート幅サイズのトランジスタ１個と基本ゲ
ート幅サイズの２1から２N-1倍のゲート幅サイズのトラ
ンジスタ１個又は複数個を並列に接続する。それ以外の
場合は、図１５及び図１６のように基本ゲート幅サイズ
のトランジスタ１個と、基本ゲート幅サイズの２1から
２N-1倍のゲート幅サイズのトランジスタ１個又は複数
個と、基本ゲート幅サイズの自然数倍のゲート幅サイズ
のトランジスタ１個とを並列に接続する。
Ｗ（Ｗは基本ゲート幅サイズ)の間のトランジスタと同
等の駆動能力に調節する場合、図１４及び図１７に示す
ように基本ゲート幅サイズのトランジスタ１個と基本ゲ
ート幅サイズの２1から２N-1倍のゲート幅サイズのトラ
ンジスタ１個又は複数個を並列に接続する。それ以外の
場合は、図１５及び図１６のように基本ゲート幅サイズ
のトランジスタ１個と、基本ゲート幅サイズの２1から
２N-1倍のゲート幅サイズのトランジスタ１個又は複数
個と、基本ゲート幅サイズの自然数倍のゲート幅サイズ
のトランジスタ１個とを並列に接続する。
【００３３】図１８は駆動能力の調節範囲とそのとき用
意するトランジスタのゲート幅サイズとの関係を示して
いる。同図において、駆動能力の調節範囲はそれに相当
するトランジスタのゲート幅サイズを示す。以上の実施
例にあっては、インバータ回路を例に説明したが、これ
に限定するものではなく、ＮＡＮＤ回路、ＮＯＲ回路な
どあらゆる回路の駆動能力の調整に適用できる。
意するトランジスタのゲート幅サイズとの関係を示して
いる。同図において、駆動能力の調節範囲はそれに相当
するトランジスタのゲート幅サイズを示す。以上の実施
例にあっては、インバータ回路を例に説明したが、これ
に限定するものではなく、ＮＡＮＤ回路、ＮＯＲ回路な
どあらゆる回路の駆動能力の調整に適用できる。
【００３４】
【発明の効果】本発明にあっては、従来のように、基本
となるゲート長又はゲート幅のトランジスタを何個も使
用して半導体電子回路を構成することに比べて、調節範
囲及び調節ピッチを維持したまま、使用するトランジス
タの数量を少なくすることができ、且つ全体のフォトパ
ターン面積が小さくなるので、１チップあたりのコスト
を低減できる。
となるゲート長又はゲート幅のトランジスタを何個も使
用して半導体電子回路を構成することに比べて、調節範
囲及び調節ピッチを維持したまま、使用するトランジス
タの数量を少なくすることができ、且つ全体のフォトパ
ターン面積が小さくなるので、１チップあたりのコスト
を低減できる。
【図１】本発明の第１実施例におけるトランジスタの駆
動能力が調節可能なインバータ回路図である。
動能力が調節可能なインバータ回路図である。
【図２】図１のインバータ回路のフォトパターン例であ
る。
る。
【図３】図１のインバータ回路のトランジスタの駆動能
力を上げた場合のフォトパターン例である。
力を上げた場合のフォトパターン例である。
【図４】図１のインバータ回路のトランジスタの駆動能
力を下げた場合のフォトパターン例である。
力を下げた場合のフォトパターン例である。
【図５】トランジスタの駆動能力が、ゲート長サイズが
Ｌ〜３Ｌであるトランジスタと同等の駆動能力に調節可
能なインバータ回路のフォトパターン例である。
Ｌ〜３Ｌであるトランジスタと同等の駆動能力に調節可
能なインバータ回路のフォトパターン例である。
【図６】トランジスタの駆動能力が、ゲート長サイズが
Ｌ〜４Ｌであるトランジスタと同等の駆動能力に調節可
能なインバータ回路のフォトパターン例である。
Ｌ〜４Ｌであるトランジスタと同等の駆動能力に調節可
能なインバータ回路のフォトパターン例である。
【図７】トランジスタの駆動能力が、ゲート長サイズが
Ｌ〜６Ｌであるトランジスタと同等の駆動能力に調節可
能なインバータ回路のフォトパターン例である。
Ｌ〜６Ｌであるトランジスタと同等の駆動能力に調節可
能なインバータ回路のフォトパターン例である。
【図８】トランジスタの駆動能力が、ゲート長サイズが
Ｌ〜７Ｌであるトランジスタと同等の駆動能力に調節可
能なインバータ回路のフォトパターン例である。
Ｌ〜７Ｌであるトランジスタと同等の駆動能力に調節可
能なインバータ回路のフォトパターン例である。
【図９】駆動能力の調節範囲とそのとき用意するトラン
ジスタのゲート長サイズとの関係を示す図である。
ジスタのゲート長サイズとの関係を示す図である。
【図１０】本発明の第２実施例におけるトランジスタの
駆動能力が調節可能なインバータ回路図である。
駆動能力が調節可能なインバータ回路図である。
【図１１】図１０のインバータ回路のフォトパターン例
である。
である。
【図１２】図１０のインバータ回路のトランジスタの駆
動能力を下げた場合のフォトパターン例である。
動能力を下げた場合のフォトパターン例である。
【図１３】図１０のインバータ回路のトランジスタの駆
動能力を上げた場合のフォトパターン例である。
動能力を上げた場合のフォトパターン例である。
【図１４】トランジスタの駆動能力が、ゲート幅サイズ
がＷ〜３Ｗであるトランジスタと同等の駆動能力に調節
可能なインバータ回路のフォトパターン例である。
がＷ〜３Ｗであるトランジスタと同等の駆動能力に調節
可能なインバータ回路のフォトパターン例である。
【図１５】トランジスタの駆動能力が、ゲート幅サイズ
がＷ〜４Ｗであるトランジスタと同等の駆動能力に調節
可能なインバータ回路のフォトパターン例である。
がＷ〜４Ｗであるトランジスタと同等の駆動能力に調節
可能なインバータ回路のフォトパターン例である。
【図１６】トランジスタの駆動能力が、ゲート長サイズ
がＷ〜６Ｗであるトランジスタと同等の駆動能力に調節
可能なインバータ回路のフォトパターン例である。
がＷ〜６Ｗであるトランジスタと同等の駆動能力に調節
可能なインバータ回路のフォトパターン例である。
【図１７】トランジスタの駆動能力が、ゲート長サイズ
がＷ〜７Ｗであるトランジスタと同等の駆動能力に調節
可能なインバータ回路のフォトパターン例である。
がＷ〜７Ｗであるトランジスタと同等の駆動能力に調節
可能なインバータ回路のフォトパターン例である。
【図１８】駆動能力の調節範囲とそのとき用意するトラ
ンジスタのゲート幅サイズとの関係を示す図である。
ンジスタのゲート幅サイズとの関係を示す図である。
【図１９】従来技術におけるトランジスタの駆動能力が
調節可能なインバータ回路図である。
調節可能なインバータ回路図である。
【図２０】図１９のインバータ回路のフォトパターン例
である。
である。
【図２１】図１９のインバータ回路のｐＭＯＳトランジ
スタの駆動能力を上げた場合のフォトパターン例であ
る。
スタの駆動能力を上げた場合のフォトパターン例であ
る。
【図２２】図１９のインバータ回路のトランジスタの駆
動能力を下げた場合のフォトパターン例である。
動能力を下げた場合のフォトパターン例である。
【図２３】他の従来技術におけるトランジスタの駆動能
力が調節可能なインバータ回路図である。
力が調節可能なインバータ回路図である。
【図２４】図２３のインバータ回路のフォトパターン例
である。
である。
【図２５】図２３のインバータ回路のトランジスタの駆
動能力を上げた場合のフォトパターン例である。
動能力を上げた場合のフォトパターン例である。
【図２６】図２３のインバータ回路のトランジスタの駆
動能力を下げた場合のフォトパターン例である。
動能力を下げた場合のフォトパターン例である。
１、５、８、１２、１６ 基本となるゲート長サイズの
トランジスタ ２、６、９、１３、１７、１８ 基本となるゲート長サ
イズの２N倍のゲート長サイズのトランジスタ ３、１０、１４ 基本となるゲート長サイズの自然数倍
のゲート長サイズのトランジスタ ２０、２４、２７、３１、３５ 基本となるゲート幅サ
イズのトランジスタ ２１、２５、２８、３２、３６、３７ 基本となるゲー
ト幅サイズの２N倍のゲート幅サイズのトランジスタ ２２、２９、３３ 基本となるゲート幅サイズの自然数
倍のゲート幅サイズのトランジスタ
トランジスタ ２、６、９、１３、１７、１８ 基本となるゲート長サ
イズの２N倍のゲート長サイズのトランジスタ ３、１０、１４ 基本となるゲート長サイズの自然数倍
のゲート長サイズのトランジスタ ２０、２４、２７、３１、３５ 基本となるゲート幅サ
イズのトランジスタ ２１、２５、２８、３２、３６、３７ 基本となるゲー
ト幅サイズの２N倍のゲート幅サイズのトランジスタ ２２、２９、３３ 基本となるゲート幅サイズの自然数
倍のゲート幅サイズのトランジスタ
Claims (8)
- 【請求項１】 ゲート長又はゲート幅の異なる複数のト
ランジスタを選択組み合わせ可能に配置したことを特徴
とする半導体電子回路。 - 【請求項２】 複数のトランジスタの中から必要に応じ
てトランジスタを選択し、それらを接続することにより
駆動能力を調節することが可能な半導体電子回路におい
て、 グループＡ：基本となるゲート長サイズのトランジスタ グループＢ：基本となるゲート長サイズの２N倍のゲー
ト長サイズのトランジスタ群（Ｎは自然数） グループＣ：基本となるゲート長サイズの自然数倍のゲ
ート長サイズのトランジスタ群 前記選択の対象となるトランジスタとして、前記グルー
プＡ、グループＢ及びグループＣのうち少なくとも２つ
のグループのトランジスタを用いたことを特徴とした半
導体電子回路。 - 【請求項３】 選択されたトランジスタを直列に接続す
ることを特徴とした請求項２に記載の半導体電子回路。 - 【請求項４】 複数のトランジスタの中から必要に応じ
てトランジスタを選択し、それらを接続することにより
駆動能力を調節することが可能な半導体電子回路におい
て、 グループＤ：基本となるゲート幅サイズのトランジスタ グループＥ：基本となるゲート幅サイズの２N倍のゲー
ト幅サイズのトランジスタ群（Ｎは自然数） グループＦ：基本となるゲート幅サイズの自然数倍のゲ
ート幅サイズのトランジスタ群 前記選択の対象となるトランジスタとして、前記グルー
プＡ、グループＢ及びグループＣのうち少なくとも２つ
のグループのトランジスタを用いたことを特徴とした半
導体電子回路。 - 【請求項５】 選択されたトランジスタを並列に接続す
ることを特徴とした請求項４に記載の半導体電子回路。 - 【請求項６】 前記グループＡ又はグループＤから用い
られるトランジスタは１個であることを特徴とした請求
項１乃至５のいずれか１項に記載の半導体電子回路。 - 【請求項７】 前記グループＢ又はグループＥから用い
られるトランジスタは、１個の場合はＮ＝１、複数個の
場合は、Ｎは１から始まる連続した自然数であることを
特徴とした請求項１乃至５のいずれか１項に記載の半導
体電子回路。 - 【請求項８】 前記グループＣ又はグループＦから用い
られるトランジスタは０又は１個であることを特徴とし
た請求項１乃至５のいずれか１項に記載の半導体電子回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7176486A JPH0927554A (ja) | 1995-07-12 | 1995-07-12 | 半導体電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7176486A JPH0927554A (ja) | 1995-07-12 | 1995-07-12 | 半導体電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927554A true JPH0927554A (ja) | 1997-01-28 |
Family
ID=16014514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7176486A Pending JPH0927554A (ja) | 1995-07-12 | 1995-07-12 | 半導体電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927554A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277842A (ja) * | 2002-04-22 | 2008-11-13 | Power Integrations Inc | 分散されたゲートドライバを備えた電源集積回路 |
| US9748237B2 (en) | 2013-09-27 | 2017-08-29 | Socionext, Inc. | Semiconductor integrated circuit and logic circuit |
| US9813062B2 (en) | 2013-09-27 | 2017-11-07 | Socionext Inc. | Finfet based driver circuit |
-
1995
- 1995-07-12 JP JP7176486A patent/JPH0927554A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277842A (ja) * | 2002-04-22 | 2008-11-13 | Power Integrations Inc | 分散されたゲートドライバを備えた電源集積回路 |
| US9748237B2 (en) | 2013-09-27 | 2017-08-29 | Socionext, Inc. | Semiconductor integrated circuit and logic circuit |
| US9813062B2 (en) | 2013-09-27 | 2017-11-07 | Socionext Inc. | Finfet based driver circuit |
| US10008498B2 (en) | 2013-09-27 | 2018-06-26 | Socionext Inc. | Semiconductor integrated circuit and logic circuit |
| US10033384B2 (en) | 2013-09-27 | 2018-07-24 | Socionext Inc. | FINFET based driver circuit |
| US10304825B2 (en) | 2013-09-27 | 2019-05-28 | Socionext Inc. | Semiconductor integrated circuit and logic circuit |
| US10600784B2 (en) | 2013-09-27 | 2020-03-24 | Socionext Inc. | Semiconductor integrated circuit and logic circuit |
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