JPH1187622A - 半導体装置の信号遅延調整回路 - Google Patents

半導体装置の信号遅延調整回路

Info

Publication number
JPH1187622A
JPH1187622A JP9239389A JP23938997A JPH1187622A JP H1187622 A JPH1187622 A JP H1187622A JP 9239389 A JP9239389 A JP 9239389A JP 23938997 A JP23938997 A JP 23938997A JP H1187622 A JPH1187622 A JP H1187622A
Authority
JP
Japan
Prior art keywords
wiring
delay
signal
circuit
cut
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9239389A
Other languages
English (en)
Inventor
Hitoshi Yoshikuni
仁志 吉國
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9239389A priority Critical patent/JPH1187622A/ja
Priority to KR1019980036449A priority patent/KR19990029535A/ko
Priority to US09/146,955 priority patent/US6093954A/en
Publication of JPH1187622A publication Critical patent/JPH1187622A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Pulse Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 できるだけ無駄な配線領域を作らないで効率
よく、極小な遅延時間を調整し得るようにする。 【解決手段】 本発明に係る信号遅延調整回路１は、前
段回路２と次段回路３とを接続する信号配線４と、信号
配線４の下に絶縁層（図示せず）を介して形成された遅
延配線５，６と、信号配線４に形成され信号配線４を外
から切断可能とした切断部７，８と、切断部７，８の両
側方向にそれぞれ形成され信号配線４と遅延配線５，６
とを接続する接続部５ａ，５ｂ，６ａ，６ｂとを備え、
切断部７，８を切断した場合としない場合とで、前段回
路２と次段回路３との間の配線抵抗が異なるようにした
ものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（ダイナ
ミック型ランダムアクセスメモリ）等の半導体装置に用
いられ、内部信号遅延時間を微調整するための信号遅延
調整回路に関する。
【０００２】
【従来の技術】従来、この種の信号遅延調整回路は、Ｄ
ＲＡＭ等の調整又は仕様変更等にともなうフォトマスク
の修正枚数を削減し、その設計及び開発に要する期間を
短縮することを目的として用いられている。例えば、特
開平５−７５０６２号公報に示されるように、直列形態
又は並列形態とされる複数の遅延回路を含み、入力信号
を遅延させることで出力信号を形成する信号発生回路と
して知られている。また、回路間の信号配線の配線長を
変えることによって遅延時間を調整する信号遅延調整回
路が知られている。
【０００３】図３は、従来の信号遅延調整回路の第１例
を示す回路図である。
【０００４】本例の信号遅延調整回路は、上記公報に開
示されており、直列に３個の遅延回路１６〜１８と、遅
延回路１６〜１８の出力信号Ｄ１〜Ｄ３を配線切断部１
９〜２１を介して入力するノアゲート２５と、ノアゲー
ト２５の第１乃至第３の入力端子と接地電位との間に設
けられた配線接続部２２〜２４とを備えている。
【０００５】配線切断部１９〜２１は、通常は接続状態
とされ、対応する配線層に関するフォトマスクが部分的
に修正されることによって選択的に切断される。このと
き配線接続部２２〜２４は、対応する配線層に関するフ
ォトマスクが部分的に修正されることによって選択的に
接続状態とされる。これにより、対応する遅延回路１６
〜１８の出力信号Ｄ１〜Ｄ３が選択的に無効とされ、ノ
アゲート２５の出力信号ＳＯの入力信号ＳＩに対する遅
延時間すなわち次段回路の動作タイミングが選択的に切
り換えられる。
【０００６】図４は、従来の信号遅延調整回路の第２例
を示す回路図である。
【０００７】信号遅延調整回路２６は、前段回路３２と
次段回路３３とを接続する信号配線２７，２８と、信号
配線２７，２８の互いに平行な部分に一定間隔で接続さ
れている配線切断部２９〜３１とを備えている。選択的
に配線切断部２９〜３１を切断することによって、配線
長の異なる信号配線２７，２８のループができる。この
ように、配線切断部２９〜３１を選択的に切断して信号
配線２７，２８の配線長を変えることによって、信号遅
延を調整することができる。
【０００８】
【発明が解決しようとする課題】しかし、従来の信号遅
延調整回路の第１例には次のような問題点がある。
【０００９】一般的な遅延回路には、インバータを偶数
段つないだものが用いられるため、インバータの立ち上
がり立ち下がり能力の関係上、遅延時間は最短でも数ナ
ノ秒かかってしまう。一方、一般的なＤＲＡＭ等におい
ては数ナノ秒で遅延時間調整するのが一般的であるが、
高速でデータ転送をするようなＤＲＡＭにおいては数百
ピコ秒の極小な遅延時間調整を必要とする。このような
場合、上記遅延回路にもそれに見合った複雑な工夫が必
要となってくる。
【００１０】また、従来の信号遅延調整回路の第２例に
は次のような問題点がある。
【００１１】配線自体を遅延回路として利用しているた
め、極小の遅延時間を調整するには一般的な遅延回路を
用いるよりも適している。しかし、一層の配線だけを使
って信号遅延を得ようとしているため、実際に使用され
る配線領域はかなり大きくなってしまい、無駄な配線領
域も同時に大きくなる。
【００１２】
【発明の目的】そこで、本発明の目的は、できるだけ無
駄な配線領域を作らないで効率よく、極小な遅延時間を
調整し得る信号遅延調整回路を提供することにある。ま
た、本発明の他の目的は、ＤＲＡＭ等の信号遅延調整に
伴う修正フォトマスクの枚数を少なくするとともに、外
部からの意図的な調整を容易にし、開発の低コスト化及
び期間の短縮化を達成し得る信号遅延調整回路を提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明に係る信号遅延調
整回路は、前段回路と次段回路とを接続する信号配線
と、この信号配線の上又は下に絶縁層を介して形成され
た遅延配線と、前記信号配線に形成され当該信号配線を
切断可能とした切断部と、この切断部の両側方向にそれ
ぞれ形成され前記信号配線と前記遅延配線とを接続する
接続部とを備え、前記切断部を切断した場合としない場
合とで、前記前段回路と前記次段回路との間の配線抵抗
が異なるようにしたものである。
【００１４】すなわち、ＤＲＡＭ等において、極小の遅
延時間を選択的に切り換える信号配線と遅延配線とが複
数の金属配線層によって形成されている。そのため、信
号配線と遅延配線とを１層で形成する構造よりは、配線
領域を小さくでき、無駄な配線領域も少なくてすむ。上
記構成によれば、配線自体を遅延素子としているため、
一般的なインバータの遅延回路よりは極小の遅延時間調
整をすることができる。例えば、遅延配線自体は下層に
構成し、それを有効無効にするかを選択できる信号配線
は最上層に形成する多層構造とし、かつ、遅延配線は蛇
行配線とする。また、選択的に切り換えられる信号配線
を最上層に設けることにより、修正フォトマスクも最上
層だけでよくなるとともに、評価時に修正対象となる信
号配線を外部から意図的に切断することも容易なため、
開発の低コスト化と期間短縮を可能にする。
【００１５】
【発明の実施の形態】図１は、本発明に係る信号遅延調
整回路の一実施形態を示す回路図である。
【００１６】本実施形態の信号遅延調整回路１は、前段
回路２と次段回路３とを接続する信号配線４と、信号配
線４の下に絶縁層（図示せず）を介して形成された遅延
配線５，６と、信号配線４に形成され信号配線４を切断
可能とした切断部７，８と、切断部７，８の両側方向に
それぞれ形成され信号配線４と遅延配線５，６とを接続
する接続部５ａ，５ｂ，６ａ，６ｂとを備え、切断部
７，８を切断した場合としない場合とで、前段回路２と
次段回路３との間の配線抵抗が異なるようにしたもので
ある。すなわち、信号配線４において、遅延配線５は切
断部７と並列に接続され、遅延配線６は切断部８と並列
に接続されている。遅延配線５，６は、信号遅延を得ら
れるように切断部７，８の配線よりも抵抗値の大きいも
のを使用し配線長も長くとれるように工夫されている。
また、切断部７，８は外部から意図的に切断できるよう
に最上部の配線層に形成し、遅延配線５，６は場所の有
効利用のため下層部に形成する。一般に下層部に形成さ
れる配線は抵抗が大きいので、遅延配線として構成しや
すくなる。
【００１７】次に、信号遅延調整回路１の動作を説明す
る。
【００１８】まず、配線切断部７，８はＤＲＡＭのべー
スチップにおいて接続状態にあるため、前段回路２から
の入力信号ＳＩ１は切断部７，８を介して次段回路３へ
流れる。ここで、切断部７における信号配線４を切断し
たとする。すると、前段回路２からの入力信号ＳＩ１
は、切断部７を通らずに遅延配線５に流れる。一方、切
断部８は接続状態にあるので、遅延配線５を通過した入
力信号ＳＩ１は切断部８を介して次段回路３に流れる。
これにより、切断部７を切断状態にすることによって、
前段回路２からの入力信号ＳＩ１は遅延配線５の分だけ
遅延時間を調整することができる。同様に切断部８も切
断状態にした場合、遅延配線５を通過した入力信号ＳＩ
１は遅延配線６を介して次段回路３へ流れる。このとき
は、遅延配線５，６の分だけ遅延時間を調整することが
できる。
【００１９】つまり、信号遅延調整回路１によれば、前
段回路２からの入力信号ＳＩ１の遅延時間を、最上層に
形成された切断部７，８の接続状態又は切断状態を選択
することによって、下層部に形成された遅延配線５，６
の分だけ信号遅延を調整することができる。
【００２０】
【実施例】図２は、図１に示される切断部７及び遅延配
線５についての一例を示す配置図である。以下、図１及
び図２に基づき説明する。
【００２１】図１における信号配線４、遅延配線５、接
続部５ａ，５ｂ及び切断部７は、図２においてそれぞれ
アルミニウム配線層４’、タングステン配線層５’、ス
ルーホール５ａ’，５ｂ’及びアルミニウム配線層７’
によって実現されている。アルミニウム配線層４’，
７’は最上層に形成され、アルミニウム配線層７’は、
一端がスルーホール５ａ’を介して下層のタングステン
配線層５’の一端に接続され、他端がスルーホール５
ｂ’を介して下層のタングステン配線層５’の他端に接
続されている。タングステン配線層５’は、蛇行配線構
造となっており、配線領域を小さくしながら配線長を長
くとれる工夫がなされている。ここで、遅延配線５に相
当する配線層をタングステン配線層５’よりも抵抗値の
大きいものを使用すれば、それだけ配線長を短くするこ
とができる。アルミニウム配線層７’を切断することに
よって、前段回路２からの入力信号ＳＩ１はタングステ
ン配線層５’を通過することになり、上記と同様のパタ
ーンを信号配線４にいくつか形成した場合、選択的に切
断されたアルミニウム配線層７’に対応する遅延配線５
を通ることになり、この遅延配線５の分だけの遅延時間
が得られる。
【００２２】以上のように、本実施例では、切断部７に
相当するアルミニウム配線層７’を最上層に、遅延配線
５に相当するタングステン配線層５’を下層部にそれぞ
れ形成した多層構造としている。なおかつ、タングステ
ン配線層５’は、配線領域をあまり大きくとらないで配
線長を長くとれるように、蛇行配線としている。また、
遅延回路も、トランジスタ等を使用せずに、タングステ
ン配線層１４のような配線自体の抵抗を利用したものと
なっている。したがって、１層の配線だけで信号遅延調
整回路を形成している従来例に比べて配線領域を大きく
とらないで配線することができ、無駄になる配線領域も
小さくてすむ。
【００２３】また、トランジスタを用いた一般的な遅延
回路を使用していないので数百ピコ秒の極小の信号遅延
調整を可能にする。さらに、最上層に遅延配線の有効無
効を選択できる切断部を形成しているため、外部から意
図的に修正を入れたい時などは容易に加工することが可
能である。そのため、開発の低コスト化及び期間短縮化
につながる。
【００２４】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々の変更が可能であ
る。例えば、切断部７，８と、それらに対応する遅延配
線５，６との段数は任意であるし、遅延配線５，６の蛇
行配線の形状も使用条件によって変わる。また、遅延配
線５，６の層数及び各層の形状、つなぎ方は任意に設定
することができる。
【００２５】以上の説明では、本発明の背景となった利
用分野であるＤＲＡＭの極小な遅延調整を必要とする信
号配線に適用した場合について説明したが、それに限定
されるものではなく、同様な遅延調整を必要とする各種
の集積回路装置等にも適用できる。
【００２６】
【発明の効果】以上説明したように、本発明の信号遅延
調整回路は、例えば、選択的に切断可能な信号配線の切
断部を最上層に形成し、遅延配線をその下層に形成した
多層構造をしており、遅延配線は各層で配線領域を小さ
くしながら配線長が得られるように蛇行配線や抵抗の高
い配線を利用している。そのため、本発明の信号遅延調
整回路によれば、従来例のような１層だけで形成されて
いる信号遅延調整回路に比較して、小さく作ることがで
き、無駄な配線領域も同時に小さくすることができる。
【００２７】また、インバータ構成による一般的な遅延
回路を使用せず、配線自体の抵抗を利用して遅延時間を
得ているので、極小な遅延時間調整を可能にする。さら
に、遅延配線の有効無効を選択できる切断部は例えば最
上層に形成されるため、外部から意図的に切断すること
が容易であり、フォトマスクの修正も最上層だけになる
ため、開発の低コスト化及び期間短縮化を達成すること
ができる。
【図面の簡単な説明】
【図１】本発明に係る信号遅延調整回路の一実施形態を
示す回路図である。
【図２】図１の信号遅延調整回路の一実施例を示す部分
的な配置図である。
【図３】従来の信号遅延調整回路の第１例を示す回路図
である。
【図４】従来の信号遅延調整回路の第２例を示す回路図
である。
【符号の説明】
１ 信号遅延調整回路 ２ 前段回路 ３ 次段回路 ４ 信号配線 ４’，７’ アルミニウム配線層 ５，６ 遅延配線 ５’ タングステン配線層 ５ａ，５ｂ，６ａ，６ｂ 接続部 ５ａ’，５ｂ’ スルーホール ７，８ 切断部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 21/8242

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 前段回路と次段回路とを接続する信号配
    線と、この信号配線の上又は下に絶縁層を介して形成さ
    れた遅延配線と、前記信号配線に形成され当該信号配線
    を切断可能とした切断部と、この切断部の両側方向にそ
    れぞれ形成され前記信号配線と前記遅延配線とを接続す
    る接続部とを備え、前記切断部を切断した場合としない
    場合とで、前記前段回路と前記次段回路との間の配線抵
    抗が異なるようにした、半導体装置の信号遅延調整回
    路。
  2. 【請求項２】 前記遅延配線は前記信号配線の下に形成
    されている請求項１記載の半導体装置の信号遅延調整回
    路。
  3. 【請求項３】 前記接続部は前記遅延配線の両端に形成
    されている請求項１又は２記載の半導体装置の信号遅延
    調整回路。
  4. 【請求項４】 前記接続部間の遅延配線は、蛇行配線と
    して配線長を長くすることにより抵抗値を増大させたも
    のである請求項３記載の半導体装置の信号遅延調整回
    路。
JP9239389A 1997-09-04 1997-09-04 半導体装置の信号遅延調整回路 Pending JPH1187622A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP9239389A JPH1187622A (ja) 1997-09-04 1997-09-04 半導体装置の信号遅延調整回路
KR1019980036449A KR19990029535A (ko) 1997-09-04 1998-09-04 가변 지연 회로를 구비한 다층 반도체 구조의 반도체 장치
US09/146,955 US6093954A (en) 1997-09-04 1998-09-04 Semiconductor device having variable delay circuit having multi-layered semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9239389A JPH1187622A (ja) 1997-09-04 1997-09-04 半導体装置の信号遅延調整回路

Publications (1)

Publication Number Publication Date
JPH1187622A true JPH1187622A (ja) 1999-03-30

Family

ID=17044065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9239389A Pending JPH1187622A (ja) 1997-09-04 1997-09-04 半導体装置の信号遅延調整回路

Country Status (3)

Country Link
US (1) US6093954A (ja)
JP (1) JPH1187622A (ja)
KR (1) KR19990029535A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4364515B2 (ja) * 2003-01-09 2009-11-18 Ｏｋｉセミコンダクタ株式会社 ヒューズレイアウト，及びトリミング方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128745A (en) * 1989-07-05 1992-07-07 Seiko Instruments, Inc. Semiconductor device with thin film resistor
JP2664793B2 (ja) * 1990-04-06 1997-10-22 株式会社東芝 半導体装置の製造方法
JPH0575062A (ja) * 1991-09-13 1993-03-26 Hitachi Ltd 半導体装置
US5682049A (en) * 1995-08-02 1997-10-28 Texas Instruments Incorporated Method and apparatus for trimming an electrical value of a component of an integrated circuit

Also Published As

Publication number Publication date
US6093954A (en) 2000-07-25
KR19990029535A (ko) 1999-04-26

Similar Documents

Publication Publication Date Title
US6661092B2 (en) Memory module
US6021071A (en) Semiconductor integrated circuit
JP3157681B2 (ja) 論理データ入力ラッチ回路
US6630850B2 (en) Semiconductor integrated circuit including command decoder for receiving control signals
EP0771072B1 (en) Input circuit for mode setting
JPH1187622A (ja) 半導体装置の信号遅延調整回路
US5664166A (en) System for generating a variable signal in response to a toggle signal selectively delayed using a clock edge and time delay measured from the clock edge
US6088253A (en) Semiconductor memory device and method for forming same
US20020036301A1 (en) Semiconductor integrated circuit device
US5454116A (en) Semiconductor integrated circuit with external clock signal and reduced data output delay
US9537474B2 (en) Transforming a phase-locked-loop generated chip clock signal to a local clock signal
JP4887563B2 (ja) 半導体装置
JPH08307222A (ja) 集積回路
JPH0677806A (ja) 半導体記憶装置の出力回路
JPH0575062A (ja) 半導体装置
JP2004334271A (ja) 半導体装置及びその設計方法
JP3250486B2 (ja) 半導体装置
KR100594210B1 (ko) 고속 반도체 메모리장치의 출력 드라이버들의 효율적인 배치
JPH0927554A (ja) 半導体電子回路
JPH06311022A (ja) 半導体論理回路装置
JP2000349606A (ja) 半導体集積回路装置
JPH04312970A (ja) 出力バッファ回路
JP2872174B2 (ja) マスタースライス方式の半導体集積回路及びそのレイアウト方法
JPH01125952A (ja) マスタスライス集積回路
JPH11339475A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20000523