JPH08307222A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH08307222A JPH08307222A JP11217095A JP11217095A JPH08307222A JP H08307222 A JPH08307222 A JP H08307222A JP 11217095 A JP11217095 A JP 11217095A JP 11217095 A JP11217095 A JP 11217095A JP H08307222 A JPH08307222 A JP H08307222A
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- JP
- Japan
- Prior art keywords
- chip select
- select signal
- pattern
- integrated circuit
- poly silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 メモリデバイス等の集積回路において、出力
バッファ回路６ａ〜６ｎが同時にオン状態になることを
防止し、ラッシュカレントによる誤動作を防止する。 【構成】 チップセレクト信号ＣＥを伝搬するために、
ある程度の抵抗率を有するポリシリコンパターン４を用
いた。ポリシリコンパターン４と半導体基板との間には
浮遊容量が存在するから、ポリシリコンパターン４は分
布定数回路になる。これにより、チップセレクト信号Ｃ
Ｅはポリシリコンパターン４上で遅延されつつ伝搬さ
れ、出力バッファ回路６ａ〜６ｎがオン状態になるタイ
ミングは時間軸上で分散される。
バッファ回路６ａ〜６ｎが同時にオン状態になることを
防止し、ラッシュカレントによる誤動作を防止する。 【構成】 チップセレクト信号ＣＥを伝搬するために、
ある程度の抵抗率を有するポリシリコンパターン４を用
いた。ポリシリコンパターン４と半導体基板との間には
浮遊容量が存在するから、ポリシリコンパターン４は分
布定数回路になる。これにより、チップセレクト信号Ｃ
Ｅはポリシリコンパターン４上で遅延されつつ伝搬さ
れ、出力バッファ回路６ａ〜６ｎがオン状態になるタイ
ミングは時間軸上で分散される。
Description
【０００１】
【産業上の利用分野】この発明は、メモリデバイス等の
集積回路に関する。
集積回路に関する。
【０００２】
【従来の技術】一般的に、ＲＡＭやＲＯＭ等のメモリデ
バイスにあってはチップセレクト端子が設けられてお
り、ここに供給されるチップセレクト信号が所定レベル
（例えば“１”）になった場合にのみ、記憶内容の読出
し等が可能になっている。すなわち、これらメモリデバ
イスの最終出力段にはトライステートバッファが設けら
れており、チップセレクト信号が所定レベルでなければ
これらトライステートバッファはハイインピーダンス状
態（以下、オフ状態という）になる。
バイスにあってはチップセレクト端子が設けられてお
り、ここに供給されるチップセレクト信号が所定レベル
（例えば“１”）になった場合にのみ、記憶内容の読出
し等が可能になっている。すなわち、これらメモリデバ
イスの最終出力段にはトライステートバッファが設けら
れており、チップセレクト信号が所定レベルでなければ
これらトライステートバッファはハイインピーダンス状
態（以下、オフ状態という）になる。
【０００３】
【発明が解決しようとする課題】ところで、これらトラ
イステートバッファの出力端は、プリント配線等を介し
て他の集積回路等に接続される。従って、これら出力端
には浮遊容量が存在する。従って、全てのトライステー
トバッファを同時にオン状態（ハイインピーダンス以外
の状態）にすると、これら浮遊容量を充電するために、
メモリデバイスに一時的に大電流が流れる。
イステートバッファの出力端は、プリント配線等を介し
て他の集積回路等に接続される。従って、これら出力端
には浮遊容量が存在する。従って、全てのトライステー
トバッファを同時にオン状態（ハイインピーダンス以外
の状態）にすると、これら浮遊容量を充電するために、
メモリデバイスに一時的に大電流が流れる。
【０００４】このような一時的な大電流は、それ自体が
ノイズとなり誤動作の原因になる。また、一時的に大電
流が流れることにより、メモリデバイスの電源電圧が低
下し、ノイズマージンが下がり、これによって誤動作の
起こる可能性が一層増大する。この発明は上述した事情
に鑑みてなされたものであり、チップ制御信号に起因す
る誤動作を低減できる集積回路を提供することを第１の
目的としている。また、集積回路におけるスペースを犠
牲にすることなく誤動作を低減することを第２の目的と
している。
ノイズとなり誤動作の原因になる。また、一時的に大電
流が流れることにより、メモリデバイスの電源電圧が低
下し、ノイズマージンが下がり、これによって誤動作の
起こる可能性が一層増大する。この発明は上述した事情
に鑑みてなされたものであり、チップ制御信号に起因す
る誤動作を低減できる集積回路を提供することを第１の
目的としている。また、集積回路におけるスペースを犠
牲にすることなく誤動作を低減することを第２の目的と
している。
【０００５】
【課題を解決するための手段】上記課題を解決するため
請求項１記載の構成にあっては、チップ制御信号に基づ
いて複数のバッファのオン／オフを行う集積回路におい
て、前記チップ制御信号を遅延させつつ前記複数のバッ
ファに供給する遅延手段を設けたことを特徴とする。
請求項１記載の構成にあっては、チップ制御信号に基づ
いて複数のバッファのオン／オフを行う集積回路におい
て、前記チップ制御信号を遅延させつつ前記複数のバッ
ファに供給する遅延手段を設けたことを特徴とする。
【０００６】また、請求項２記載の構成にあっては、請
求項１記載の集積回路において、前記遅延手段は、抵抗
パターンと該抵抗パターンに対する浮遊容量とによって
構成されることを特徴とする。
求項１記載の集積回路において、前記遅延手段は、抵抗
パターンと該抵抗パターンに対する浮遊容量とによって
構成されることを特徴とする。
【０００７】
【作用】請求項１記載の構成にあっては、遅延手段はチ
ップ制御信号を遅延させつつ伝送するから、複数のバッ
ファがオン状態になるタイミングは時間軸上で分散さ
れ、集積回路に集中的な大電流が流れることは防止され
る。
ップ制御信号を遅延させつつ伝送するから、複数のバッ
ファがオン状態になるタイミングは時間軸上で分散さ
れ、集積回路に集中的な大電流が流れることは防止され
る。
【０００８】さらに、請求項２記載の構成にあっては、
抵抗パターンと該抵抗パターンに対する浮遊容量とによ
って遅延手段が構成されるから、遅延手段を設けるため
の追加のスペースが不要になる。
抵抗パターンと該抵抗パターンに対する浮遊容量とによ
って遅延手段が構成されるから、遅延手段を設けるため
の追加のスペースが不要になる。
【０００９】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１において１はチップセレクト用入
力パッドであり、ここにチップセレクト信号ＣＥが供給
される。なお、チップセレクト信号ＣＥは、“１”であ
る場合にチップの選択を指令するものとする。２はバッ
ファ回路であり、チップセレクト信号ＣＥをバッファリ
ングして出力する。
ついて説明する。図１において１はチップセレクト用入
力パッドであり、ここにチップセレクト信号ＣＥが供給
される。なお、チップセレクト信号ＣＥは、“１”であ
る場合にチップの選択を指令するものとする。２はバッ
ファ回路であり、チップセレクト信号ＣＥをバッファリ
ングして出力する。
【００１０】３はメタルパターンであり、低い抵抗率を
有し、該チップセレクト信号ＣＥを伝送する。４はポリ
シリコンパターンであり、メタルパターン３と同程度の
幅を有するとともに、メタルパターン３の「３００倍」
程度の抵抗率を有する。ポリシリコンパターン４はメタ
ルパターン３に接合され、チップセレクト信号ＣＥを伝
送する。６ａ〜６ｎは出力バッファ回路であり、チップ
セレクト信号ＣＥが“１”になるとオン状態になり、対
応する入力信号をバッファリングして出力パッド５ａ〜
５ｎを介して出力する一方、チップセレクト信号ＣＥが
“０”であればオフ状態になる。
有し、該チップセレクト信号ＣＥを伝送する。４はポリ
シリコンパターンであり、メタルパターン３と同程度の
幅を有するとともに、メタルパターン３の「３００倍」
程度の抵抗率を有する。ポリシリコンパターン４はメタ
ルパターン３に接合され、チップセレクト信号ＣＥを伝
送する。６ａ〜６ｎは出力バッファ回路であり、チップ
セレクト信号ＣＥが“１”になるとオン状態になり、対
応する入力信号をバッファリングして出力パッド５ａ〜
５ｎを介して出力する一方、チップセレクト信号ＣＥが
“０”であればオフ状態になる。
【００１１】次に、図１の等価回路を図２に示す。ポリ
シリコンパターン４と半導体基板（接地レベル）との間
には浮遊容量が存在するため、ポリシリコンパターン４
は分布定数回路になる。従って、バッファ回路２から出
力されたチップセレクト信号ＣＥは、遅延されつつ伝送
されることになる。
シリコンパターン４と半導体基板（接地レベル）との間
には浮遊容量が存在するため、ポリシリコンパターン４
は分布定数回路になる。従って、バッファ回路２から出
力されたチップセレクト信号ＣＥは、遅延されつつ伝送
されることになる。
【００１２】上記構成において、バッファ回路２の出力
端におけるチップセレクト信号ＣＥが“１”になると、
出力バッファ回路６ａ〜６ｎは、順次オン状態に設定さ
れることになる。従って、出力バッファ回路６ａ〜６ｎ
に流入するラッシュカレントは時間軸上で分散され、電
源電圧の低下も抑制することができ、誤動作を低減する
ことが可能になる。ここで、出力バッファ回路６ａ〜６
ｎがオン状態に遷移する時間差は「１ｎｓｅｃ」程度に
しておくとよい。この程度の時間差であれば、一般的な
用途には支障はなく、ラッシュカレントを時間軸上で充
分に分散させることが可能だからである。
端におけるチップセレクト信号ＣＥが“１”になると、
出力バッファ回路６ａ〜６ｎは、順次オン状態に設定さ
れることになる。従って、出力バッファ回路６ａ〜６ｎ
に流入するラッシュカレントは時間軸上で分散され、電
源電圧の低下も抑制することができ、誤動作を低減する
ことが可能になる。ここで、出力バッファ回路６ａ〜６
ｎがオン状態に遷移する時間差は「１ｎｓｅｃ」程度に
しておくとよい。この程度の時間差であれば、一般的な
用途には支障はなく、ラッシュカレントを時間軸上で充
分に分散させることが可能だからである。
【００１３】さらに、本実施例によれば、遅延手段を設
けるための追加のスペースは不要である。すなわち、従
来のものにあってもチップセレクト信号ＣＥを伝送する
ことは必要であり、そのために導体パターンが用いられ
ていた。本実施例のものは、この導体パターンに代えて
抵抗パターンを用いたため、スペース上の不利を起こす
ことなく、誤動作を低減することができる。
けるための追加のスペースは不要である。すなわち、従
来のものにあってもチップセレクト信号ＣＥを伝送する
ことは必要であり、そのために導体パターンが用いられ
ていた。本実施例のものは、この導体パターンに代えて
抵抗パターンを用いたため、スペース上の不利を起こす
ことなく、誤動作を低減することができる。
【００１４】なお、本発明は上述した実施例に限定され
るものではなく、例えば以下のように種々の変形が可能
である。 上記実施例においてはチップセレクト信号ＣＥは
“１”でオン状態になるものであったが、本発明は
“０”でオン状態になる集積回路に対しても同様に適用
することができる。また、チップ制御信号はチップセレ
クト信号に限定されるわけではなく、出力イネーブル信
号等、出力の可否を設定する信号であればあらゆるもの
が含まれる。
るものではなく、例えば以下のように種々の変形が可能
である。 上記実施例においてはチップセレクト信号ＣＥは
“１”でオン状態になるものであったが、本発明は
“０”でオン状態になる集積回路に対しても同様に適用
することができる。また、チップ制御信号はチップセレ
クト信号に限定されるわけではなく、出力イネーブル信
号等、出力の可否を設定する信号であればあらゆるもの
が含まれる。
【００１５】上記実施例においては、遅延手段として
ポリシリコンパターン４を用いたが、ポリシリコンパタ
ーン４に代えてポリサイドパターンあるいは拡散抵抗
等、各種の抵抗パターンを用いてもよい。例えば、ポリ
シリコンパターン４に代えてポリサイドパターンを用い
た場合、抵抗率はメタルパターン３の「６０倍」程度に
なるから、これに応じてパターンの幅等を変更するとよ
い。また、ポリシリコンパターン４に代えて、抵抗パタ
ーン以外の遅延手段を用いてもよい。例えば、半導体基
板上に充分なスペースの余裕がある場合には、複数のバ
ッファ回路を直列に接続してチップセレクト信号ＣＥを
伝送させ、これらバッファ回路の接続点の信号によって
出力バッファ回路６ａ〜６ｎのオン／オフ状態を設定し
てもよい。
ポリシリコンパターン４を用いたが、ポリシリコンパタ
ーン４に代えてポリサイドパターンあるいは拡散抵抗
等、各種の抵抗パターンを用いてもよい。例えば、ポリ
シリコンパターン４に代えてポリサイドパターンを用い
た場合、抵抗率はメタルパターン３の「６０倍」程度に
なるから、これに応じてパターンの幅等を変更するとよ
い。また、ポリシリコンパターン４に代えて、抵抗パタ
ーン以外の遅延手段を用いてもよい。例えば、半導体基
板上に充分なスペースの余裕がある場合には、複数のバ
ッファ回路を直列に接続してチップセレクト信号ＣＥを
伝送させ、これらバッファ回路の接続点の信号によって
出力バッファ回路６ａ〜６ｎのオン／オフ状態を設定し
てもよい。
【００１６】
【発明の効果】以上説明したように、請求項１記載の構
成によれば、集中的な大電流を防止することによって集
積回路の誤動作を防止することができる。また、請求項
２記載の構成によれば、抵抗パターンと該抵抗パターン
に対する浮遊容量とによって遅延手段を構成したから、
集積回路におけるスペースを犠牲にすることなく誤動作
を低減することができる。
成によれば、集中的な大電流を防止することによって集
積回路の誤動作を防止することができる。また、請求項
２記載の構成によれば、抵抗パターンと該抵抗パターン
に対する浮遊容量とによって遅延手段を構成したから、
集積回路におけるスペースを犠牲にすることなく誤動作
を低減することができる。
【図１】 一実施例の構成を示すブロック図である。
【図２】 一実施例の等価回路の回路図である。
４ ポリシリコンパターン（遅延手段）
Claims (2)
- 【請求項１】 チップ制御信号に基づいて複数のバッフ
ァのオン／オフを行う集積回路において、 前記チップ制御信号を遅延させつつ前記複数のバッファ
に供給する遅延手段を設けたことを特徴とする集積回
路。 - 【請求項２】 前記遅延手段は、抵抗パターンと該抵抗
パターンに対する浮遊容量とによって構成されることを
特徴とする請求項１記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217095A JPH08307222A (ja) | 1995-05-10 | 1995-05-10 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217095A JPH08307222A (ja) | 1995-05-10 | 1995-05-10 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307222A true JPH08307222A (ja) | 1996-11-22 |
Family
ID=14580008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11217095A Pending JPH08307222A (ja) | 1995-05-10 | 1995-05-10 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475893B1 (ko) * | 1997-12-30 | 2005-06-13 | 주식회사 하이닉스반도체 | 데이터입출력버퍼 |
-
1995
- 1995-05-10 JP JP11217095A patent/JPH08307222A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475893B1 (ko) * | 1997-12-30 | 2005-06-13 | 주식회사 하이닉스반도체 | 데이터입출력버퍼 |
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