KR100594210B1

KR100594210B1 - 고속 반도체 메모리장치의 출력 드라이버들의 효율적인 배치

Info

Publication number: KR100594210B1
Application number: KR1019990061336A
Authority: KR
Inventors: 송호성
Original assignee: 삼성전자주식회사
Priority date: 1999-12-23
Filing date: 1999-12-23
Publication date: 2006-07-03
Anticipated expiration: 2019-12-23
Also published as: KR20010057919A

Abstract

다수개의 입출력 패드들을 통한 데이터의 출력시점(tQ)이 거의 일정하게 되도록 출력 드라이버들이 효율적으로 배치되는 고속 반도체 메모리장치가 개시된다. 상기 고속 반도체 메모리장치는, 복수개의 입출력 패드들, 칩 내부로부터 각각의 데이터를 받아 상기 입출력 패드들중 대응되는 입출력 패드로 출력하는 복수개의 출력 드라이버들, 및 상기 출력 드라이버들에 접지전압을 공급하기 위한 복수개의 접지 패드들을 구비하고, 상기 출력 드라이버들은 각각 상기 접지 패드들중 하나와 대응되는 출력 패드 사이에 배치되고 상기 각 출력 드라이버로부터 상기 접지패드까지의 거리가 모두 동일한 것을 특징으로 한다.

Description

고속 반도체 메모리장치의 출력 드라이버들의 효율적인 배치{Effective arrangement of output drivers in high speed memory device}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 고속 반도체 메모리장치의 데이터 출력부의 블록도이다.

도 2는 고속 반도체 메모리장치에 있어서 종래기술에 따른 출력 드라이버들의 배치를 나타내는 도면이다.

도 3은 고속 반도체 메모리장치에 있어서 본 발명에 따른 출력 드라이버들의 배치를 나타내는 도면이다.

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 고속 반도체 메모리장치에 있어서 출력 드라이버들의 효율적 배치에 관한 것이다.

반도체 메모리장치는 고집적화, 저전력화, 및 고속화되어 가는 추세이다. 즉 좀더 많은 데이터를 좀더 빠른 속도로 처리하고 좀더 적은 전력을 소모하는 반도체 메모리장치가 요구되고 있다. 이에 따라 반도체 메모리장치의 고속동작을 위해 시 스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되었다. 또한 근래에는 더 높은 동작속도의 요구에 따라, 클럭의 상승에지 및 하강에지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 싱크로너스 디램 및 램버스(RamBus) 디램이 개발되었다.

특히 램버스 디램과 같은 고속 반도체 메모리장치에서는 800Mbps 이상의 고속 데이터 출력을 실현하기 위해서 레이아웃 배치가 중요하며 특히 데이터 출력과 관련된 출력 드라이버들의 배치가 매우 중요하다.

좀더 설명하면, 램버스 디램에서는 외부클럭에 동기되어 다수개의 입출력 패드들을 통해 데이터가 출력되는 시점(tQ)이 거의 일정한 것이 바람직하다. 그런데 입출력 패드들을 통한 데이터의 출력시점(tQ)이 서로 다를 경우에는, 램버스 디램이 채용되는 시스템에서 콘트롤러와 같은 다른 반도체 장치가 램버스 디램의 출력 데이터를 가져오는(fetch) 시점이 달라지게 되며 이로 인하여 시스템 성능이 떨어지게 된다.

따라서 반도체 메이커에서는 램버스 디램 테스트시 입출력 패드들을 통한 데이터의 출력시점(tQ)을 소정의 기준사양에 따라 테스트하여 그 기준사양을 벗어나는 램버스 디램을 불량으로 처리한다. 이에 따라 테스트시 램버스 디램이 정상 동작하더라도 데이터의 출력시점(tQ) 불량에 기인하여 수율(Yield)이 감소될 수 있다.

따라서 본 발명이 이루고자하는 기술적 과제는, 다수개의 입출력 패드들을 통한 데이터의 출력시점(tQ)이 거의 일정하게 되도록 출력 드라이버들이 효율적으로 배치되는 고속 반도체 메모리장치를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 고속 반도체 메모리장치는, 복수개의 입출력 패드들, 칩 내부로부터 각각의 데이터를 받아 상기 입출력 패드들중 대응되는 입출력 패드로 출력하는 복수개의 출력 드라이버들, 및 상기 출력 드라이버들에 접지전압을 공급하기 위한 복수개의 접지 패드들을 구비하고, 상기 출력 드라이버들은 각각 상기 접지 패드들중 하나와 대응되는 출력 패드 사이에 배치되고 상기 각 출력 드라이버로부터 상기 접지패드까지의 거리가 모두 동일한 것을 특징으로 한다.

여기에서 상기 입출력 패드들중 하나, 상기 출력 드라이버들중 하나, 상기 접지 패드들중 하나, 상기 출력 드라이버들중 다른 하나, 및 상기 입출력 패드들중 다른 하나가 일렬로 순차적으로 배치되고, 이러한 배치가 반복된다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 이해를 돕기 위한 것으로서 고속 반도체 메모리장치, 즉 램버스 디램의 데이터 출력부의 블록도이다.

도 1을 참조하면, 램버스 디램은 데이터 출력과 관련하여, 동일한 형태의 복수개의 출력 드라이버들(OD0 내지 ODn)과, 복수개의 입출력 패드들(DQ0 내지 DQn)과, 내부전압 변환기(Internal Voltage Converter)(13), 및 기준전압 발생기(11)를 구비한다.

상기 복수개의 출력 드라이버들(OD0 내지 ODn)은 소정의 전압레벨을 갖는 제어신호(Vgate)에 응답하여 칩 내부로부터 각각의 데이터(q0 내지 qn)를 받아 복수개의 입출력 패드들(DQ0 내지 DQn)중 대응되는 입출력 패드로 동시에 출력한다.

상기 출력 드라이버들(OD0 내지 ODn) 각각은, 대응되는 입출력 패드와 접지전압(VSS) 사이에 직렬연결되는 두개의 엔모스 트랜지스터들(N1,N2)을 구비한다. 상기 엔모스 트랜지스터(N1)는 높은 출력 임피던스(High Output Impedence)를 갖고 포화영역에서 동작되도록 상기 엔모스 트랜지스터(N1)의 게이트에는 상기 소정의 전압레벨을 갖는 제어신호(Vgate)가 인가된다. 그 이유는 데이터 출력특성을 안정화시키기 위해서이다. 또한 상기 엔모스 트랜지스터(N2)의 게이트에는 각각의 데이터(q0 내지 qn)가 인가된다.

좀더 설명하면 상기 출력 드라이버들(OD0 내지 ODn) 각각은 오픈 드레인(Open Drain) 형 출력 드라이버로서, 상기 제어신호(Vgate)가 소정의 전압레벨로 활성화되고 또한 대응되는 데이터(q0 내지 qn)가 하이레벨일 경우 상기 엔모스 트랜지스터들(N1,N2)이 턴온된다. 이에 따라 시스템에서 버스라인(미도시)을 경유하여 상기 입출력 패드와 연결되는 종지저항(Termination Resistor)(미도시)과 상기 출력 드라이버를 통해 소정의 출력 저전류(Output Low Current, IOL)가 흐르게 되며, 따라서 상기 입출력 패드의 출력 저전압(Output Low Voltage, VOL)은 약 1.0볼트 이하가 된다. 즉 상기 입출력 패드로 출력되는 데이터는 "로우"레벨이 된다.

그런데 상기 출력 저전류(IOL)는 온도, 동작 전원전압, 제조공정 등의 변화에 무관하게 각 칩마다 또한 각 입출력 패드마다 거의 균일하게 흘러야 한다. 그렇지 않을 경우에는 각 칩마다 또한 각 입출력 패드마다 상기 출력 저전압(VOL)이 달라지게 됨으로 인하여 외부클럭에 동기되어 입출력 패드들을 통해 데이터가 출력되는 시점(tQ)이 서로 달라지게 된다. 이러한 경우에는 상술한 바와 같이 시스템 성능이 떨어지게 된다.

따라서 램버스 디램에서는 입출력 패드들을 통한 데이터의 출력시점(tQ)을 각 칩마다 또한 각 입출력 패드마다 거의 일정하게 유지시키는 것이 매우 중요하다.

상기 내부전압 변환기(13)는 상기 기준전압 발생기(11)로부터 제공되는 기준전압(Vref)에 응답하여 상기 소정의 전압레벨을 갖는 제어신호(Vgate)를 발생한다. 상기 내부전압 변환기(13) 및 상기 기준전압 발생기(11)는 램버스 디램에서 통상 사용되는 회로들로서 여기에서 상세한 설명은 생략하겠다.

도 2는 램버스 디램에 있어서 종래기술에 따른 출력 드라이버들의 배치를 나타내는 도면이다.

도 2를 참조하면, 종래기술에서는 두개의 접지 패드들(VSS1,VSS2) 사이에 복 수개의 입출력 패드들(DQ0 내지 DQ3)이 일렬로 배치되고, 상기 입출력 패드들에 대응되는 복수개의 출력 드라이버들(OD0 내지 OD3)이 상기 입출력 패드들 전면에 배치된다. 또한 이러한 배치가 반복된다. 한편 도 2에서는 예로서 두개의 접지 패드들(VSS1,VSS2) 사이에 4개의 입출력 패드들이 배치된 경우가 도시되어 있다.

상기 접지 패드들(VSS1,VSS2)은 상기 출력 드라이버들(OD0 내지 OD3) 및 램버스 디램의 내부회로들에 접지전압을 공급하기 위한 것으로서, 상기 접지 패드들(VSS1,VSS2)과 상기 출력 드라이버들(OD0 내지 OD3)은 제조시 메탈과 같은 라인으로 서로 연결된다.

여기에서 상기 입출력 패드(DQ0)는 상기 출력 드라이버(OD0)에 대응된다. 즉 상기 출력 드라이버(OD0)은 칩 내부로부터 데이터를 받아 상기 입출력 패드(DQ0)로 출력한다. 이와 마찬가지로 상기 입출력 패드들(DQ1 내지 DQ3)은 각각 상기 출력 드라이버들(OD1 내지 OD3) 각각에 대응된다.

그런데 도 2에 도시된 종래기술에 따른 출력 드라이버들의 배치에서는, 각 출력 드라이버(OD0 내지 OD3)로부터 접지패드(VSS1,VSS2) 까지의 거리가 서로 다르게 되며 이로 인하여 각 출력 드라이버(OD0 내지 OD3)로부터 접지패드(VSS1,VSS2) 까지의 저항(R1 내지 R5)이 서로 달라지게 된다. 이로 인하여 램버스 디램 동작시 각 입출력 패드마다 출력 저전류(IOL)가 달라지게 되며, 결국 입출력 패드들을 통해 데이터가 출력되는 시점(tQ)이 각 입출력 패드마다 서로 달라지게 된다.

따라서 도 2에 도시된 바와 같은 배치를 갖는 램버스 디램은, 데이터의 출력시점(tQ)이 각 입출력 패드마다 서로 달라짐으로 인하여 시스템에 채용될 경우 시 스템 성능을 떨어뜨리는 단점이 있으며 또한 테스트시 수율(Yield)을 감소시키는 단점이 있다.

도 3은 램버스 디램에 있어서 본 발명에 따른 출력 드라이버들의 배치를 나타내는 도면이다.

도 3을 참조하면, 본 발명에서는 출력 드라이버들(OD0 내지 OD3)은 각각 접지 패드들(VSS1,VSS2)중 하나와 대응되는 입출력 패드 사이에 배치된다. 즉 상기 출력 드라이버(OD0)는 접지 패드(VSS1)와 출력 드라이버(OD0)에 대응되는 입출력 패드(DQ0) 사이에 배치된다. 또한 상기 출력 드라이버(OD1)는 접지 패드(VSS1)와 출력 드라이버(OD1)에 대응되는 입출력 패드(DQ1) 사이에 배치된다.

이와 마찬가지로 상기 출력 드라이버(OD2)는 접지 패드(VSS2)와 출력 드라이버(OD2)에 대응되는 입출력 패드(DQ2) 사이에 배치된다. 또한 상기 출력 드라이버(OD3)는 접지 패드(VSS2)와 출력 드라이버(OD3)에 대응되는 입출력 패드(DQ3) 사이에 배치된다.

다시말해 입출력 패드(DQ0), 입출력 패드(DQ0)에 대응되는 출력 드라이버(OD0), 접지 패드(VSS1), 출력 드라이버(OD1), 및 출력 드라이버(OD1)에 대응되는 입출력 패드(DQ1)이 일렬로 순차적으로 배치된다. 또한 입출력 패드(DQ2), 입출력 패드(DQ2)에 대응되는 출력 드라이버(OD2), 접지 패드(VSS2), 출력 드라이버(OD3), 및 출력 드라이버(OD3)에 대응되는 입출력 패드(DQ3)가 일렬로 순차적으로 배치된다. 또한 이러한 배치가 반복된다.

한편 상술한 바와 같은 배치가 가능한 것은 접지 패드들의 갯수 및 위치가 바뀌더라도 CSP(Chip Scaling Package)에 의해 본딩(Bonding)이 가능하기 때문이다.

상기 접지 패드(VSS1)은 상기 출력 드라이버들(OD0, OD1)에 접지전압을 공급하기 위한 것이고, 상기 접지 패드(VSS2)은 상기 출력 드라이버들(OD2, OD3)에 접지전압을 공급하기 위한 것이다. 상기 접지 패드(VSS1)와 상기 출력 드라이버들(OD0, OD1)은 제조시 메탈과 같은 라인으로 서로 연결되고, 마찬가지로 상기 접지 패드(VSS2)와 상기 출력 드라이버들(OD2, OD3)은 제조시 메탈과 같은 라인으로 서로 연결된다.

이상에서 설명한 본 발명에 따른 배치에서는, 각 출력 드라이버(OD0 내지 OD3)로부터 접지패드(VSS1,VSS2) 까지의 거리가 모두 동일해 진다. 즉 상기 출력 드라이버(OD0)로부터 접지 패드(VSS1) 까지의 거리, 상기 출력 드라이버(OD1)으로부터 접지 패드(VSS1) 까지의 거리, 상기 출력 드라이버(OD2)로부터 접지 패드(VSS2) 까지의 거리, 상기 출력 드라이버(OD3)으로부터 접지 패드(VSS2) 까지의 거리가 모두 동일해 진다. 이에 따라 각 출력 드라이버(OD0 내지 OD3)로부터 접지패드 까지의 저항이 거의 모두 동일해 진다.

따라서 도 3에 도시된 바와 같은 본 발명에 따른 배치를 갖는 램버스 디램에서는, 램버스 디램 동작시 각 입출력 패드(DQ0 내지 DQ3)의 출력 저전류(IOL)가 거의 동일해 지게 되며, 결국 입출력 패드들(DQ0 내지 DQ3)을 통해 데이터가 출력되는 시점(tQ)이 거의 동일해 지게 된다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예컨데 램버스 디램에 대하여 본 발명에 따른 배치를 설명하였으나 본 발명에 따른 배치가 다른 고속 반도체 메모리장치에 적용될 수 있음은 자명하다.

그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 배치를 갖는 고속 반도체 메모리장치에서는 동작시 입출력 패드들을 통해 데이터가 출력되는 시점(tQ)이 거의 동일해 지게 되므로, 시스템에 채용될 경우 시스템 성능을 향상시킬 수 있으며 또한 테스트시 수율(Yield)을 증가시킬 수 있는 장점이 있다.

Claims

복수개의 입출력 패드들;

칩 내부로부터 각각의 데이터를 받아 상기 입출력 패드들중 대응되는 입출력 패드로 출력하는 복수개의 출력 드라이버들;

상기 출력 드라이버들에 접지전압을 공급하기 위한 복수개의 접지 패드들을 구비하고,

상기 입출력 패드들중 하나, 상기 출력 드라이버들중 하나, 상기 접지 패드들중 하나, 상기 출력 드라이버들중 다른 하나, 및 상기 입출력 패드들중 다른 하나가 일렬로 순차적으로 배치되고, 상기 하나의 입출력 패드는 상기 하나의 출력 드라이버에 대응되고 상기 다른 하나의 입출력 패드는 상기 다른 하나의 출력 드라이버에 대응되며, 상기 하나의 출력 드라이버로부터 상기 하나의 접지 패드까지의 거리와 상기 다른 하나의 출력 드라이버로부터 상기 하나의 접지 패드까지의 거리가 동일한 것을 특징으로 하는 반도체 메모리장치.
삭제
제1항에 있어서, 상기 출력 드라이버들 각각은,

상기 대응되는 입출력 패드에 접속되는 드레인과 소정의 제어신호가 인가되는 게이트를 갖는 제1엔모스 트랜지스터; 및

상기 제1엔모스 트랜지스터의 소오스에 접속되는 드레인, 상기 각각의 데이터가 인가되는 게이트, 및 접지전압이 인가되는 소오스를 갖는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.