KR100780595B1 - 반도체 메모리 소자 및 그 구동방법 - Google Patents
반도체 메모리 소자 및 그 구동방법 Download PDFInfo
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Abstract
Description
Claims (13)
- 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하기 위한 클럭 인에이블 신호 버퍼링 수단;다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하기 위한 어드레스 버퍼 제어 수단; 및상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 어드레스 신호를 버퍼링하기 위한 어드레스 버퍼링 수단을 구비하는 반도체 메모리 소자.
- 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하기 위한 클럭 인에이블 신호 버퍼링 수단;다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하기 위한 어드레스 버퍼 제어 수단;상기 버퍼 인에이블 신호에 응답하여 할당된 어드레스 신호를 버퍼링하기 위한 다수의 제1 어드레스 버퍼링 수단; 및상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 할당된 어드레스 신호를 버퍼링하기 위한 다수의 제2 어드레스 버퍼링 수단을 구비하는 반도체 메모리 소자.
- 제2항에 있어서,상기 버퍼 인에이블 신호에 응답하여 할당된 뱅크 어드레스 신호를 버퍼링하기 위한 다수의 뱅크 어드레스 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제2항 또는 제3항에 있어서,상기 다수의 제2 어드레스 버퍼링 수단은 각각,상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호를 조합하기 위한 인에이블 신호 조합부;상기 인에이블 신호 조합부의 출력신호에 응답하여 기준전압과 할당된 어드레스 신호의 전압 레벨을 비교하기 위한 제1 차동증폭 회로; 및상기 제1 차동증폭 회로의 출력신호를 버퍼링하여 내부 어드레스 신호로서 출력하기 위한 제1 버퍼링 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제4항에 있어서,상기 인에이블 신호 조합부는,상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호를 입력으로 하는 부정논리합 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제5항에 있어서,상기 다수의 제1 어드레스 버퍼링 수단은 각각,상기 버퍼 인에이블 신호를 반전시키기 위한 제1 인버터;상기 제1 인버터의 출력신호에 응답하여 기준전압과 할당된 어드레스 신호의 전압 레벨을 비교하기 위한 제2 차동증폭 회로; 및상기 제2 차동증폭 회로의 출력신호를 버퍼링하여 내부 어드레스 신호로서 출력하기 위한 제2 버퍼링 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제4항에 있어서,상기 다수의 제1 어드레스 버퍼링 수단은 어드레스 0번 내지 어드레스 10번에 대응하는 어드레스 버퍼인 것을 특징으로 하는 반도체 메모리 소자.
- 제7항에 있어서,상기 다수의 제2 어드레스 버퍼링 수단은 어드레스 11번, 어드레스 12번, 어드레스 13번에 대응하는 어드레스 버퍼인 것을 특징으로 하는 반도체 메모리 소자.
- 제8항에 있어서,상기 어드레스 버퍼 제어 수단은,상기 어스레스 11번에 대응하는 어드레스 버퍼를 위한 제1 어드레스 버퍼 인에이블 신호를 생성하기 위한 제1 어드레스 버퍼 인에이블 신호 생성부;상기 어스레스 12번에 대응하는 어드레스 버퍼를 위한 제2 어드레스 버퍼 인에이블 신호를 생성하기 위한 제2 어드레스 버퍼 인에이블 신호 생성부; 및상기 어스레스 13번에 대응하는 어드레스 버퍼를 위한 제3 어드레스 버퍼 인에이블 신호를 생성하기 위한 제3 어드레스 버퍼 인에이블 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제9항에 있어서,제2 어드레스 버퍼 인에이블 신호 생성부는,제1 내지 제4 뱅크 액티브 신호를 입력으로 하는 제1 부정논리곱 게이트;상기 제1 부정논리곱 게이트의 출력신호를 입력으로 하는 제1 인버터;상기 제1 인버터의 출력신호를 입력으로 하는 제2 인버터;상기 제2 인버터의 출력신호를 입력으로 하여 상기 제2 어드레스 버퍼 인에이블 신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제10항에 있어서,상기 제1 어드레스 버퍼 인에이블 신호 생성부는,병렬 테스트 모드 신호 및 X4 모드 신호를 입력으로 하는 부정논리합 게이트;상기 부정논리합 게이트의 출력신호 및 상기 제1 인버터의 출력신호를 입력으로 하는 제2 부정논리곱 게이트; 및상기 제2 부정논리곱 게이트의 출력신호를 입력으로 하여 상기 제1 어드레스 버퍼 인에이블 신호를 출력하기 위한 제4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제11항에 있어서,상기 제3 어드레스 버퍼 인에이블 신호 생성부는,상기 X4 모드 신호 및 X8 모드 신호를 입력으로 하는 제2 부정논리합 게이트;상기 제2 부정논리합 게이트의 출력신호를 입력으로 하는 제5 인버터;상기 제5 인버터의 출력신호 및 상기 제1 부정논리곱 게이트의 출력신호를 입력으로 하는 제3 부정논리곱 게이트;상기 제3 부정논리곱 게이트의 출력신호를 입력으로 하는 제6 인버터;상기 제6 인버터의 출력신호를 입력으로 하여 상기 제3 어드레스 버퍼 인에이블 신호를 출력하기 위한 제7 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하는 단계;다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하는 단계;상기 버퍼 인에이블 신호에 응답하여 제1 어드레스 신호를 버퍼링하는 단계; 및상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 제2 어드레스 신호를 버퍼링하는 단계을 포함하는 반도체 메모리 소자의 구동방법.
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- 2006-05-31 KR KR1020060049129A patent/KR100780595B1/ko active IP Right Grant
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