KR100780595B1 - 반도체 메모리 소자 및 그 구동방법 - Google Patents

반도체 메모리 소자 및 그 구동방법 Download PDF

Info

Publication number
KR100780595B1
KR100780595B1 KR1020060049129A KR20060049129A KR100780595B1 KR 100780595 B1 KR100780595 B1 KR 100780595B1 KR 1020060049129 A KR1020060049129 A KR 1020060049129A KR 20060049129 A KR20060049129 A KR 20060049129A KR 100780595 B1 KR100780595 B1 KR 100780595B1
Authority
KR
South Korea
Prior art keywords
enable signal
address
signal
address buffer
buffer enable
Prior art date
Application number
KR1020060049129A
Other languages
English (en)
Other versions
KR20070036644A (ko
Inventor
안용복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US11/529,260 priority Critical patent/US7616521B2/en
Publication of KR20070036644A publication Critical patent/KR20070036644A/ko
Application granted granted Critical
Publication of KR100780595B1 publication Critical patent/KR100780595B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 어드레스 버퍼 블럭에 관한 것이다. 본 발명은 어드레스 버퍼에서의 불필요한 전류 소모를 줄일 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다. 본 발명은 동작 모드와 관련된 신호를 이용하여 특정 동작 모드에서 사용되지 않는 단위 어드레스 버퍼를 정의하는 어드레스 버퍼 인에이블 신호를 생성하여, 기존의 버퍼 인에이블 신호 - 클럭 인에이블 신호 버퍼로부터 출력됨 - 와 함께 단위 어드레스 버퍼 제어에 사용한다. 이 경우, 각 동작 모드에서 사용되지 않는 어드레스 버퍼를 디스에이블 시킴으로써 불필요한 전류 소모를 방지할 수 있다.
어드레스 버퍼, 데이터 입/출력 모드, 전력 소모, 동작 모드, 인에이블

Description

반도체 메모리 소자 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도 1은 종래기술에 따른 반도체 메모리 소자의 어드레스 버퍼 블럭의 구성도.
도 2는 도 1의 클럭 인에이블 신호 버퍼의 회로도.
도 3은 도 1의 단위 어드레스 버퍼의 회로도.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 어드레스 버퍼 블럭의 구성도.
도 5는 도 4의 단위 어드레스 버퍼의 구현예를 나타낸 회로도.
도 6은 도 4의 어드레스 버퍼 제어부의 구현예를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명
41: 클럭 인에이블 신호 버퍼
47: 어드레스 버퍼 제어부
42, 43, 44, 45: 어드레스 버퍼
46: 뱅크 어드레스 버퍼
400: 어드레스 버퍼 그룹
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 어드레스 버퍼 블럭에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체 제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한 적절한 구동 전압을 공급 받게 된다.
반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.
입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분으로서, 가장 단순한 형태로는 스태틱 입력 버퍼가 있다. 스태틱 입력 버퍼는 공급전원과 접지전원 사이에 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬 연결한 인버터의 형태를 가지고 있다. 스태틱 입력 버퍼는 그 구성이 매우 단순한 장점이 있으나, 잡음에 대한 내성이 약하여 큰 폭의 입력 신호 형태를 요구한다. 즉, 논리 레벨 하이와 논리 레벨 로우의 레벨폭이 클 것을 요구한다. 따라서 입력 신호의 레벨폭이 작거나 높은 동작 주파수를 요구하는 소자에의 적용은 부적합하다.
이러한 요구에 부응하기 위하여 차동증폭형 입력 버퍼가 제안되었다. 기존의 스태틱 입력 버퍼와 대비되는 개념으로 차동증폭형 입력 버퍼를 흔히 다이나믹 입력 버퍼라 부르기도 한다.
도 1은 종래기술에 따른 반도체 메모리 소자의 어드레스 버퍼 블럭의 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자의 어드레스 버퍼 블럭은, 버퍼 인에이블 신호(ENB)에 응답하여 어드레스 신호 ADD<0:13>를 버퍼링하기 위한 다수의 어드레스 버퍼(12, 13, 14, 15)와, 버퍼 인에이블 신호(ENB)에 응답하여 뱅크 어드레스 신호 BA<0:3>를 버퍼링하기 위한 다수의 뱅크 어드레스 버퍼(16)를 구비한다.
한편, 버퍼 인에이블 신호(ENB)는 클럭 인에이블 신호(CKE)를 버퍼링하기 위한 클럭 인에이블 신호 버퍼(11)로부터 출력된 것이다.
버퍼 인에이블 신호(ENB)가 논리레벨 로우로 활성화되면 어드레스 버퍼(12, 13, 14, 15) 및 뱅크 어드레스 버퍼(16)가 인에이블 되어 정상적으로 동작하며, 반면 버퍼 인에이블 신호(ENB)가 논리레벨 하이로 비활성화되면 어드레스 버퍼(12, 13, 14, 15) 및 뱅크 어드레스 버퍼(16)가 디스에이블 된다.
도 2는 도 1의 클럭 인에이블 신호 버퍼(11)의 회로도이다.
도 2를 참조하면, 클럭 인에이블 신호 버퍼(11)는 기준전압(VREF)과 클럭 인에이블 신호(CKE)의 전압 레벨을 비교하기 위한 차동증폭 회로와 버퍼링 인버터(IV21, IV22)를 구비한다.
차동증폭 회로는, 기준전압(VREF)을 게이트 입력으로 하는 입력 NMOS 트랜지스터(QN20)와, 클럭 인에이블 신호(CKE)를 게이트 입력으로 하는 입력 NMOS 트랜지스터(QN21)와, 외부 전원전압단(VDD)과 입력 NMOS 트랜지스터(QN20, QN21) 사이에 각각 접속되어 전류 미러를 형성하는 로드 PMOS 트랜지스터(QP20, QP21), 접지전압단(VSS)과 두 입력 트랜지스터(QN20, QN21) 사이에 공통으로 접속되며, 인버터(IV20)를 통해 반전된 인에이블 신호(CKE_ENB)를 게이트 입력으로 하는 바이어스 NMOS 트랜지스터(QN22)와, 외부 전원전압단(VDD)과 출력 노드(NA) 사이에 로드 PMOS 트랜지스터(QP21)과 각각 병렬로 접속되며, 인버터(IV20)를 통해 반전된 인에이블 신호(CKE_ENB)를 게이트 입력으로 하는 PMOS 트랜지스터(QP22)를 구비한다.
또한, 버퍼링 인버터(IV21, IV22)는 출력 노드(NA)에 직렬로 접속되어, 출력 노드(NA)에 걸린 신호를 버퍼링하여 버퍼 인에이블 신호(ENB)로서 출력한다.
클럭 인에이블 신호 버퍼(11)는 다른 버퍼들을 제어하는 버퍼 인에이블 신호(ENB)를 생성하는 버퍼이기 때문에 다른 버퍼들에 비해 우선하며, 외부로부터 입력되는 클럭 인에이블 신호(CKE)에 대해 즉각적으로 반응해야 하기 때문에 통상 인에이블 신호(CKE_ENB)로서 접지전압(VSS)을 인가하여 항상 인에이블 상태를 유지하 도록 하고 있다.
차동증폭 회로의 입력 단자에 클럭 인에이블 신호(CKE)가 인가되면, 기준전압(VREF)보다 그 전위가 높거나 낮을 것이므로 차동증폭 회로의 내부 노드는 그러한 상태를 반영하는 동작을 수행하게 된다. 여기서, 기준전압(VREF)은 항상 그 전위가 일정한(통상 VDD/2 레벨임) 정전압이며, 반도체 소자 외부로부터 특정 입력 핀을 통해 제공되기도 하며, 반도체 소자 내부에서 자체적으로 생성하기도 한다.
기준전압(VREF)을 입력받는 입력 NMOS 트랜지스터(QN20)는 항상 같은 전류를 흘리게 된다. 또한, 입력 NMOS 트랜지스터(QN20)와 대칭적으로 배치된 입력 NMOS 트랜지스터(QN21)는 클럭 인에이블 신호(CKE)의 전압 레벨에 의하여 결정되는 전류를 흘리게 된다. 결국 차동증폭 회로는 두 입력 NMOS 트랜지스터(QN20, QN21) 각각에 흐르는 전류의 정량적인 비교에 의하여 출력 노드(NA)의 전압 레벨을 결정하게 된다.
먼저, 입력 NMOS 트랜지스터(QN21)에 논리레벨 하이(JEDEC 스펙 상에 명시된 Vih 이상의 전압)로 활성화된 클럭 인에이블 신호(CKE)가 인가되면 그 전압 레벨이 기준전압(VREF)보다 높기 때문에 입력 NMOS 트랜지스터(QN21)에 흐르는 전류가 상대적으로 증가하게 된다. 따라서, 출력 노드(NA)의 전압 레벨은 낮아지게 되고, 결국 버퍼 인에이블 신호(ENB)는 논리레벨 로우로 활성화된다.
반대로, 칩이 파워다운 모드에 진입하여 클럭 인에이블 신호(CKE)가 논리레벨 로우(JEDEC 스펙 상에 명시된 Vil 이하의 전압)로 비활성화되면, 그 전압 레벨이 기준전압(VREF)보다 낮기 때문에 입력 NMOS 트랜지스터(QN21)에 흐르는 전류가 상대적으로 감소하게 된다. 따라서, 출력 노드(NA)의 전압 레벨은 높아지게 되고, 결국 버퍼 인에이블 신호(ENB)는 논리레벨 하이로 비활성화된다.
한편, PMOS 트랜지스터(QP22)는 인에이블 신호(CKE_ENB)가 논리레벨 하이로 비활성화되어 바이어스 NMOS 트랜지스터(PN22)가 오프된 경우에 턴온되어 출력 노드(NA)를 논리레벨 하이로 고정시킴으로써 버퍼에서의 관통전류가 생성하는 것을 방지하는 역할을 한다. 물론 이러한 PMOS 트랜지스터(QP22)의 동작은 인에이블 신호(CKE_ENB)가 접지전압(VSS)으로 고정된 경우에는 해당되지 않는다.
도 3은 도 1의 단위 어드레스 버퍼(13)의 회로도이다.
도 3을 참조하면, 단위 어드레스 버퍼(13) 역시 차동증폭형 입력 버퍼의 형태를 가지기 때문에 전술한 도 2의 클럭 인에이블 신호 버퍼(11)와 거의 유사한 구성 및 동작을 보인다.
즉, 도시된 어드레스 버퍼(13)는, 차동 입력 NMOS 트랜지스터(QN30 및 QN31)은 기준전압(VREF) 및 어드레스 신호 ADD<11>를 게이트 입력으로 하며, 바이어스 NMOS 트랜지스터(QN32)는 인버터(IV30)를 통해 반전된 버퍼 인에이블 신호(ENB)를 게이트 입력으로 하며, 출력 노드(NB)에 연결된 버퍼링 인버터(IV31)의 수가 하나라는 점에서 클럭 인에이블 신호 버퍼(11)와 다소 차이가 있다. 그리고, 클럭 인에이블 신호 버퍼(11)와 달리 버퍼 인에이블 신호(ENB)가 고정되어 있지 않기 때문에 버퍼 인에이블 신호(ENB)가 논리레벨 하이로 비활성화되면 PMOS 트랜지스터(QP32)가 턴온되어 출력 노드(NB)를 논리레벨 하이로 고정시키게 된다.
한편, DDR2 SDRAM의 예를 들면, Xl6 모드의 경우, 로우 어드레스로 ADD<0>부 터 ADD<12>까지를 사용하고, 컬럼 어드레스로 ADD<0>부터 ADD<9>까지를 사용한다. 또한, X8 모드의 경우, 로우 어드레스로 ADD<0>부터 ADD<13>까지를 사용하고, 컬럼 어드레스로 ADD<0>부터 ADD<9>까지를 사용한다. 또한, X4 모드의 경우, 로우 어드레스로 ADD<0>부터 ADD<12>까지를 사용하고, 컬럼 어드레스로 ADD<0>부터 ADD<9>, 그리고 ADD<11>을 사용한다. 한편, 컬럼 어드레스 ADD<10>은 각 모드에서 공통으로 오토 프리차지에 사용된다.
이와 같이 각각의 모드에 따라 사용되는 어드레스 버퍼가 달라진다. 그런데, 종래에는 동작 모드에 관계없이 모든 어드레스 버퍼가 인에이블 되기 때문에 불필요한 전류 소모를 유발하는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 어드레스 버퍼에서의 불필요한 전류 소모를 줄일 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하기 위한 클럭 인에이블 신호 버퍼링 수단; 다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하기 위한 어드레스 버퍼 제어 수단; 및 상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 어드레스 신호를 버퍼링하기 위한 어드레스 버퍼링 수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하기 위한 클럭 인에이블 신호 버퍼링 수단; 다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하기 위한 어드레스 버퍼 제어 수단; 상기 버퍼 인에이블 신호에 응답하여 할당된 어드레스 신호를 버퍼링하기 위한 다수의 제1 어드레스 버퍼링 수단; 및 상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 할당된 어드레스 신호를 버퍼링하기 위한 다수의 제2 어드레스 버퍼링 수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하는 단계; 다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하는 단계; 상기 버퍼 인에이블 신호에 응답하여 제1 어드레스 신호를 버퍼링하는 단계; 및 상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 제2 어드레스 신호를 버퍼링하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
본 발명은 동작 모드와 관련된 신호를 이용하여 특정 동작 모드에서 사용되지 않는 단위 어드레스 버퍼를 정의하는 어드레스 버퍼 인에이블 신호를 생성하여, 기존의 버퍼 인에이블 신호 - 클럭 인에이블 신호 버퍼로부터 출력됨 - 와 함께 단위 어드레스 버퍼 제어에 사용한다. 이 경우, 각 동작 모드에서 사용되지 않는 어드레스 버퍼를 디스에이블 시킴으로써 불필요한 전류 소모를 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 어드레스 버퍼 블럭의 구성도이다.
도 4를 참조하면, 본 실시예에 따른 반도체 메모리 소자의 어드레스 버퍼 블럭은, 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호(ENB)를 생성하기 위한 클럭 인에이블 신호 버퍼(41)와, 다수의 동작 모드 신호(PBA<0:3>, TPARA, PX4, PX8)에 응답하여 어드레스 버퍼 인에이블 신호(ADENB<11:13>)를 생성하기 위한 어드레스 버퍼 제어부(47)와, 버퍼 인에이블 신호(ENB) 및 어드레스 버퍼 인에이블 신호(ADENB<11:13>)에 응답하여 어드레스 신호(ADD<11:13>)를 버퍼링하기 위한 어드레스 버퍼 그룹(400)을 구비한다.
또한, 본 실시예에 따른 반도체 메모리 소자의 어드레스 버퍼 블럭은, 버퍼 인에이블 신호(ENB)에 응답하여 어드레스 신호(ADD<0:10>)를 버퍼링하기 위한 다수의 어드레스 버퍼(42)를 구비할 수 있다.
또한, 본 실시예에 따른 반도체 메모리 소자의 어드레스 버퍼 블럭은, 버퍼 인에이블 신호(ENB)에 응답하여 뱅크 어드레스 신호(BA<0:3>)를 버퍼링하기 위한 다수의 뱅크 어드레스 버퍼(46)를 구비할 수 있다.
본 실시예에 따르면, 반도체 메모리 소자에 구비되는 다수의 어드레스 버퍼 중 어드레스 신호 ADD<0:10>)에 대응하는 다수의 어드레스 버퍼(42)는 종래와 같이 버퍼 인에이블 신호(ENB)에 제어 받기 때문에 클럭 인에이블 신호(CKE)가 논리레벨 로우로 비활성화되는 파워다운 모드를 제외하고는 인에이블 상태를 유지하게 된다.
반면, 어드레스 신호(ADD<11:13>)를 버퍼링하기 위한 어드레스 버퍼 그룹(400)에 포함된 어드레스 버퍼(43, 44, 45)는 버퍼 인에이블 신호(ENB)와 함께 어드레스 버퍼 인에이블 신호(ADENB<11:13>)에 제어 받기 때문에 파워다운 모드가 아닌 상태에서도 디스에이블될 수 있다.
도 5는 도 4의 어드레스 버퍼(43)의 구현예를 나타낸 회로도이다.
도 5를 참조하면, 도시된 어드레스 버퍼(43)는 회로 구성 측면에서 전술한 종래의 어드레스 버퍼(13)과 유사하다.
종래의 어드레스 버퍼(13)의 경우, 차동증폭 회로의 바이어스 NMOS 트랜지스터(QN32)가 인버터(IV30)를 통해 반전된 버퍼 인에이블 신호(ENB)를 게이트 입력으로 하며, PMOS 트랜지스터(QP32)의 게이트에도 인버터(IV30)를 통해 반전된 버퍼 인에이블 신호(ENB)가 인가된다.
반면, 도시된 어드레스 버퍼(43)는 차동증폭 회로의 바이어스 NMOS 트랜지스터(QN52) 및 PMOS 트랜지스터(QP52)의 게이트 입력으로 인에이블 신호 조합부(50)의 출력신호를 사용한다.
여기서, 인에이블 신호 조합부(50)는 버퍼 인에이블 신호(ENB) 및 어드레스 버퍼 인에이블 신호(ADENB<11>)를 입력으로 하는 부정논리합 게이트(NR50)로 구현된다.
따라서, 버퍼 인에이블 신호(ENB) 및 어드레스 버퍼 인에이블 신 호(ADENB<11>)가 모두 논리레벨 로우로 활성화된 경우에 해당 어드레스 버퍼(43)가 인에이블 된다. 한편, 버퍼 인에이블 신호(ENB)가 논리레벨 로우로 활성화된 경우라 할지라도 어드레스 버퍼 인에이블 신호(ADENB<11>)가 논리레벨 하이로 비활성화된 상태라면 해당 어드레스 버퍼(43)는 디스에이블 된다.
한편, 도 4의 어드레스 버퍼 그룹(400)에 속하지 않은 다수의 어드레스 버퍼(42)는 종래와 같이 버퍼 인에이블 신호(ENB)에 제어 받으므로 도 3에 도시된 종래의 어드레스 버퍼(13)와 같이 인버터를 통해 반전된 버퍼 인에이블 신호(ENB)를 차동증폭 회로의 인에이블 신호로 사용할 수 있다.
도 6은 도 4의 어드레스 버퍼 제어부(47)의 구현예를 나타낸 회로도이다.
도 6을 참조하면, 도시된 어드레스 버퍼 제어부(47)는 제1 어드레스 버퍼 인에이블 신호(ADENB<11>) 생성부(62)와, 제2 어드레스 버퍼 인에이블 신호(ADENB<12>) 생성부(63)와, 제3 어드레스 버퍼 인에이블 신호(ADENB<13>) 생성부(64)를 구비한다.
여기서, 제2 어드레스 버퍼 인에이블 신호(ADENB<12>) 생성부(63)는 뱅크 액티브 신호(PBA<0:3>)를 입력으로 하는 부정논리곱 게이트(ND610)와, 부정논리곱 게이트(ND610)의 출력신호를 입력으로 하는 인버터(IV610)와, 인버터(IV610)의 출력신호를 입력으로 하는 인버터(IV630)와, 인버터(IV630)의 출력신호를 입력으로 하여 어드레스 버퍼 인에이블 신호(ADENB<12>)를 출력하기 위한 인버터(IV631)를 구비한다.
또한, 제1 어드레스 버퍼 인에이블 신호(ADENB<11>) 생성부(62)는, 병렬 테 스트 모드 신호(TPARA) 및 X4 모드 신호(PX4)를 입력으로 하는 부정논리합 게이트(NR620)와, 부정논리합 게이트(NR620)의 출력신호 및 인버터(IV610)의 출력신호를 입력으로 하는 부정논리곱 게이트(ND620)와, 부정논리곱 게이트(ND620)의 출력신호를 입력으로 하여 어드레스 버퍼 인에이블 신호(ADENB<11>)를 출력하기 위한 인버터(IV620)를 구비한다.
또한, 제3 어드레스 버퍼 인에이블 신호(ADENB<13>) 생성부(64)는, X4 모드 신호(PX4) 및 X8 모드 신호(PX8)를 입력으로 하는 부정논리합 게이트(NR640)와, 부정논리합 게이트(NR640)의 출력신호를 입력으로 하는 인버터(IV640)와, 인버터(IV640)의 출력신호 및 부정논리곱 게이트(ND610)의 출력신호를 입력으로 하는 부정논리곱 게이트(ND640)와, 부정논리곱 게이트(ND640)의 출력신호를 입력으로 하는 인버터(IV641)와, 인버터(IV641)의 출력신호를 입력으로 하여 어드레스 버퍼 인에이블 신호(ADENB<13>)를 출력하기 위한 인버터(IV642)를 구비한다.
본 실시예에서 어드레스 버퍼 제어부(47)에 의해 제어 받는 어드레스 버퍼(43, 44, 45)는 X4 모드, X8 모드, Xl6 모드에서 서로 다르게 사용되는 어드레스 11번, 12번, 13번에 대응하는 어드레스 버퍼이다.
본 실시예에 따른 동작 조건은 뱅크 인터리브(Bank Interleave) 동작에서 모든 뱅크가 액티브 되는 경우와, X4, X8, X16 각 모드의 경우와, 병렬 테스트 모드의 경우 등 다섯 가지로 구분한다. 이하, 버퍼 인에이블 신호(ENB)가 논리레벨 로우로 활성화된 경우를 가정하여, 상기 다섯 가지 동작 조건 각각에 대한 동작을 살펴본다.
통상적으로, 데이터 입/출력 모드 옵션은 X4 패드 및 X8 패드와 외부 전원전압(VDD) 패드 또는 접지전압(VSS) 패드를 본딩 와이어로 연결하여 선택하고 있다. 즉, X4 패드에 외부 전원전압(VDD)을 연결하고 X8 패드에 접지전압(VSS)을 연결하면 데이터 입/출력 모드가 X4 모드임을 나타내고, 이때 X4 모드 신호는 논리레벨 하이이며, X8 모드 신호는 논리레벨 로우이다. 또한, X4 패드에 접지전압(VSS)을 연결하고 X8 패드에 외부 전원전압(VDD)을 연결하면 데이터 입/출력 모드가 X8 모드임을 나타내고, 이때 X4 모드 신호는 논리레벨 로우이며, X8 모드 신호는 논리레벨 하이이다. 한편, X4 패드 및 X8 패드에 모두 접지전압(VSS)을 연결하면 데이터 입/출력 모드가 X16 모드임을 나타내고, 이때 X4 모드 신호 및 X8 모드 신호는 모두 논리레벨 로우 상태를 나타낸다.
한편, 모든 뱅크가 액티브 되는 경우, 다음에 입력될 수 있는 어드레스는 컬럼 어드레스이므로, 사용되는 컬럼 어드레스 이외의 어드레스 신호에 대응하는 어드레스 버퍼는 인에이블 상태를 유지할 필요가 없다.
뱅크 액티브 신호(PBA<0:3>)는 각 뱅크가 액티브될 때 논리레벨 하이로 인에이블 되는 신호이며, 네 개의 뱅크가 모두 인에이블 되면, 부정논리곱 게이트(ND6l0)의 출력신호가 논리레벨 로우가 되고, 인버터(IV610)을 거쳐 논리레벨 하이가 된다. 부정논리곱 게이트(ND6l0)의 출력신호는 제3 어드레스 버퍼 인에이블 신호(ADENB<13>) 생성부(64)로 전달되고, 인버터(IV610)의 출력신호는 제1 어드레스 버퍼 인에이블 신호(ADENB<11>) 생성부(62)로 전달된다. 부정논리곱 게이트(ND6l0)의 출력신호가 논리레벨 로우이므로 제3 어드레스 버퍼 인에이블 신 호(ADENB<13>) 생성부(64)의 인버터(IV640)의 출력신호에 관계없이 어드레스 버퍼 인에이블 신호(ADENB<13>)를 논리레벨 하이로 비활성화시키게 된다. 따라서, 이 경우에는 어드레스 버퍼 인에이블 신호(ADENB<13>)에 제어 받는 어드레스 버퍼(45)가 디스에이블 된다.
한편, X4 모드인 경우, X4 모드 신호(PX4)는 논리레벨 하이이고 X8 모드 신호(PX8)는 논리레벨 로우이다. X4 모드에서는 컬럼 어드레스 인가를 위하여 어드레스 11번에 대응하는 어드레스 버퍼(43)가 사용되어야 한다.
X4 모드의 경우, 제1 어드레스 버퍼 인에이블 신호(ADENB<11>) 생성부(62)에서는 부정논리합 게이트(NR620)의 출력신호가 다른 신호와 관계없이 논리레벨 하이가 되므로, 어드레스 버퍼 인에이블 신호(ADENB<11>)는 논리레벨 로우로 활성화된다. 따라서, 이 경우에는 어드레스 버퍼 인에이블 신호(ADENB<11>)에 제어 받는 어드레스 버퍼(43)가 인에이블 되어 정상적으로 동작한다.
한편, 병렬 테스트 모드에서는 병렬 테스트 모드 신호(TPARA)가 논리레벨 하이로 활성화되므로, X4 모드 신호(PX4) 및 X8 모드 신호(PX8)와 관계없이 어드레스 버퍼 인에이블 신호(ADENB<11>)에 제어 받는 어드레스 버퍼(43)가 인에이블 되어 정상적으로 동작한다.
그리고, 모든 뱅크가 액티브 되는 경우 - 뱅크 액티브 신호(PBA<0:3>)가 모두 논리레벨 하이로 인에이블 됨 - 어드레스 12번은 어떠한 모드에서도 컬럼 어드레스 인가에 사용되지 않는다. 이때, 어드레스 버퍼 인에이블 신호(ADENB<12>)는 논리레벨 하이로 비활성화되기 때문에 어드레스 버퍼 인에이블 신호(ADENB<12>)에 제어 받는 어드레스 버퍼(44)는 디스에이블 되어 불필요한 전류 소모를 막는다.
한편, 어드레스 13번의 경우, X4 모드 및 X8 모드에서 공통적으로 로우 어드레스로 사용된다. X4 모드 및 X8 모드에서 X4 모드 신호(PX4), X8 모드 신호(PX8) 중 어느 하나는 논리레벨 로우 레벨을 나타낸다. 따라서, 부정논리합 게이트(NR640)의 출력신호는 논리레벨 하이가 되고, 부정논리곱 게이트(ND640)의 일 입력으로 논리레벨 로우 신호가 전달되어 어드레스 버퍼 인에이블 신호(ADENB<13>)를 논리레벨 하이로 비활성화시키게 된다.
전술한 바와 같이 본 실시예에 따르면, X4 모드에서 사용되지 않는 컬럼 어드레스 12번, 13번에 대응하는 어드레스 버퍼(44, 45)를 모든 뱅크가 액티브되는 경우에 디스에이블 시키고, X8 모드에서 사용되지 않는 컬럼 어드레스 11번, 12번, 13번에 대응하는 어드레스 버퍼(43, 44, 45)를 모든 뱅크가 액티브되는 경우에 디스에이블 시킨다. 한편, X16 모드에서는 사용되지 않는 로우 어드레스 13번에 대응하는 어드레스 버퍼(45)를 디스에이블 시키고, 모든 뱅크가 액티브되는 경우에 역시 컬럼 어드레스 11번, 12번, 13번에 대응하는 어드레스 버퍼(43, 44, 45)를 디스에이블 시킴으로써 어드레스 버퍼 그룹(400)에서의 불필요한 전류 소모를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 인에이블 신호 조합부(50)를 부정논리합 게이트로 구현하는 경우를 일례로 들어 설명하였으나, 이는 버퍼 인에이블 신호(ENB) 및 어드레스 버퍼 인에이블 신호(ADENB)가 각각 로우 액티브 신호인 경우에 최적화된 것이고, 각 신호의 액티브 극성 및 차동증폭 회로의 구성이 달라지는 경우에는 당연히 인에이블 신호 조합부(50)를 다르게 구현하여야 할 것이다.
또한, 전술한 실시예에서 소개한 어드레스 버퍼 제어부(47)의 로직 구성은 사용되는 동작 모드 신호의 종류나 그 액티브 극성이 바뀌면 당연히 다르게 구현되어야 한다.
또한, 전술한 실시예에서는 어드레스 버퍼에 외부 전원전압(VDD) 측에 전류 미러가 제공되고 접지전압(VSS) 측에 바이어스 트랜지스터가 제공되는 NMOS 타입 차동증폭 회로를 적용하는 경우를 일례로 들어 설명하였으나, 이와 반대로 접지전압(VSS) 측에 전류 미러가 제공되고 외부 전원전압(VDD) 측에 바이어스 트랜지스터가 제공되는 PMOS 타입 차동증폭 회로를 적용하는 경우에도 본 발명은 적용된다.
전술한 본 발명은 어드레스 버퍼에서 발생하는 불필요한 전류 소모를 최소화할 수 있으며, 이로 인하여 반도체 메모리 소자의 전력 소모 저감을 기대할 수 있다.

Claims (13)

  1. 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하기 위한 클럭 인에이블 신호 버퍼링 수단;
    다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하기 위한 어드레스 버퍼 제어 수단; 및
    상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 어드레스 신호를 버퍼링하기 위한 어드레스 버퍼링 수단
    을 구비하는 반도체 메모리 소자.
  2. 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하기 위한 클럭 인에이블 신호 버퍼링 수단;
    다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하기 위한 어드레스 버퍼 제어 수단;
    상기 버퍼 인에이블 신호에 응답하여 할당된 어드레스 신호를 버퍼링하기 위한 다수의 제1 어드레스 버퍼링 수단; 및
    상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 할당된 어드레스 신호를 버퍼링하기 위한 다수의 제2 어드레스 버퍼링 수단
    을 구비하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 버퍼 인에이블 신호에 응답하여 할당된 뱅크 어드레스 신호를 버퍼링하기 위한 다수의 뱅크 어드레스 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항 또는 제3항에 있어서,
    상기 다수의 제2 어드레스 버퍼링 수단은 각각,
    상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호를 조합하기 위한 인에이블 신호 조합부;
    상기 인에이블 신호 조합부의 출력신호에 응답하여 기준전압과 할당된 어드레스 신호의 전압 레벨을 비교하기 위한 제1 차동증폭 회로; 및
    상기 제1 차동증폭 회로의 출력신호를 버퍼링하여 내부 어드레스 신호로서 출력하기 위한 제1 버퍼링 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 인에이블 신호 조합부는,
    상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호를 입력으로 하는 부정논리합 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 다수의 제1 어드레스 버퍼링 수단은 각각,
    상기 버퍼 인에이블 신호를 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력신호에 응답하여 기준전압과 할당된 어드레스 신호의 전압 레벨을 비교하기 위한 제2 차동증폭 회로; 및
    상기 제2 차동증폭 회로의 출력신호를 버퍼링하여 내부 어드레스 신호로서 출력하기 위한 제2 버퍼링 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제4항에 있어서,
    상기 다수의 제1 어드레스 버퍼링 수단은 어드레스 0번 내지 어드레스 10번에 대응하는 어드레스 버퍼인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 다수의 제2 어드레스 버퍼링 수단은 어드레스 11번, 어드레스 12번, 어드레스 13번에 대응하는 어드레스 버퍼인 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 어드레스 버퍼 제어 수단은,
    상기 어스레스 11번에 대응하는 어드레스 버퍼를 위한 제1 어드레스 버퍼 인에이블 신호를 생성하기 위한 제1 어드레스 버퍼 인에이블 신호 생성부;
    상기 어스레스 12번에 대응하는 어드레스 버퍼를 위한 제2 어드레스 버퍼 인에이블 신호를 생성하기 위한 제2 어드레스 버퍼 인에이블 신호 생성부; 및
    상기 어스레스 13번에 대응하는 어드레스 버퍼를 위한 제3 어드레스 버퍼 인에이블 신호를 생성하기 위한 제3 어드레스 버퍼 인에이블 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    제2 어드레스 버퍼 인에이블 신호 생성부는,
    제1 내지 제4 뱅크 액티브 신호를 입력으로 하는 제1 부정논리곱 게이트;
    상기 제1 부정논리곱 게이트의 출력신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호를 입력으로 하는 제2 인버터;
    상기 제2 인버터의 출력신호를 입력으로 하여 상기 제2 어드레스 버퍼 인에이블 신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 제1 어드레스 버퍼 인에이블 신호 생성부는,
    병렬 테스트 모드 신호 및 X4 모드 신호를 입력으로 하는 부정논리합 게이트;
    상기 부정논리합 게이트의 출력신호 및 상기 제1 인버터의 출력신호를 입력으로 하는 제2 부정논리곱 게이트; 및
    상기 제2 부정논리곱 게이트의 출력신호를 입력으로 하여 상기 제1 어드레스 버퍼 인에이블 신호를 출력하기 위한 제4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제3 어드레스 버퍼 인에이블 신호 생성부는,
    상기 X4 모드 신호 및 X8 모드 신호를 입력으로 하는 제2 부정논리합 게이트;
    상기 제2 부정논리합 게이트의 출력신호를 입력으로 하는 제5 인버터;
    상기 제5 인버터의 출력신호 및 상기 제1 부정논리곱 게이트의 출력신호를 입력으로 하는 제3 부정논리곱 게이트;
    상기 제3 부정논리곱 게이트의 출력신호를 입력으로 하는 제6 인버터;
    상기 제6 인버터의 출력신호를 입력으로 하여 상기 제3 어드레스 버퍼 인에이블 신호를 출력하기 위한 제7 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 클럭 인에이블 신호를 버퍼링하여 버퍼 인에이블 신호를 생성하는 단계;
    다수의 동작 모드 신호에 응답하여 어드레스 버퍼 인에이블 신호를 생성하는 단계;
    상기 버퍼 인에이블 신호에 응답하여 제1 어드레스 신호를 버퍼링하는 단계; 및
    상기 버퍼 인에이블 신호 및 상기 어드레스 버퍼 인에이블 신호에 응답하여 제2 어드레스 신호를 버퍼링하는 단계
    을 포함하는 반도체 메모리 소자의 구동방법.
KR1020060049129A 2005-09-29 2006-05-31 반도체 메모리 소자 및 그 구동방법 KR100780595B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/529,260 US7616521B2 (en) 2005-09-29 2006-09-29 Semiconductor memory device selectively enabling address buffer according to data output

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050090878 2005-09-29
KR20050090878 2005-09-29

Publications (2)

Publication Number Publication Date
KR20070036644A KR20070036644A (ko) 2007-04-03
KR100780595B1 true KR100780595B1 (ko) 2007-11-29

Family

ID=38158771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060049129A KR100780595B1 (ko) 2005-09-29 2006-05-31 반도체 메모리 소자 및 그 구동방법

Country Status (1)

Country Link
KR (1) KR100780595B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8971135B2 (en) 2012-06-05 2015-03-03 SK Hynix Inc. Semiconductor memory device receiving data in response to data strobe signal, memory system including the same and operating method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935601B1 (ko) * 2008-04-10 2010-01-07 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 버퍼 제어회로
KR101980314B1 (ko) * 2012-06-28 2019-05-20 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작방법
KR101980166B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051264A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 어드레스 발생회로
KR970051318A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 클럭 제어 회로
JPH09198875A (ja) * 1996-01-17 1997-07-31 Mitsubishi Electric Corp 同期型半導体記憶装置
KR0125314B1 (ko) * 1994-07-07 1997-12-09 김주용 어드레스 입력버퍼
JP2002184180A (ja) 2000-12-19 2002-06-28 Fujitsu Ltd クロック同期型ダイナミックメモリ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0125314B1 (ko) * 1994-07-07 1997-12-09 김주용 어드레스 입력버퍼
KR970051264A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 어드레스 발생회로
KR970051318A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 클럭 제어 회로
JPH09198875A (ja) * 1996-01-17 1997-07-31 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2002184180A (ja) 2000-12-19 2002-06-28 Fujitsu Ltd クロック同期型ダイナミックメモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8971135B2 (en) 2012-06-05 2015-03-03 SK Hynix Inc. Semiconductor memory device receiving data in response to data strobe signal, memory system including the same and operating method thereof

Also Published As

Publication number Publication date
KR20070036644A (ko) 2007-04-03

Similar Documents

Publication Publication Date Title
US7602653B2 (en) Multimode data buffer and method for controlling propagation delay time
JP3853195B2 (ja) 半導体装置
JP5917858B2 (ja) 半導体集積回路装置
JP2007213637A (ja) 内部電源生成回路及びこれらを備えた半導体装置
KR100829787B1 (ko) 온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법
KR100780595B1 (ko) 반도체 메모리 소자 및 그 구동방법
JP2015012351A (ja) 半導体装置
US9041436B2 (en) Semiconductor device having pull-up circuit and pull-down circuit
KR100238238B1 (ko) 반도체 메모리장치의 내부 전압 제어회로 및 그 제어방법
US20100191987A1 (en) Semiconductor device using plural external voltage and data processing system including the same
KR100247472B1 (ko) 반도체기억장치및반도체집적회로장치
US9001610B2 (en) Semiconductor device generating internal voltage
US5940330A (en) Synchronous memory device having a plurality of clock input buffers
US6934204B2 (en) Semiconductor device with reduced terminal input capacitance
KR19980083434A (ko) 데이타 입력 버퍼 및 래치 회로의 제어장치
US6320810B1 (en) Semiconductor memory device allowing reduction in current consumption
US6163177A (en) Semiconductor integrated circuit device having output buffer
US7342424B2 (en) Data input buffer in semiconductor device
US6344763B1 (en) Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals
KR101559500B1 (ko) 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법
US11532350B2 (en) Memory device including data input/output circuit
US6501671B2 (en) Semiconductor memory device enabling selective production of different semiconductor memory devices operating at different external power-supply voltages
US7616521B2 (en) Semiconductor memory device selectively enabling address buffer according to data output
KR100744688B1 (ko) 글로벌 신호 구동 장치
KR100826974B1 (ko) 내부 전압 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 12