KR100744688B1 - 글로벌 신호 구동 장치 - Google Patents

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Abstract

본 발명은 글로벌 신호 구동 장치에 관한 것으로서, 특히, 글로벌 신호의 구동시 뱅크 어드레스를 이용하여 뱅크별로 글로벌 신호 구동부의 구동 능력을 다르게 제어함으로써 글로벌 신호의 뱅크별 스큐(Skew)를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 뱅크 어드레스를 디코딩하여 복수개의 뱅크에 글로벌 신호가 전달되는 거리에 따라 다르게 설정된 복수개의 구동 제어신호를 출력하는 구동 제어부와, 복수개의 구동 제어신호의 선택적인 활성화 상태에 따라 글로벌 신호가 복수개의 뱅크에 전달되는 거리에 대응하여 글로벌 신호의 구동 사이즈를 서로 다른 값으로 제어하여 복수개의 뱅크에 출력하는 구동부를 포함한다.
글로벌, 신호, 구동, 뱅크, 어드레스

Description

글로벌 신호 구동 장치{Device for driving global signal}
도 1은 종래의 글로벌 신호 구동 장치에 관한 구성도.
도 2는 종래의 글로벌 신호 구동 장치의 문제점을 설명하기 위한 도면.
도 3은 종래의 글로벌 신호 구동 장치의 신호 파형도.
도 4는 본 발명에 따른 글로벌 신호 구동 장치에 관한 구성도.
도 5는 도 4의 구동 제어부에 관한 상세 회로도.
도 6은 도 4의 구동부에 관한 상세 회로도.
도 7은 본 발명의 글로벌 신호 구동 장치에 관한 신호 파형도.
본 발명은 글로벌 신호 구동 장치에 관한 것으로서, 특히, 뱅크 어드레스를 이용하여 뱅크별로 글로벌 신호 구동부의 구동 능력을 다르게 제어함으로써 글로벌 신호의 뱅크별 스큐(Skew)를 줄일 수 있도록 하는 기술을 개시한다.
반도체 메모리, 특히 SDRAM(Synchronous Dynamic Random Access memory)의 동작 주파수가 높아지고 기억 용량이 증가하여 전체 칩 사이즈가 커지게 되었다. 따라서, 글로벌 신호의 뱅크별 스큐(Skew)로 인해 신호 간의 마진 확보가 어려워지 고, 이로 인해 전체 칩의 성능을 제한하는 등 문제가 되고 있다.
도 1은 종래의 글로벌 신호 구동 장치에 관한 구성도이다.
종래의 글로벌 신호 구동 장치는 입력버퍼(10), 데이터 제어부(20), 어드레스/명령 제어부(30), 구동부(40) 및 뱅크(50)를 구비한다.
여기서, 입력버퍼(10)는 입력되는 데이터 DATA와, 명령신호 CMD 및 어드레스 ADD를 버퍼링하여 출력한다. 데이터 제어부(20)는 입력버퍼(10)를 통해 버퍼링된 데이터를 제어하여 출력한다. 어드레스/명령 제어부(30)는 입력버퍼(10)를 통해 버퍼링된 어드레스와 명령신호를 제어하여 출력한다.
그리고, 구동부(40)는 데이터 제어부(20)로부터 인가된 데이터와 어드레스/명령 제어부(30)로부터 인가된 어드레스와 명령신호를 각각 구동하여 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 출력한다. 여기서, 구동부(40)에서 출력되는 모든 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 글로벌 신호(Global signal)라 지칭한다. 뱅크(50)는 구동부(40)로부터 인가된 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC에 따라 그 동작이 제어된다.
그런데, 이러한 구성을 갖는 종래의 글로벌 신호 구동 장치는, 각 뱅크(50) 간의 간격에서 가장 먼 쪽을 기준으로 구동부(40)의 사이즈를 결정하게 된다. 이에 따라, 모든 경우에 대해 동일한 사이즈를 갖는 구동부(40)를 사용하게 된다.
예를 들어, 도 2의 구성도에서 보는 바와 같이, 구동부(41)는 8뱅크 제품에서 뱅크0,1 근처에 인접하여 글로벌 신호 GS1를 구동한다. 그리고, 구동부(42)는 뱅크6,7 근처에 인접하여 글로벌 신호 GS2를 구동한다. 이때, 글로벌 신호 GS1의 경우 뱅크0.1에 도달하는 시간이 뱅크6,7에 도달하는 시간 보다 짧다. 반면에, 글로벌 신호 GS2의 경우 뱅크6,7에 도달하는 시간이 뱅크0,1에 도달하는 시간 보다 짧다.
만약, 글로벌 신호 GS1가 하이인 구간에서 글로벌 신호 GS2가 하이가 되어야 한다고 가정하면, 각 뱅크에서 두 글로벌 신호 GS1,GS2의 스큐가 반대 방향으로 작용하게 된다. 이에 따라, 글로벌 신호 GS1,GS2 간의 마진 확보가 어렵게 된다. 따라서, 도 3에 도시된 바와 같이, 실제 스큐가 시뮬레이션의 예측보다 커지게 되면, 뱅크0에서 글로벌 신호 GS2가 글로벌 신호 GS1의 하이 구간을 벗어나 패일(A)이 발생하게 되는 문제점이 있다.
또한, 가까운 뱅크에서 사용될 글로벌 신호 GS1,GS2를 구동할 경우에도 가장 먼 쪽의 뱅크의 구동 사이즈와 동일한 사이즈를 갖는 구동부를 그대로 사용하게 되어 전류 소모가 큰 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 한번에 하나의 뱅크에서만 사용하는 글로벌 신호에 대하여 뱅크 어드레스를 이용하여 글로벌 신호가 전송되는 거리에 따라 뱅크별로 글로벌 신호 구동부의 구동 능력을 다르게 제어함으로써 뱅크별 스큐(Skew)를 감소시키고 글로벌 신호를 구동하는데 소모되는 전류를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 축적 커패시터 제어 장치는, 뱅크 어드레스를 디코딩하여 복수개의 뱅크에 글로벌 신호가 전달되는 거리에 따라 다르게 설정된 복수개의 구동 제어신호를 출력하는 구동 제어부; 및 복수개의 구동 제어신호의 선택적인 활성화 상태에 따라 글로벌 신호가 복수개의 뱅크에 전달되는 거리에 대응하여 글로벌 신호의 구동 사이즈를 서로 다른 값으로 제어하여 복수개의 뱅크에 출력하는 구동부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 글로벌 신호 구동 장치에 관한 구성도이다.
본 발명은 입력버퍼(100), 데이터 제어부(200), 어드레스/명령 제어부(300), 구동 제어부(400), 구동부(500) 및 뱅크(600)를 구비한다.
여기서, 입력버퍼(100)는 입력되는 데이터 DATA와, 명령신호 CMD 및 어드레스 ADD를 버퍼링하여 출력한다. 데이터 제어부(200)는 입력버퍼(100)를 통해 버퍼링된 데이터를 제어하여 출력한다. 어드레스/명령 제어부(300)는 입력버퍼(100)를 통해 버퍼링된 어드레스와 명령신호를 제어하여 출력한다.
그리고, 구동 제어부(400)는 입력버퍼(100)로부터 인가되는 버퍼링된 어드레스 중에서 뱅크 어드레스 BA<0:2>를 이용하여 각 뱅크(600)의 위치별로 서로 다른 값을 갖는 복수개의 구동 제어신호 DCON을 출력한다. 구동부(500)는 데이터 제어부(200)로부터 인가된 데이터, 어드레스/명령 제어부(300)로부터 인가된 명령신호 및 어드레스를 복수개의 구동 제어신호 DCON에 따라 결정된 서로 다른 구동 능력 사이즈로 구동하여, 데이타 D, 명령신호 C 및 뱅크 제어신호 BC를 뱅크(600)에 출력한다.
여기서, 구동부(500)에서 출력되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 글로벌 신호(Global signal) GS1,GS2라 지칭한다. 또한, 뱅크(600)는 구동부(500)로부터 인가된 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC에 따라 그 동작이 제어된다.
도 5는 도 4의 구동 제어부(400)에 관한 상세 회로도이다.
구동 제어부(400)는 복수개의 낸드게이트 ND1~ND12와, 복수개의 인버터 IV1~IV3를 구비한다.
여기서, 낸드게이트 ND1는 뱅크 어드레스 BA<0>,BA<1>,BA<2>를 낸드연산하여 뱅크 선택신호 B<7>를 출력한다. 낸드게이트 ND2는 인버터 IV1에 의해 반전된 뱅크 어드레스 BA<0>, 뱅크 어드레스 BA<1>, 및 뱅크 어드레스 BA<2>를 낸드연산하여 뱅크 선택신호 B<6>를 출력한다. 낸드게이트 ND3는 뱅크 어드레스 BA<0>, 인버터 IV2에 의해 반전된 뱅크 어드레스 BA<1> 및 뱅크 어드레스 BA<2>를 낸드연산하여 뱅크 선택신호 B<5>를 출력한다. 낸드게이트 ND4는 인버터 IV1에 의해 반전된 뱅크 어드레스 BA<0>, 인버터 IV2에 의해 반전된 뱅크 어드레스 BA<1> 및 뱅크 어드레스 BA<2>를 낸드연산하여 뱅크 선택신호 B<4>를 출력한다.
그리고, 낸드게이트 ND5는 뱅크 어드레스 BA<0>, 뱅크 어드레스 BA<1> 및 인버터 IV3에 의해 반전된 뱅크 어드레스 BA<2>를 낸드연산하여 뱅크 선택신호 B<3>를 출력한다. 낸드게이트 ND6는 인버터 IV1에 의해 반전된 뱅크 어드레스 BA<0>, 뱅크 어드레스 BA<0> 및 인버터 IV3에 의해 반전된 뱅크 어드레스 BA<2>를 낸드연 산하여 뱅크 선택신호 B<1>를 출력한다. 낸드게이트 ND7는 뱅크 어드레스 BA<0>, 인버터 IV2에 의해 반전된 뱅크 어드레스 BA<1> 및 인버터 IV3에 의해 반전된 뱅크 어드레스 BA<2>를 낸드연산하여 뱅크 선택신호 B<0>를 출력한다.
또한, 낸드게이트 ND9는 뱅크 선택신호 B<7>,B<6>를 낸드연산하여 구동 제어신호 DCON<67>를 출력한다. 낸드게이트 ND10는 뱅크 선택신호 B<5>,B<4>를 낸드연산하여 구동 제어신호 DCON<45>를 출력한다. 낸드게이트 ND11는 뱅크 선택신호 B<3>,B<2>를 낸드연산하여 구동 제어신호 DCON<23>를 출력한다. 낸드게이트 ND12는 뱅크 선택신호 B<1>,B<0>를 낸드연산하여 구동 제어신호 DCON<01>를 출력한다.
도 6은 도 4의 구동부(500)에 관한 상세 회로도이다.
구동부(500)는 복수개의 인버터 IV4~IV8와, 복수개의 전송게이트 T1~T4, 및 전압 공급 수단을 포함한다. 여기서, 전압 공급 수단은 복수개의 PMOS트랜지스터 P1~P4 및 복수개의 NMOS트랜지스터 N1~N4를 구비한다.
여기서, 전송게이트 T1는 인버터 IV5에 의해 반전된 구동 제어신호 DCON<67>와, 구동 제어신호 DCON<67>의 상태에 따라 인버터 IV4에 의해 반전된 입력신호 IN를 선택적으로 출력한다. 전송게이트 T2는 인버터 IV6에 의해 반전된 구동 제어신호 DCON<45>와, 구동 제어신호 DCON<45>의 상태에 따라 인버터 IV4에 의해 반전된 입력신호 IN를 선택적으로 출력한다.
그리고, 전송게이트 T3는 인버터 IV7에 의해 반전된 구동 제어신호 DCON<23>와, 구동 제어신호 DCON<23>의 상태에 따라 인버터 IV4에 의해 반전된 입력신호 IN를 선택적으로 출력한다. 전송게이트 T4는 인버터 IV8에 의해 반전된 구동 제어신 호 DCON<01>와, 구동 제어신호 DCON<01>의 상태에 따라 인버터 IV4에 의해 반전된 입력신호 IN를 선택적으로 출력한다.
또한, PMOS트랜지스터 P1~P4는 전원전압 VDD 인가단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 전송게이트 T1~T4의 출력이 인가된다. 여기서, 전송게이트 T1의 출력단은 PMOS트랜지스터 P1~P4의 게이트 단자와 연결되고, 전송게이트 T2의 출력단은 PMOS트랜지스터 P1~P3의 게이트 단자와 연결된다. 그리고, 전송게이트 T3의 출력단은 PMOS트랜지스터 P1,P2와 연결되고, 전송게이트 T4의 출력단은 PMOS트랜지스터 P1의 게이트 단자와 연결된다.
또한, NMOS트랜지스터 N1~N4는 접지전압 VSS 인가단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 전송게이트 T1~T4의 출력이 인가된다. 여기서, 전송게이트 T1의 출력단은 NMOS트랜지스터 N1~N4의 게이트 단자와 연결되고, 전송게이트 T2의 출력단은 NMOS트랜지스터 N1~N3의 게이트 단자와 연결된다. 그리고, 전송게이트 T3의 출력단은 NMOS트랜지스터 N1,N2와 연결되고, 전송게이트 T4의 출력단은 NMOS트랜지스터 N1의 게이트 단자와 연결된다.
여기서, 입력신호 IN는 데이터 제어부(200)로부터 인가되는 데이터, 어드레스/명령 제어부(300)로부터 인가되는 어드레스 및 명령신호를 나타낸다. 그리고, 노드 (B)를 통해 출력되는 출력신호 OUT는 뱅크(600)로 출력되는 뱅크 제어신호 BC를 나타낸다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
본원발명의 실시예에서는 8개의 뱅크0~뱅크7가 도 2에서와 같이 배치되고, 뱅크0.1, 뱅크2,3, 뱅크4,5, 뱅크6,7가 각각 동일한 스큐를 가진다고 가정한다.
이에 따라, 구동 제어부(400)는 입력버퍼(100)로부터 인가되는 버퍼링된 어드레스 중에서 뱅크 어드레스 BA<0:2>를 디코딩하여 복수개의 구동 제어신호 DCON<01>,DCON<23>,DCON<45>,DCON<67>를 서로 다른 값으로 출력한다.
즉, 구동 제어부(400)는 입력된 뱅크 어드레스 BA<0:2>가 000(뱅크0) 또는 001(뱅크1)일 경우 구동 제어신호 DCON<01>를 하이로 출력한다. 구동 제어부(400)는 입력된 뱅크 어드레스 BA<0:2>가 010(뱅크2) 또는 011(뱅크3)일 경우 구동 제어신호 DCON<23>를 하이로 출력한다.
그리고, 구동 제어부(400)는 입력된 뱅크 어드레스 BA<0:2>가 100(뱅크4) 또는 101(뱅크5)일 경우 구동 제어신호 DCON<45>를 하이로 출력한다. 구동 제어부(400)는 입력된 뱅크 어드레스 BA<0:2>가 110(뱅크6) 또는 111(뱅크7)일 경우 구동 제어신호 DCON<67>를 하이로 출력한다.
도 6의 구동부(500)는 도 2에 도시된 뱅크0,1과 인접한 구동부(41)임을 그 실시예로 설명한다. 즉, 구동부(500)는 뱅크0,1과 가장 인접하여 배치되고, 뱅크6,7과 가장 멀게 배치된다.
이러한 구동부(500)는 뱅크6,7에 전달되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 구동하고자할 경우, 구동 제어신호 DCON<67>이 하이가 된다. 이에 따라, 전송게이트 T1~T4 중에서 전송게이트 T1가 턴온되어 데이터 제어부(200)와 어드레스/명령 제어부(300)로부터 인가되는 입력신호 IN가 4개의 PMOS트랜지스터 P1~P4와 4개의 NMOS트랜지스터 N1~N4에 모두 인가된다.
따라서, PMOS트랜지스터 P1~P4 또는 NMOS 트랜지스터 N1~N4가 턴온되어 뱅크6,7에 전달되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 가장 큰 구동 능력으로 구동하게 된다.
반면에, 구동부(500)는 뱅크4,5에 전달되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 구동하고자할 경우, 구동 제어신호 DCON<45>이 하이가 된다. 이에 따라, 전송게이트 T1~T4 중에서 전송게이트 T2가 턴온되어 데이터 제어부(200)와 어드레스/명령 제어부(300)로부터 인가되는 입력신호 IN가 세 개의 PMOS트랜지스터 P1~P3와 세 개의 NMOS트랜지스터 N1~N3에 인가된다.
따라서, PMOS트랜지스터 P1~P3 또는 NMOS 트랜지스터 N1~N3가 턴온되어 뱅크4,5에 전달되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 뱅크6,7 보다 작은 구동 능력으로 구동하게 된다.
마찬가지로, 구동부(500)는 뱅크2,3에 전달되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 구동하고자할 경우, 구동 제어신호 DCON<23>이 하이가 된다. 이에 따라, 전송게이트 T1~T4 중에서 전송게이트 T3가 턴온되어 데이터 제어부(200)와 어드레스/명령 제어부(300)로부터 인가되는 입력신호 IN가 두 개의 PMOS트랜지스터 P1,P2와 두 개의 NMOS트랜지스터 N1,N2에 인가된다.
따라서, PMOS트랜지스터 P1,P2 또는 NMOS 트랜지스터 N1,N2가 턴온되어 뱅크2,3에 전달되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 뱅크0,2 보다 큰 구동 능력으로 구동하게 된다.
반면에, 구동부(500)는 뱅크0,1에 전달되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 구동하고자할 경우, 구동 제어신호 DCON<01>이 하이가 된다. 이에 따라, 전송게이트 T1~T4 중에서 전송게이트 T4가 턴온되어 데이터 제어부(200)와 어드레스/명령 제어부(300)로부터 인가되는 입력신호 IN가 한 개의 PMOS트랜지스터 P1와 한 개의 NMOS트랜지스터 N1에 인가된다.
따라서, PMOS트랜지스터 P1 또는 NMOS 트랜지스터 N1가 턴온되어 뱅크0,1에 전달되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 가장 작은 구동 능력으로 구동하게 된다.
여기서, 복수개의 PMOS트랜지스터 P1~P4 및 복수개의 NMOS트랜지스터 N1~N4는 그 크기가 동일할 필요는 없으며, 각 글로벌 신호의 스큐 특성에 따라 서로 다른 사이즈를 갖는 PMOS트랜지스터와 NMOS트랜지스터를 사용하면 된다.
예를 들어, 8뱅크 제품에서 뱅크0,1 근처에 인접한 구동부(500)에 의해 구동되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 글로벌 신호 GS1이라 하고, 뱅크0,1과 가장 멀리 떨어진 뱅크6,7 근처에 인접한 구동부(500)에 의해 구동되는 데이터 D와, 명령신호 C 및 뱅크 제어신호 BC를 글로벌 신호 GS2이라 한다.
이때, 글로벌 신호 GS1의 경우 뱅크0.1에 도달하는 시간이 뱅크6,7에 도달하는 시간 보다 짧다. 반면에, 글로벌 신호 GS2의 경우 뱅크6,7에 도달하는 시간이 뱅크0,1에 도달하는 시간 보다 짧다.
이에 따라, 본 발명은 한번에 하나의 뱅크(600)에서만 사용하는 글로벌 신호GS1,GS2에 대하여 뱅크 어드레스 BA<0:2>를 이용하여 글로벌 신호 GS1,GS2가 각 뱅크(600)에 전송되는 거리에 따라 구동부(500)의 구동 능력을 다르게 제어하게 된 다.
따라서, 글로벌 신호 GS1가 하이인 구간에서 글로벌 신호 GS2가 하이가 되어야 한다고 가정하면, 도 7에서 보는 바와 같이, 실제 스큐가 시뮬레이션의 예측보다 커지게 되더라도 뱅크(600)에서 글로벌 신호 GS2가 글로벌 신호 GS1의 하이 구간을 벗어나지 않게 된다.
한편, 본 발명의 다른 실시예에서는 8개의 뱅크에서 각각 4개의 뱅크가 스큐가 동일한 것으로 설명하였으나, 본 발명은 이에 한정되지 않고 각 8개의 뱅크에 대해 별도로 스큐가 제어되도록 확장하는 것이나, 4개 이하의 뱅크로 구분하여 스큐를 제어하도록 축소하는 것도 가능하다. 즉, 본 발명은 뱅크의 수와 상관없이 필요에 따라 스큐를 구분하여 제어할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 갖는다.
첫째, 뱅크 어드레스를 이용하여 글로벌 신호가 전송되는 거리에 따라 뱅크별로 구동부의 구동 능력을 다르게 제어함으로써 뱅크별 스큐(Skew)를 감소시킬 수 있도록 한다.
둘째, 가까운 뱅크의 구동시 작은 사이즈의 구동부를 사용하게 되고, 먼 뱅크의 구동시 큰 사이즈의 구동부를 사용하게 됨으로써, 글로벌 신호를 구동하는데 소모되는 전류를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 뱅크 어드레스를 디코딩하여 복수개의 뱅크에 글로벌 신호가 전달되는 거리에 따라 다르게 설정된 복수개의 구동 제어신호를 출력하는 구동 제어부; 및
    상기 복수개의 구동 제어신호의 선택적인 활성화 상태에 따라 상기 글로벌 신호가 상기 복수개의 뱅크에 전달되는 거리에 대응하여 상기 글로벌 신호의 구동 사이즈를 서로 다른 값으로 제어하여 상기 복수개의 뱅크에 출력하는 구동부를 포함하는 것을 특징으로 하는 글로벌 신호 구동 장치.
  2. 제 1항에 있어서, 상기 글로벌 신호는 데이터, 어드레스 및 명령신호 중 어느 하나를 포함하는 것을 특징으로 하는 글로벌 신호 구동 장치.
  3. 제 1항에 있어서, 상기 구동부는 상기 복수개의 뱅크에 상기 글로벌 신호가 전달되는 거리가 근접할수록 제 1구동 사이즈로 상기 글로벌 신호를 구동하고, 상기 복수개의 뱅크에 상기 글로벌 신호가 전달되는 거리가 멀수록 상기 제 1구동 사이즈보다 큰 제 2구동 사이즈로 상기 글로벌 신호를 구동하는 것을 특징으로 하는 글로벌 신호 구동 장치.
  4. 제 1항에 있어서, 상기 구동 제어부는
    상기 뱅크 어드레스를 반전하는 반전수단;
    상기 반전수단의 출력과 상기 뱅크 어드레스를 낸드연산하여 복수개의 뱅크 선택신호를 출력하는 복수개의 제 1낸드게이트; 및
    상기 복수개의 뱅크 선택신호를 낸드연산하여 상기 복수개의 구동 제어신호를 출력하는 복수개의 제 2낸드게이트를 포함하는 것을 특징으로 하는 글로벌 신호 구동 장치.
  5. 제 1항에 있어서, 상기 구동부는
    상기 글로벌 신호를 반전하는 인버터;
    상기 복수개의 구동 제어신호의 활성화 상태에 따라 선택적으로 턴온되어 상기 인버터의 출력을 선택적으로 출력하는 복수개의 전송게이트; 및
    상기 복수개의 전송게이트의 출력에 따라 상기 글로벌 신호를 서로 다른 전압 값으로 출력하는 전압 공급수단을 포함하는 것을 특징으로 하는 글로벌 신호 구동 장치.
  6. 제 5항에 있어서, 상기 전압 공급수단은
    전원전압단에 직렬 연결되어 각각의 게이트 단자가 상기 복수개의 전송게이트의 출력단에 선택적으로 연결된 복수개의 PMOS트랜지스터; 및
    접지전압단에 직렬 연결되어 각각의 게이트 단자가 상기 복수개의 전송게이트의 출력단에 선택적으로 연결된 복수개의 NMOS트랜지스터를 포함하는 것을 특징으로 하는 글로벌 신호 구동 장치.
  7. 제 6항에 있어서, 상기 복수개의 전송게이트는 상기 복수개의 PMOS트랜지스터와 동일한 개수를 갖는 것을 특징으로 하는 글로벌 신호 구동 장치.
  8. 제 6항에 있어서, 상기 복수개의 전송게이트는 상기 복수개의 NMOS트랜지스터와 동일한 개수를 갖는 것을 특징으로 하는 글로벌 신호 구동 장치.
  9. 제 6항에 있어서, 상기 복수개의 PMOS트랜지스터와 상기 복수개의 NMOS트랜지스터는 게이트 단자가 각각 대응하여 연결됨을 특징으로 하는 글로벌 신호 구동 장치.
  10. 제 6항에 있어서, 상기 복수개의 전송게이트는
    상기 복수개의 PMOS트랜지스터의 게이트 단자와 그 출력단자가 각각 연결된 제 1전송게이트;
    상기 복수개의 PMOS트랜지스터 게이트 단자와 그 출력단자가 연결되되, 상기 제 1전송게이트 보다 작은 개수의 PMOS트랜지스터와 연결된 제 2전송게이트;
    상기 복수개의 PMOS트랜지스터 게이트 단자와 그 출력단자가 연결되되, 상기 제 2전송게이트 보다 작은 개수의 PMOS트랜지스터와 연결된 제 3전송게이트; 및
    상기 복수개의 PMOS트랜지스터의 게이트 단자 중 하나와 그 출력단자가 연결된 제 4전송게이트를 포함하는 것을 특징으로 하는 글로벌 신호 구동 장치.
  11. 제 6항에 있어서, 상기 복수개의 전송게이트는
    상기 복수개의 NMOS트랜지스터의 게이트 단자와 그 출력단자가 각각 연결된 제 4전송게이트;
    상기 복수개의 NMOS트랜지스터 게이트 단자와 그 출력단자가 연결되되, 상기 제 4전송게이트 보다 작은 개수의 NMOS트랜지스터와 연결된 제 5전송게이트;
    상기 복수개의 NMOS트랜지스터 게이트 단자와 그 출력단자가 연결되되, 상기 제 5전송게이트 보다 작은 개수의 NMOS트랜지스터와 연결된 제 6전송게이트; 및
    상기 복수개의 NMOS트랜지스터의 게이트 단자 중 하나와 그 출력단자가 연결된 제 7전송게이트를 포함하는 것을 특징으로 하는 글로벌 신호 구동 장치.
  12. 제 6항에 있어서, 상기 전압 공급수단은
    제 1구동 제어신호가 활성화될 경우 상기 복수개의 PMOS트랜지스터와 상기 복수개의 NMOS트랜지스터가 모두 활성화되고, 제 2구동 제어신호가 활성화될 경우 상기 복수개의 PMOS트랜지스터와 상기 복수개의 NMOS트랜지스터 중 하나의 PMOS트랜지스터와 하나의 NMOS트랜지스터 활성화됨을 특징으로 하는 글로벌 신호 구동 장치.
  13. 제 6항에 있어서, 상기 복수개의 PMOS트랜지스터와 상기 복수개의 NMOS트랜지스터는 서로 다른 사이즈를 갖는 것을 특징으로 하는 글로벌 신호 구동 장치.
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