KR100641937B1 - 동기 반도체 메모리 장치 - Google Patents

동기 반도체 메모리 장치 Download PDF

Info

Publication number
KR100641937B1
KR100641937B1 KR1020040093220A KR20040093220A KR100641937B1 KR 100641937 B1 KR100641937 B1 KR 100641937B1 KR 1020040093220 A KR1020040093220 A KR 1020040093220A KR 20040093220 A KR20040093220 A KR 20040093220A KR 100641937 B1 KR100641937 B1 KR 100641937B1
Authority
KR
South Korea
Prior art keywords
clock
latch
internal
address
command
Prior art date
Application number
KR1020040093220A
Other languages
English (en)
Other versions
KR20060054609A (ko
Inventor
전준현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040093220A priority Critical patent/KR100641937B1/ko
Priority to US11/004,842 priority patent/US7142467B2/en
Publication of KR20060054609A publication Critical patent/KR20060054609A/ko
Application granted granted Critical
Publication of KR100641937B1 publication Critical patent/KR100641937B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Abstract

본 발명은 표준 규격에 규정된 명령 간격(command interval)을 활용하여 장치 내부의 불필요한 동작을 제한하여 동작전류를 감소시키는 기술을 개시한다. 이를 위해 외부 클럭을 버퍼링하는 클럭 버퍼와, 다수의 외부 명령들을 버퍼링하는 다수의 명령 버퍼와, 다수의 외부 어드레스를 버퍼링하는 다수의 어드레스 버퍼와, 내부 클럭에 동기되어 다수의 명령 버퍼들로부터 출력된 신호들을 이용하여 다수의 내부 명령을 발생하는 명령 디코더와, 클럭 버퍼로부터 출력된 클럭을 구동하여 내부 클럭을 발생하되, 다수의 내부 명령 중 특정 명령이 인가되는 시점으로부터 다음 특정 명령이 인가되기 이전까지 일정레벨을 유지하는 래치 클럭을 발생하는 클럭 구동부와, 래치 클럭에 동기되어 다수의 어드레스 버퍼들로부터 출력된 다수의 내부 어드레스들을 이용하여 다수의 래치 어드레스를 발생하는 다수의 어드레스 래치를 포함하는 것을 특징으로 한다.

Description

동기 반도체 메모리 장치{Synchronous semiconductor memory device}
도 1은 종래 기술에 따른 동기 반도체 메모리 장치를 나타낸 블록도.
도 2는 도 1에 도시된 블록도의 동작을 나타낸 타이밍도.
도 3은 본 발명에 따른 동기 반도체 메모리 장치를 나타낸 블록도.
도 4는 도 3에 도시된 클럭 버퍼(11)를 나타낸 상세 회로도.
도 5는 도 3에 도시된 클럭 구동부(24)를 나타낸 상세 회로도.
도 6은 도 3에 도시된 어드레스 래치(23)를 나타낸 상세 회로도.
도 7은 도 3에 도시된 블록도의 동작을 나타낸 타이밍도.
본 발명은 클럭에 동기되어 동작하는 동기 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 표준 규격에 규정된 명령 간격(command interval)을 활용하여 장치 내부의 불필요한 동작을 제한하여 동작전류를 감소시키는 기술이다.
도 1은 종래 기술에 따른 동기 반도체 메모리 장치를 나타낸 블록도이다. 여기서, 동기 반도체 메모리 장치는 다수의 명령(command)과 어드레스(address)를 입력으로 가지며, 클럭에 동기되어 동작하는 동기 메모리 장치(synchronous memory device)이다.
동기 반도체 메모리 장치는 다수의 패드(1∼7), 다수의 버퍼(11∼17), 클럭 구동부(21), 명령 디코더(state machine)(22) 및 어드레스 래치(23)를 포함한다.
다수의 패드(1∼7)는 클럭 CK, /CK이 인가되는 클럭 패드(1), 다수의 명령 패드(2∼5) 및 다수의 어드레스 A0∼Ai가 인가되는 다수의 어드레스 패드(6∼7)를 포함한다. 여기서, 다수의 명령 패드(2∼5)는 칩 선택 명령 /CS이 인가되는 칩 선택 명령 패드(2), 로우 어드레스 스트로브(Row Address Strobe) 명령 /RAS이 인가되는 라스 명령 패드(3), 칼럼 어드레스 스트로브(Column Address Strobe) 명령 /CAS이 인가되는 카스 명령 패드(4) 및 라이트 인에이블(Write Enable) 명령 /WE이 인가되는 라이트 인에이블 명령 패드(5)를 포함한다.
다수의 버퍼(11∼17)는 클럭 패드(1)에 인가된 클럭 CK, /CK를 버퍼링하는 클럭 버퍼(11), 다수의 명령 패드(2∼5)에 인가된 다수의 명령 /CS, /RAS, /CAS, /WE을 버퍼링하는 다수의 명령 버퍼(13∼15) 및 다수의 어드레스 패드(6∼7)에 인가된 다수의 어드레스 A0∼Ai를 버퍼링하는 다수의 어드레스 버퍼(16∼17)를 포함한다.
클럭 구동부(21)는 클럭 버퍼(11)로부터 출력된 클럭 CLK0을 구동하여 내부 클럭 iCLK를 발생한다.
명령 디코더(22)는 내부 클럭 iCLK에 동기되어 다수의 명령 버퍼들(12∼15)로부터 출력된 명령들을 이용하여 내부 명령 MRS(Mode Register Set), ACT(Active), WR(Write), RD(Read) 등을 발생한다.
어드레스 래치(23)는 내부 클럭 iCLK에 동기되어 다수의 어드레스 버퍼들(16∼17)로부터 출력된 어드레스들을 이용하여 래치 어드레스 LA0∼LAi를 발생한다.
이와 같이 구성된 종래 기술에 따른 동기 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 2는 도 1에 도시된 블록도의 동작을 나타낸 타이밍도이다.
어드레스 래치(23)는 명령 디코더(22)와 동일하게 내부 클럭 iCLK에 동기되어 어드레스를 래치하기 때문에, 동작 명령에 상관없이 매 클럭마다 새로운 어드레스를 래치한다.
tMRD(Mode register set command cycle time), tCCD(CAS to CAS delay command cycle time) 등의 JEDEC 표준 규격은 2 클럭으로 규정되어 있기 때문에 MRS 또는 RD 및 WR 명령이 인가된 다음 클럭의 어드레스는 동기 반도체 메모리 장치 내에서 유효하게 사용되지 않는다.
그러나, 종래 기술에 따른 동기 반도체 메모리 장치는 입력되는 명령에 상관없이 내부 클럭 iCLK에 동기되어 어드레스를 래치하기 때문에 불필요한 동작 전류가 소모되는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 특정 명령이 인가되는 다음 클럭을 발생시키지 않아 어드레스를 래치하기 위한 불필요한 동작 전류를 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 동기 반도체 메모리 장치는 외부 클럭을 버퍼링하는 클럭 버퍼; 다수의 외부 명령들을 버퍼링하는 다수의 명령 버퍼; 다수의 외부 어드레스를 버퍼링하는 다수의 어드레스 버퍼; 내부 클럭에 동기되어 다수의 명령 버퍼들로부터 출력된 신호들을 이용하여 다수의 내부 명령을 발생하는 명령 디코더; 클럭 버퍼로부터 출력된 클럭을 구동하여 내부 클럭을 발생하되, 다수의 내부 명령 중 특정 명령이 인가되는 시점으로부터 다음 특정 명령이 인가되기 이전까지 일정레벨을 유지하는 래치 클럭을 발생하는 클럭 구동부; 및 래치 클럭에 동기되어 다수의 어드레스 버퍼들로부터 출력된 다수의 내부 어드레스들을 이용하여 다수의 래치 어드레스를 발생하는 다수의 어드레스 래치를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 각 도면에 대하여, 동일한 참조번호 및 참조부호는 동일한 구성을 나타낸다.
도 3은 본 발명에 따른 동기 반도체 메모리 장치를 나타낸 블록도이다. 여기서, 동기 반도체 메모리 장치는 다수의 명령(command)과 어드레스(address)를 입력으로 가지며, 클럭에 동기되어 동작하는 동기 메모리 장치(synchronous memory device)이다.
동기 반도체 메모리 장치는 다수의 패드(1∼7), 다수의 버퍼(11∼17), 클럭 구동부(24), 명령 디코더(state machine)(22) 및 어드레스 래치(23)를 포함한다.
다수의 패드(1∼7)는 클럭 CK, /CK이 인가되는 클럭 패드(1), 다수의 명령 패드(2∼5) 및 다수의 어드레스 A0∼Ai가 인가되는 다수의 어드레스 패드(6∼7)를 포함한다. 여기서, 다수의 명령 패드(2∼5)는 칩 선택 명령 /CS이 인가되는 칩 선택 명령 패드(2), 로우 어드레스 스트로브(Row Address Strobe) 명령 /RAS이 인가되는 라스 명령 패드(3), 칼럼 어드레스 스트로브(Column Address Strobe) 명령 /CAS이 인가되는 카스 명령 패드(4) 및 라이트 인에이블(Write Enable) 명령 /WE이 인가되는 라이트 인에이블 명령 패드(5)를 포함한다.
다수의 버퍼(11∼17)는 클럭 패드(1)에 인가된 클럭 CK, /CK를 버퍼링하는 클럭 버퍼(11), 다수의 명령 패드(2∼5)에 인가된 다수의 명령 /CS, /RAS, /CAS, /WE을 버퍼링하는 다수의 명령 버퍼(13∼15) 및 다수의 어드레스 패드(6∼7)에 인가된 다수의 어드레스 A0∼Ai를 버퍼링하는 다수의 어드레스 버퍼(16∼17)를 포함한다.
클럭 구동부(24)는 클럭 버퍼(11)로부터 출력된 클럭 CLK0을 구동하여 내부 클럭 iCLK 및 어드레스 래치(23)의 동작을 동기시키는 래치 클럭 ACLK를 발생한다.
명령 디코더(22)는 내부 클럭 iCLK에 동기되어 다수의 명령 버퍼들(12∼15)로부터 출력된 명령들을 이용하여 내부 명령 MRS(Mode Register Set), ACT(Active), WR(Write), RD(Read) 등을 발생한다.
어드레스 래치(23)는 래치 클럭 ACLK에 동기되어 다수의 어드레스 버퍼들(16∼17)로부터 출력된 어드레스들을 이용하여 래치 어드레스 LA0∼LAi를 발생한다.
도 4는 도 3에 도시된 클럭 버퍼(11)를 나타낸 상세 회로도이다. 여기서는 차동 증폭기를 이용하여 클럭버퍼(11)를 구성한 경우를 예를 들어 설명한다.
클럭 버퍼(11)는 PMOS 트랜지스터 P1∼P4, NMOS 트랜지스터 N1∼N3 및 인버터 IV1을 포함한다.
PMOS 트랜지스터들 P2 및 P3은 전류 미러(current mirror)를 형성하고, PMOS 트랜지스터들 P1 및 P4는 인에이블 신호 EN가 비활성화되었을 때 출력단자의 플로우팅(floating)을 방지한다.
NMOS 트랜지스터들 N1 및 N2는 클럭 CK 및 /CK가 입력되는 입력단자를 형성한다.
NMOS 트랜지스터 N3은 인에이블 신호 EN에 따라 클럭 버퍼(11)를 활성화한다.
인버터 IV1은 출력단자의 전위를 반전 구동하여 클럭 CLK0을 발생한다.
또한, 명령 버퍼들(12∼15) 및 어드레스 버퍼들(16∼17)도 상기한 도 4에 도시된 클럭 버퍼(11)와 동일한 구성요소에 의해 동일하게 구성되기 때문에 여기서는 이의 상세한 구성 및 설명은 생략한다. 다만, 클럭 버퍼(11)의 입력단자를 형성하는 NMOS 트랜지스터 N2에 인가되는 클럭 /CK 대신에 기준전압 VREF이 인가되는 점이 상이하다.
도 5는 도 3에 도시된 클럭 구동부(24)를 나타낸 상세 회로도이다.
클럭 구동부(24)는 래치부(25), 노아 게이트 NR1, 낸드게이트 ND1, 전송게이트 TR1 및 인버터 IV11, IV12를 포함한다. 여기서, 래치부(25)는 두 개의 인버터 IV13, IV14를 포함한다.
인버터들 IV11 및 IV12는 클럭 버퍼(11)로부터 출력된 클럭 CLK0을 순차 반 전하여 내부 클럭 iCLK을 발생한다.
노아 게이트 NR1은 내부 명령들 RD, WR, MRS을 부정 논리합하고, 전송 게이트 TR1은 클럭 CLK0 및 인버터 IV11로부터 출력된 클럭에 따라 노아 게이트 NR1로부터 출력된 신호를 선택적으로 전송한다.
낸드게이트 ND1은 인버터 IV11로부터 출력된 클럭 및 전송 게이트 TR1로부터 전송된 신호 OFFB를 부정 논리 곱하여 래치 클럭 ACLK를 발생한다.
래치부(25)는 전송 게이트 TR1로부터 전송된 신호 OFFB의 레벨을 유지한다.
도 6은 도 3에 도시된 어드레스 래치(23)를 나타낸 상세 회로도이다.
어드레스 래치(23)는 래치부들(26, 27), 인버터 IV15 및 전송 게이트 TR2, RT3을 포함한다. 여기서, 래치부들(26, 27)은 각각 인버터들 IV16, IV17과 IV18, IV19를 포함하여 구성된다.
인버터 IV15는 래치 클럭 ACLK을 반전 구동한다.
제 1 전송 게이트 TR2는 래치 클럭 ACLK 및 인버터 IV15로부터 출력된 클럭에 따라 해당하는 어드레스 버퍼(16∼17)로부터 출력된 어드레스 IN를 선택적으로 전송하고, 제 1 래치(26)는 제 1 전송 게이트 TR2로부터 전송된 어드레스를 래치한다.
제 2 전송 게이트 TR3은 인버터 IV15로부터 출력된 클럭 및 래치 클럭 ACLK에 따라 제 1 래치(26)에 래치된 어드레스를 선택적으로 전송하고, 제 2 래치(27)는 제 2 전송 게이트 TR3으로부터 출력된 어드레스를 래치하여 래치 어드레스 LAi를 출력한다.
도 7은 도 3에 도시된 블록도의 동작을 나타낸 타이밍도이다.
본 발명에 따른 동기 반도체 메모리 장치의 어드레스 래치(23)는 내부 명령들(RD, WR, MRS)이 발생할 때 토글(toggle)하는 래치 클럭 ACLK에 의해 어드레스를 래치한다. 따라서, 내부 클럭 iCLK의 매 클럭마다 래치 동작을 수행하는 경우보다 동작 전류를 줄일 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 동기 반도체 메모리 장치는 명령이 입력되는 경우 토글하는 어드레스 래치에 사용되는 클럭을 발생하여 불필요한 동작 전류를 줄일 수 있는 효과가 있다.
또한, 본 발명에 따른 동기 반도체 메모리 장치는 고주파수에서 명령과 어드레스의 유효 타이밍 마진을 확보할 수 있기 때문에 안정적으로 동작할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 외부 클럭을 버퍼링하는 클럭 버퍼;
    다수의 외부 명령들을 버퍼링하는 다수의 명령 버퍼;
    다수의 외부 어드레스를 버퍼링하는 다수의 어드레스 버퍼;
    내부 클럭에 동기되어 상기 다수의 명령 버퍼들로부터 출력된 신호들을 이용하여 다수의 내부 명령을 발생하는 명령 디코더;
    상기 클럭 버퍼로부터 출력된 클럭을 구동하여 상기 내부 클럭을 발생하되, 상기 다수의 내부 명령 중 특정 명령이 인가되는 시점으로부터 다음 특정 명령이 인가되기 이전까지 일정레벨을 유지하는 래치 클럭을 발생하는 클럭 구동부; 및
    상기 래치 클럭에 동기되어 상기 다수의 어드레스 버퍼들로부터 출력된 다수의 내부 어드레스들을 이용하여 다수의 래치 어드레스를 발생하는 다수의 어드레스 래치
    를 포함하는 것을 특징으로 하는 동기 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 클럭 구동부는
    상기 클럭 버퍼로부터 출력된 클럭을 구동하여 내부 클럭을 발생하는 내부 클럭 발생부; 및
    상기 클럭 버퍼로부터 출력된 클럭에 따라 상기 다수의 내부 명령을 선택적으로 인가받아 상기 다수의 내부 명령 중 특정 명령이 인가되는 시점으로부터 다음 특정 명령이 인가되기 이전까지 일정레벨을 유지하는 상기 래치 클럭을 발생하는 래치 클럭 발생부
    를 포함하는 것을 특징으로 하는 동기 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 내부 클럭 발생부는 상기 클럭 버퍼로부터 출력된 클럭을 순차 반전하는 인버터 체인을 포함하는 것을 특징으로 하는 동기 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 래치 클럭 발생부는
    상기 내부 명령들을 논리 조합하는 제 1 논리 조합수단;
    상기 클럭 버퍼로부터 출력된 클럭에 따라 상기 제 1 논리 조합수단으로부터 출력된 신호를 선택적으로 전송하는 전송수단; 및
    상기 클럭 버퍼로부터 출력된 클럭 및 상기 전송수단을 통해 전송된 신호를 논리 조합하는 제 2 논리 조합수단;
    을 포함하는 것을 특징으로 하는 동기 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 래치 클럭 발생부는 상기 전송수단을 통해 전송된 신호의 레벨을 유지하는 래치수단을 더 포함하는 것을 특징으로 하는 동기 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 논리 조합수단은 노아 게이트를 포함하는 것을 특징으로 하는 동 기 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 제 2 논리 조합수단은 낸드게이트를 포함하는 것을 특징으로 하는 동기 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 다수의 어드레스 래치 각각은
    상기 래치 클럭에 따라 해당하는 상기 내부 어드레스를 선택적으로 전송하는 제 1 전송수단;
    상기 제 1 전송수단을 통해 전송된 상기 내부 어드레스를 래치하는 제 1 래치수단;
    상기 래치 클럭에 따라 상기 제 1 래치수단에 래치된 어드레스를 선택적으로 전송하는 제 2 전송수단; 및
    상기 제 2 전송수단을 통해 전송된 어드레스를 래치하여 상기 래치 어드레스로 출력하는 제 2 래치수단;
    을 포함하는 것을 특징으로 하는 동기 반도체 메모리 장치.
KR1020040093220A 2004-11-15 2004-11-15 동기 반도체 메모리 장치 KR100641937B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040093220A KR100641937B1 (ko) 2004-11-15 2004-11-15 동기 반도체 메모리 장치
US11/004,842 US7142467B2 (en) 2004-11-15 2004-12-07 Synchronous semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040093220A KR100641937B1 (ko) 2004-11-15 2004-11-15 동기 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20060054609A KR20060054609A (ko) 2006-05-23
KR100641937B1 true KR100641937B1 (ko) 2006-11-02

Family

ID=36386111

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040093220A KR100641937B1 (ko) 2004-11-15 2004-11-15 동기 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7142467B2 (ko)
KR (1) KR100641937B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置
KR100766384B1 (ko) * 2006-09-13 2007-10-12 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로 및 방법
US20160077544A1 (en) * 2014-09-17 2016-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Clock gating circuits and circuit arrangements including clock gating circuits
US11132307B2 (en) 2018-05-25 2021-09-28 Rambus Inc. Low latency memory access

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510458B1 (ko) 1998-03-16 2005-10-24 삼성전자주식회사 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법
KR100358121B1 (ko) * 1999-05-13 2002-10-25 주식회사 하이닉스반도체 반도체장치의 신호 입력회로
JP3964593B2 (ja) * 2000-02-24 2007-08-22 富士通株式会社 半導体記憶装置
KR100401490B1 (ko) * 2000-10-31 2003-10-11 주식회사 하이닉스반도체 로오 버퍼를 내장한 반도체 메모리 장치
JP4726334B2 (ja) * 2001-06-13 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
KR100448702B1 (ko) * 2001-08-01 2004-09-16 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법
JP3861031B2 (ja) * 2002-06-25 2006-12-20 富士通株式会社 半導体集積回路

Also Published As

Publication number Publication date
KR20060054609A (ko) 2006-05-23
US7142467B2 (en) 2006-11-28
US20060104149A1 (en) 2006-05-18

Similar Documents

Publication Publication Date Title
US5999458A (en) Latch circuit, data output circuit and semiconductor device having the circuits
KR100822578B1 (ko) 반도체 메모리 소자의 쓰기 장치
US6950370B2 (en) Synchronous memory device for preventing erroneous operation due to DQS ripple
US7102939B2 (en) Semiconductor memory device having column address path therein for reducing power consumption
US20060245277A1 (en) Semiconductor memory device
US7903491B2 (en) Refresh signal generating circuit
JP4953273B2 (ja) 半導体メモリ素子
KR101996003B1 (ko) 클록 제어 장치
JP2002076879A (ja) 半導体装置
KR100636930B1 (ko) 반도체 메모리 장치의 데이터 스트로브신호 발생회로
KR100641937B1 (ko) 동기 반도체 메모리 장치
JP4278937B2 (ja) アドレス選択回路および半導体記憶装置
KR100743634B1 (ko) 반도체 메모리 장치의 명령어 디코딩 회로
US8127169B2 (en) Semiconductor memory device and method for generating internal control signal
US6301189B1 (en) Apparatus for generating write control signals applicable to double data rate SDRAM
KR20090113711A (ko) 클럭제어회로 및 이를 이용한 반도체 메모리 장치
KR101162287B1 (ko) 반도체 메모리 장치의 명령 디코딩 회로
KR100903381B1 (ko) 반도체 메모리 장치 및 그의 구동 방법
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
KR100422954B1 (ko) 반도체메모리소자의파이프라인장치및그제어방법
KR20110045394A (ko) 반도체 메모리 장치 및 그 구동 방법
KR100930403B1 (ko) 모드 레지스터 세트 신호 생성 회로
KR100744688B1 (ko) 글로벌 신호 구동 장치
US7813190B2 (en) Input circuit of semiconductor memory device ensuring enabled data input buffer during data input
KR20070117147A (ko) 아이디 트래킹 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee