JP4267006B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関し、特に、スタンバイ時における消費電力が低減された半導体記憶装置に関する。
近年、ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では１Ｖ台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショールド電流が増大するという問題が生じる。このような問題を解決すべく、特許文献１，２には、電源配線を主電源配線と疑似電源配線に分ける方法が提案されている。
図６は、疑似電源配線を用いた一般的な半導体装置の回路図である。
図６に示す回路は、４段のインバータ１１〜１４からなる回路ブロック１０を備えている。回路ブロック１０は、スタンバイ時において論理が固定される回路ブロックであり、本例では、スタンバイ時においてその入力信号ＩＮがハイレベルに固定される。当然ながら、アクティブ時においては入力信号ＩＮの論理値は随時変動する。
図６に示す回路には４つの電源配線、つまり、電源電位が供給される主電源配線ＶＤＤ及び疑似電源配線ＶＤＴと、接地電位が供給される主電源配線ＶＳＳ及び疑似電源配線ＶＳＴが設けられている。主電源配線ＶＤＤと疑似電源配線ＶＤＴとの間には、Ｐチャンネル型ＭＯＳトランジスタ２１が設けられており、そのゲート電極にはスタンバイ信号Ｓ０Ｂが供給される。また、主電源配線ＶＳＳと疑似電源配線ＶＳＴとの間には、Ｎチャンネル型ＭＯＳトランジスタ２２が設けられており、そのゲート電極にはスタンバイ信号Ｓ０が供給される。スタンバイ信号Ｓ０Ｂは、スタンバイ信号Ｓ０をインバータ２３によって反転した信号である。
スタンバイ信号Ｓ０は、回路ブロック１０をスタンバイ状態とする場合にローレベルとなる信号であり、回路ブロック１０がアクティブ状態である場合にはハイレベルに維持される。このため、アクティブ時においては、主電源配線ＶＤＤと疑似電源配線ＶＤＴはトランジスタ２１を介して短絡され、主電源配線ＶＳＳと疑似電源配線ＶＳＴはトランジスタ２２を介して短絡される。一方、スタンバイ時においては、トランジスタ２１，２２が非導通状態となることから、疑似電源配線ＶＤＴ，ＶＳＴは主電源配線ＶＤＤ，ＶＳＳから切り離され、ほとんど電源電位が供給されなくなる。
また、回路ブロック１０に含まれる４つのインバータ１１〜１４のうち、初段のインバータ１１及び３段目のインバータ１３については、疑似電源配線ＶＤＴと主電源配線ＶＳＳとの間に接続されており、２段目のインバータ１１及び４段目のインバータ１３については、主電源配線ＶＤＤと疑似電源配線ＶＳＴとの間に接続されている。上述の通り、アクティブ時においては主電源配線ＶＤＤと疑似電源配線ＶＤＴは短絡され、且つ、主電源配線ＶＳＳと疑似電源配線ＶＳＴは短絡されることから、全てのインバータ１１〜１４の両電源端には電源電圧が正しく印加され、これにより、回路ブロック１０は正常に動作を行うことができる。したがって、回路ブロック１０の出力信号ＯＵＴは、入力信号ＩＮの論理値に応じた正しい値となる。
これに対し、スタンバイ時においては、疑似電源配線ＶＤＴが主電源配線ＶＤＤから切り離されるとともに、疑似電源配線ＶＳＴが主電源配線ＶＳＳから切り離される。このため、初段のインバータ１１及び３段目のインバータ１３に含まれるＰチャンネル型ＭＯＳトランジスタ１１ｐ，１３ｐのソースには電源電位がほとんど供給されなくなるとともに、２段目のインバータ１２及び４段目のインバータ１４に含まれるＮチャンネル型ＭＯＳトランジスタ１２ｎ，１４ｎのソースには電源電位がほとんど供給されなくなる。
しかしながら、スタンバイ時においては入力信号ＩＮがハイレベルに固定されることから、各インバータ１１〜１４において導通状態となるトランジスタは、図６に示すＮチャンネル型ＭＯＳトランジスタ１１ｎ、Ｐチャンネル型ＭＯＳトランジスタ１２ｐ、Ｎチャンネル型ＭＯＳトランジスタ１３ｎ、Ｐチャンネル型ＭＯＳトランジスタ１４ｐに固定される。そして、これらトランジスタのソースは主電源配線ＶＤＤ又は主電源配線ＶＳＳに接続されていることから、スタンバイ時における論理は正しく維持される。
一方、スタンバイ時において非導通状態となるＰチャンネル型ＭＯＳトランジスタ１１ｐ、１３ｐのソースについては、主電源配線ＶＤＤから切り離された疑似電源配線ＶＤＴに接続されていることから、サブスレッショールド電流はほとんど流れなくなる。同様に、スタンバイ時において非導通状態となるＮチャンネル型ＭＯＳトランジスタ１２ｎ、１４ｎのソースについては、主電源配線ＶＳＳから切り離された疑似電源配線ＶＳＴに接続されていることから、サブスレッショールド電流はほとんど流れない。これにより、回路ブロック１０のスタンバイ時における消費電力を低減することが可能となる。
このように、主電源配線の他に疑似電源配線を用いることによって電源配線を階層化すれば、スタンバイ時において論理が固定される回路ブロックのスタンバイ時における消費電力を低減することが可能となる。
このような電源の階層化をＤＲＡＭなどの半導体記憶装置に採用する場合、メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックや、メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックに適用することが好適である。この場合、活性化コマンドなど、リード／ライト動作の開始時に発行されるコマンドに応答して、アドレス系回路ブロック及びデータ系回路ブロックをスタンバイ状態からアクティブ状態に遷移させればよい。
特開２０００−１３２１５号公報 特開２０００−４８５６８号公報
しかしながら、近年の半導体記憶装置は多機能化しており、リード／ライト動作を行わない期間においても一部の回路ブロックをアクティブ状態に遷移させる必要が生じる場合がある。例えば、ＤＤＲ２タイプのシンクロナスＤＲＡＭにおいては、ＯＤＴ（On Die Termination）機能やＯＣＤ（Off Chip Driver）機能がサポートされており、ＯＤＴを使用したり、ＯＣＤインピーダンスを調整するためには、データ系回路ブロックをアクティブ状態とする必要が生じる。
したがって、活性化コマンドなど、リード／ライト動作の開始時に発行されるコマンドが発行されていない状態でＯＤＴを使用したり、ＯＣＤインピーダンスの調整を可能とするためには、データ系回路ブロックを常時アクティブ状態としておく必要があり、消費電力が増大するという問題があった。
本発明は、このような問題を解決すべくなされたものであって、リード／ライト動作を行わない期間において一部の回路ブロックをアクティブ状態に遷移させる必要のある半導体記憶装置の消費電力を低減することを目的とする。
本発明による半導体記憶装置は、メモリセルアレイと、メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックと、メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックと、モード信号がセットされるモードレジスタと、モードレジスタに所定のモード信号がセットされたことに応答して、アドレス系回路ブロック及びデータ系回路ブロックの少なくとも一方をスタンバイ状態からアクティブ状態に遷移させる制御回路とを備えることを特徴とする。
本発明において「アクティブ状態」とは、当該回路ブロックを構成する各ゲート回路に正しく電力供給がされており、これによりスイッチングが可能な状態をいう。つまり、電源配線が階層化されている場合には、疑似電源配線と主電源配線とが短絡されている状態をいう。一方、「スタンバイ状態」とは、当該回路ブロックを構成する少なくとも一部のゲート回路に対して電力を遮断又は低下させた状態をいう。つまり、電源配線が階層化されている場合には、疑似電源配線が主電源配線から切断された状態をいう。
本発明によれば、ＯＤＴを使用する場合やＯＣＤインピーダンスの調整など、リード／ライト動作とは別の動作によってアドレス系回路ブロックやデータ系回路ブロックをアクティブ状態とする必要がある場合であっても、これら回路ブロックを常時アクティブ状態としておく必要がなくなる。これにより、半導体記憶装置全体の消費電力を低減することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置の構成を模式的に示すブロック図である。
図１に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ１００と、メモリセルアレイ１００に対するアクセス制御を行うロウ系回路ブロック１２１及びカラム系回路ブロック１２２と、メモリセルアレイ１００との間でデータの授受を行うデータ系回路ブロック１２３とを備えている。
ロウ系回路ブロック１２１及びカラム系回路ブロック１２２は、いわゆるアドレス系回路ブロックであり、それぞれアドレス端子ＡＤＤからロウアドレス及びカラムアドレスが供給される。ロウ系回路ブロック１２１には、ロウアドレスバッファやリフレッシュカウンターなどが含まれ、その出力はロウデコーダ１１１に供給される。一方、カラム系回路ブロック１２２には、カラムアドレスバッファやバーストカウンターなどが含まれ、その出力はカラムデコーダ１１２に供給される。カラムデコーダ１１２とメモリセルアレイ１００との間に記載されている入出力系回路１１３は、リードライトアンプやセンスアンプなどによって構成される。
一方、カラムデコーダ１１２とデータ入出力端子ＤＱとの間に記載されているデータ系回路ブロック１２３には、データコントロール回路やデータラッチ回路などが含まれる。
また、本実施形態による半導体記憶装置は、コマンド端子ＣＭＤからのコマンドを受けるコマンドデコーダ１３０を備えている。コマンドデコーダ１３０の出力１３０ａは制御回路１４０に供給され、制御回路１４０はこれに基づき、ロウ系回路ブロック１２１、カラム系回路ブロック１２２及びデータ系回路ブロック１２３にスタンバイ信号Ｓ１〜Ｓ３をそれぞれ供給する。スタンバイ信号Ｓ１〜Ｓ３は、図６に示したスタンバイ信号Ｓ０と同様の信号であり、対応する回路ブロックをアクティブ状態又はスタンバイ状態とするための信号である。
尚、コマンドデコーダ１３０からの出力は、当然ながら、ロウ系回路ブロック１２１、カラム系回路ブロック１２２及びデータ系回路ブロック１２３にも供給されるが、本発明の要旨とは直接関係がないため、これらの配線については図示していない。
図１に示すように、制御回路１４０にはモードレジスタ１５０からの出力１５０ａも供給されている。モードレジスタ１５０は、半導体記憶装置を所定の動作モードにエントリさせる場合にモード信号がセットされる回路である。モードレジスタ１５０の書き換えは、コマンドデコーダ１３０によって許可された状態で、アドレス端子ＡＤＤからモード信号を供給することにより行う。エントリ可能な動作モードとしては、半導体記憶装置の種類やタイプによるが、ＤＤＲ２タイプのシンクロナスＤＲＡＭにおいては、ＯＤＴ使用モードや、ＯＣＤインピーダンスの調整モードなどが存在する。
図２は、ロウ系回路ブロック１２１、カラム系回路ブロック１２２及びデータ系回路ブロック１２３の構成を模式的に示すブロック図である。
図２に示すように、ロウ系回路ブロック１２１、カラム系回路ブロック１２２及びデータ系回路ブロック１２３には、いずれも図６に示した回路と同様、４つの電源配線が用いられている。４つの電源配線とは、電源電位が供給される主電源配線ＶＤＤ及び疑似電源配線ＶＤＴと、接地電位が供給される主電源配線ＶＳＳ及び疑似電源配線ＶＳＴである。これら４つの電源配線のうち、少なくとも疑似電源配線ＶＤＴ，ＶＳＴについては、ロウ系回路ブロック１２１、カラム系回路ブロック１２２及びデータ系回路ブロック１２３に対してそれぞれ独立して設けられている。
図６に示した回路と同様、主電源配線ＶＤＤと疑似電源配線ＶＤＴとの間にはＰチャンネルＭＯＳトランジスタ２１が接続され、そのゲートには対応するスタンバイ信号Ｓ１〜Ｓ３を反転させた信号Ｓ１Ｂ〜Ｓ３Ｂが供給される。また、主電源配線ＶＳＳと疑似電源配線ＶＳＴとの間にはＮチャンネルＭＯＳトランジスタ２２が接続され、そのゲートには対応するスタンバイ信号Ｓ１〜Ｓ３が供給される。
これにより、対応するスタンバイ信号Ｓ１〜Ｓ３がハイレベルであれば、当該回路ブロックを構成するロジック回路部Ｌに正しく電力供給がされ、対応するスタンバイ信号Ｓ１〜Ｓ３がローレベルであれば、当該回路ブロックを構成するロジック回路部Ｌへの電力供給が遮断される。
ロウ系回路ブロック１２１、カラム系回路ブロック１２２及びデータ系回路ブロック１２３を構成するロジック回路部Ｌの具体的な構成については図示しないが、図６を用いて説明したように、各ゲート回路が主電源配線と疑似電源配線との間に接続された構成を有している。これにより、スタンバイ時においてオフ状態となるトランジスタのソースが主電源配線から切り離されることから、消費電力が低減される。
次に、制御回路１４０の動作について説明する。
制御回路１４０は、上述の通り、スタンバイ信号Ｓ１〜Ｓ３を生成する回路であるが、これらスタンバイ信号Ｓ１〜Ｓ３の論理値は、コマンドデコーダ１３０の出力１３０ａだけでなく、モードレジスタ１５０の出力１５０ａに基づいて制御される。より具体的に説明すると、スタンバイ信号Ｓ１は、アクティブコマンド（ＡＣＴ）など、リード／ライト動作の開始時に発行されるロウ系のコマンドに応答してハイレベルとされる一方、プリチャージコマンド（ＰＲＥ）など、リード／ライト動作の終了時に発行されるロウ系のコマンドに応答してローレベルとされる。
また、スタンバイ信号Ｓ２，Ｓ３は、リードコマンド（ＲＥＡＤ）など、リード／ライト動作の開始時に発行されるカラム系のコマンドに応答してハイレベルとされる一方、ライト動作においてはメモリセルへの書き込み完了に応答してローレベルとされ、リード動作においてはバースト出力の完了に応答してローレベルとされる。
これにより、リード／ライト動作を行う場合、必要な回路ブロックを必要な期間だけアクティブ状態とすることができる。
これに加え、本実施形態による半導体記憶装置では、モードレジスタ１５０にＯＤＴ使用モード又はＯＣＤインピーダンスの設定モードを示すモード信号がセットされた場合においても、制御回路１４０はスタンバイ信号Ｓ３をハイレベルに変化させる。これらのモードにエントリした状態においてＯＤＴを使用したり、ＯＣＤインピーダンスを変更するためには、リード／ライト動作が行われているか否かにかかわらず、データ系回路ブロック１２３がアクティブ状態でなければならない。
この点を考慮して、本実施形態では、モードレジスタ１５０に上記のモード信号がセットされたことに応答して、スタンバイ信号Ｓ３をハイレベルに変化させている。ハイレベルとされたスタンバイ信号Ｓ３は、モードレジスタ１５０から上記のモード信号が消去されるまでハイレベルを保持し続け、モードレジスタ１５０から上記のモード信号が消去されると、ローレベルに戻される。
図３は、本実施形態による半導体記憶装置の動作を説明するための波形図であり、リード時における動作を示している。
図３に示すように、リード動作を行う前の期間においては、スタンバイ信号Ｓ１〜Ｓ３は全てローレベルに維持されている。これにより、ロウ系回路ブロック１２１、カラム系回路ブロック１２２及びデータ系回路ブロック１２３に含まれるトランジスタ２１，２２はいずれもオフ状態となることから、疑似電源配線ＶＤＴ，ＶＳＴは主電源配線ＶＤＤ，ＶＳＳから切り離される。このため、これら回路ブロック１２１〜１２３はほとんど電力を消費しなくなる。
そして、クロック信号ＣＫに同期してアクティブコマンド（ＡＣＴ）及びリードコマンド（ＲＥＡＤ）がこの順に発行されると、半導体記憶装置はリード動作が開始する。上記の通り、アクティブコマンド（ＡＣＴ）はロウ系のコマンドであり、リードコマンド（ＲＥＡＤ）はカラム系のコマンドである。
図３に示すように、アクティブコマンド（ＡＣＴ）が発行されるとスタンバイ信号Ｓ１がハイレベルに変化し、リードコマンド（ＲＥＡＤ）が発行されるとスタンバイ信号Ｓ２，Ｓ３がハイレベルに変化する。これに連動して、疑似電源配線ＶＤＴ，ＶＳＴが主電源配線ＶＤＤ，ＶＳＳに接続されるため、これら回路ブロック１２１〜１２３はスタンバイ状態からアクティブ状態に遷移し、必要な動作を実行する。
そして、データのバースト出力が完了すると、スタンバイ信号Ｓ２，Ｓ３がローレベルに変化し、カラム系回路ブロック１２２及びデータ系回路ブロック１２３は再びスタンバイ状態に遷移する。その後、プリチャージコマンド（ＰＲＥ）が発行されると、スタンバイ信号Ｓ１がローレベルに変化し、ロウ系回路ブロック１２１もスタンバイ状態に遷移する。
このような制御は、上述の通り制御回路１４０によって行われ、これにより、回路ブロック１２１〜１２３は必要な期間だけアクティブ状態とされる。
図４は、本実施形態による半導体記憶装置の動作を説明するための別の波形図であり、ＯＤＴ使用モードにエントリする場合の動作を示している。
図４に示すように、ＯＤＴ使用モードにエントリする前の期間においては、スタンバイ信号Ｓ１〜Ｓ３は全てローレベルに維持されている。そして、クロック信号ＣＫに同期してモードレジスタ１５０にＯＤＴ使用モード信号がセットされると、スタンバイ信号Ｓ３がハイレベルに変化し、データ系回路ブロック１２３がスタンバイ状態からアクティブ状態に遷移する。スタンバイ信号Ｓ１，Ｓ２についてはローレベルに維持され、このため、ロウ系回路ブロック１２１及びカラム系回路ブロック１２２についてはスタンバイ状態に保たれる。
その後、モードレジスタ１５０の内容が書き替えられ、これによりＯＤＴ使用モードが終了すると、スタンバイ信号Ｓ３はローレベルに変化し、データ系回路ブロック１２３は再びスタンバイ状態に遷移する。このように、ＯＤＴ使用モードにエントリしている期間においては、リード／ライト動作とは無関係にスタンバイ信号Ｓ３が常にハイレベルに維持されることから、ＯＤＴ使用動作をいつでも実行することが可能となる。
また、図４には、ＯＤＴ使用モードにエントリしている期間中において、リード動作が行われた例が示されている。この場合も、図３に示した動作と同様、アクティブコマンド（ＡＣＴ）及びリードコマンド（ＲＥＡＤ）に応答してスタンバイ信号Ｓ１，Ｓ２が順次ハイレベルに変化するとともに、バースト出力の完了及びプリチャージコマンド（ＰＲＥ）に応答してスタンバイ信号Ｓ２，Ｓ１が順次ローレベルに変化する。つまり、ＯＤＴ使用モードにエントリしている期間中においても、通常どおりのリード／ライト動作を行うことができ、スタンバイ信号Ｓ１，Ｓ２はこれに応じて所定の論理レベルに正しく変化する。
図５は、本実施形態による半導体記憶装置の動作を説明するためのさらに別の波形図であり、ＯＣＤインピーダンスの調整モードにエントリする場合の動作を示している。
図５に示すように、ＯＣＤインピーダンスの調整モードにエントリする前の期間においては、スタンバイ信号Ｓ１〜Ｓ３は全てローレベルに維持されている。そして、クロック信号ＣＫに同期してモードレジスタ１５０にＯＣＤインピーダンスの調整モード信号がセットされると、スタンバイ信号Ｓ３がハイレベルに変化し、データ系回路ブロック１２３がスタンバイ状態からアクティブ状態に遷移する。スタンバイ信号Ｓ１，Ｓ２についてはローレベルに維持され、このため、ロウ系回路ブロック１２１及びカラム系回路ブロック１２２についてはスタンバイ状態に保たれる。
その後、モードレジスタ１５０の内容が書き替えられ、これによりＯＣＤインピーダンスの調整モードが終了すると、スタンバイ信号Ｓ３はローレベルに変化し、データ系回路ブロック１２３は再びスタンバイ状態に遷移する。このように、ＯＣＤインピーダンスの調整モードにエントリしている期間においても、リード／ライト動作とは無関係にスタンバイ信号Ｓ３が常にハイレベルに維持されることから、ＯＣＤインピーダンスの調整動作をいつでも実行することが可能となる。
以上説明したように、本実施形態によれば、モードレジスタ１５０にＯＤＴ使用モード又はＯＣＤインピーダンスの調整モードを示すモード信号がセットされたことに応答して、データ系回路ブロック１２３をスタンバイ状態からアクティブ状態に遷移させていることから、データ系回路ブロック１２３を常時アクティブ状態としておく必要がなくなる。これにより、半導体記憶装置全体の消費電力を低減することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、モードレジスタ１５０にＯＤＴ使用モード又はＯＣＤインピーダンスの調整モードを示すモード信号がセットされたことに応答して、データ系回路ブロック１２３をアクティブ状態に遷移させているが、データ系回路ブロック１２３をアクティブ状態に遷移させる条件がこれに限定されるものではなく、これ以外のモード信号がモードレジスタにセットされた場合にデータ系回路ブロック１２３をアクティブ状態に遷移させても構わない。
また、モードレジスタ１５０の設定内容に基づきアクティブ状態に遷移させる回路ブロックについても、データ系回路ブロックに限定されず、ロウ系回路ブロック１２１やカラム系回路ブロック１２２をモードレジスタ１５０の設定内容に応じてアクティブ状態に遷移させても構わない。
本発明の好ましい実施形態による半導体記憶装置の構成を模式的に示すブロック図である。 ロウ系回路ブロック１２１、カラム系回路ブロック１２２及びデータ系回路ブロック１２３の構成を示すブロック図である。 図１に示す半導体記憶装置の動作を説明するための波形図であり、リード時における動作を示している。 図１に示す半導体記憶装置の動作を説明するための波形図であり、ＯＤＴ使用モードにエントリする場合の動作を示している。 図１に示す半導体記憶装置の動作を説明するための波形図であり、ＯＣＤインピーダンスの調整モードにエントリする場合の動作を示している。 疑似電源配線を用いた一般的な半導体装置の回路図である。
符号の説明
１０ 回路ブロック
１１〜１４，２３ インバータ
１１ｐ〜１４ｐ，２１ ＰチャンネルＭＯＳトランジスタ
１１ｎ〜１４ｎ，２２ ＮチャンネルＭＯＳトランジスタ
１００ メモリセルアレイ
１１１ ロウデコーダ
１１２ カラムデコーダ
１１３ 入出力系回路
１２１ ロウ系回路ブロック
１２２ カラム系回路ブロック
１２３ データ系回路ブロック
１３０ コマンドデコーダ
１４０ 制御回路
１５０ モードレジスタ
Ｓ０〜Ｓ３ スタンバイ信号
ＶＤＤ，ＶＳＳ 主電源配線
ＶＤＴ，ＶＳＴ 疑似電源配線
Ｌ ロジック回路部

Claims (6)

  1. メモリセルアレイと、前記メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックと、前記メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックと、モード信号がセットされるモードレジスタと、前記モードレジスタに所定のモード信号がセットされたことに応答して、前記アドレス系回路ブロックをスタンバイ状態としたままで前記データ系回路ブロックをスタンバイ状態からアクティブ状態に遷移させる制御回路とを備えることを特徴とする半導体記憶装置。
  2. メモリセルアレイと、前記メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックと、前記メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックと、モード信号がセットされるモードレジスタと、前記モードレジスタに所定のモード信号がセットされたことに応答して、前記アドレス系回路ブロック及び前記データ系回路ブロックの少なくとも一方をスタンバイ状態からアクティブ状態に遷移させる制御回路と、前記アドレス系回路ブロック及び前記データ系回路ブロックのそれぞれに対応して設けられた疑似電源配線とを備え、
    前記制御回路は、対応する回路ブロックが前記スタンバイ状態である場合には前記疑似電源配線を主電源配線から切断し、対応する回路ブロックが前記アクティブ状態である場合には前記疑似電源配線と前記主電源配線とを短絡することを特徴とする半導体記憶装置。
  3. メモリセルアレイと、前記メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックと、前記メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックと、モード信号がセットされるモードレジスタと、前記モードレジスタに所定のモード信号がセットされたことに応答して、前記アドレス系回路ブロック及び前記データ系回路ブロックの少なくとも一方をスタンバイ状態からアクティブ状態に遷移させる制御回路とを備え、
    前記所定のモード信号は、データ入出力ピンを使用する所定の動作モードにエントリするためのモード信号であり、前記制御回路は、前記所定のモード信号がセットされたことに応答して、前記アドレス系回路ブロックを前記スタンバイ状態に保持しつつ、前記データ系回路ブロックを前記スタンバイ状態から前記アクティブ状態に遷移させることを特徴とする半導体記憶装置。
  4. 前記所定の動作モードは、ＯＤＴ（On Die Termination）使用モード及びＯＣＤ（Off Chip Driver）インピーダンスの調整モードの少なくとも一方を含んでいることを特徴とする請求項３に記載の半導体記憶装置。
  5. メモリセルアレイと、前記メモリセルアレイに対するアクセス制御を行うアドレス系回路ブロックと、前記メモリセルアレイとの間でデータの授受を行うデータ系回路ブロックと、モード信号がセットされるモードレジスタと、前記モードレジスタに所定のモード信号がセットされたことに応答して、前記アドレス系回路ブロック及び前記データ系回路ブロックの少なくとも一方をスタンバイ状態からアクティブ状態に遷移させる制御回路と、前記アドレス系回路ブロック及び前記データ系回路ブロックのそれぞれに対応して設けられた疑似電源配線とを備え、
    前記制御回路は、対応する回路ブロックが前記スタンバイ状態である場合には前記疑似電源配線を主電源配線から切断し、対応する回路ブロックが前記アクティブ状態である場合には前記疑似電源配線と前記主電源配線とを短絡し、
    前記所定のモード信号は、データ入出力ピンを使用する所定の動作モードにエントリするためのモード信号であり、前記制御回路は、前記所定のモード信号がセットされたことに応答して、前記アドレス系回路ブロックを前記スタンバイ状態に保持しつつ、前記データ系回路ブロックを前記スタンバイ状態から前記アクティブ状態に遷移させることを特徴とする半導体記憶装置。
  6. 前記所定のモード信号は、ＯＤＴ（On Die Termination）使用モード及びＯＣＤ（Off Chip Driver）インピーダンスの調整モードの少なくとも一方にエントリするためのモード信号を含んでいることを特徴とする請求項１、２及び５のいずれか一項に記載の半導体記憶装置。
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