JP2003338200A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2003338200A
JP2003338200A JP2002143446A JP2002143446A JP2003338200A JP 2003338200 A JP2003338200 A JP 2003338200A JP 2002143446 A JP2002143446 A JP 2002143446A JP 2002143446 A JP2002143446 A JP 2002143446A JP 2003338200 A JP2003338200 A JP 2003338200A
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test
signal
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JP2002143446A
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Akira Yamazaki
彰 山崎
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Mitsubishi Electric Corp
三菱電機株式会社
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    • G11C2029/1202Word line control

Abstract

(57)【要約】 【課題】 混載DRAMマクロを実使用条件下で動作さ
せて、テストを実行する。 【解決手段】 語構成が変更可能な混載DRAMコアに
おいて、語構成をメタルスライスにより設定するメタル
語構成設定回路(1)からの語構成指定情報と、レジス
タ(10)に格納された語構成指定情報の一方を、変更
回路4により選択して、するI/Oスイッチへ与える。
I/Oスイッチは、与えられた語構成情報に従って内部
のスイッチゲートを導通/非導通状態に設定して、プリ
アンプ/ライトドライバとDQバッファとの接続経路を
電気的に設定する。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、メモリとロジックとが同一半導体基
板上に集積化されるシステムLSIと称される半導体集
積回路装置に関する。より特定的には、この発明は、入
出力データビット数がメタルスライスで変更可能な内蔵
メモリを外部からテストするための構成に関する。

【0002】

【従来の技術】近年、DRAM(ダイナミック・ランダ
ム・アクセス・メモリ)とロジックデバイスまたはマイ
クロプロセッサとを同一半導体基板上に集積化するDR
AM内蔵システムLSIが普及してきている。このDR
AM内蔵システムLSIは、個別のDRAMとロジック
デバイスまたはマイクロプロセッサをプリント基板上に
はんだ付けなどにより実装する従来のシステムと比べて
以下の利点を有している。

【0003】(1) ピン端子の制約がないため、DR
AMとロジックデバイスの間のデータバス幅を大きくす
ることができ、データ転送速度を向上させることがで
き、応じてシステム性能を向上させることができる。

【0004】(2) DRAMとロジックデバイスの間
に形成されるデータバスは、チップ上配線であり、プリ
ント基板上の配線と比べて容量が小さく、データ転送時
の動作電流を小さくすることができ、また、高速でデー
タを転送することができる、および (3) 単一パッケージでシステムが構成されるため、
外部のデータバス配線および制御信号配線が不要とな
り、プリント基板上での占有面積を小さくすることがで
き、システムを小型化することができる。

【0005】図17は、従来のDRAM内蔵システムL
SIの構成の一例を概略的に示す図である。図17にお
いて、DRAM内蔵システムLSI500は、所定の演
算処理を行なうロジック502と、少なくともロジック
502の必要なデータを格納するためのDRAMマクロ
504と、ロジック502をパッド群518を介して外
部装置に接続するロジック外部バス508を含む。

【0006】ロジック502は、所定の演算処理を行な
う専用のロジックデバイスであってもよく、またマイク
ロプロセッサであってもよく、DRAMマクロ504に
格納されるデータを用いて処理を行なう回路であればよ
い。

【0007】DRAMマクロ504は、データを記憶す
るDRAMコア510と、このDRAMコア510に対
し外部から直接アクセスしてテストを行なうためのテス
トインターフェイス回路(TIC)512と、ロジック
502の内部ロジックバス506とテストインターフェ
イス回路512からの内部テストバス516の一方を選
択して内部メモリバス515に接続する選択回路517
を含む。この内部メモリバス515は、DRAMコア5
10に接続される。テストインターフェイス回路512
は、外部テストバス514を介してパッド群518に結
合される。

【0008】バス506、508、514、515およ
び516は、それぞれ、制御信号、アドレス信号および
データを伝達する信号線を含む。内部ロジックバス50
6、内部メモリバス515および内部テストバス516
は、ピン端子の制約条件がないため、そのバス幅を十分
広くすることができる。

【0009】DRAMコア510からの読出データは、
選択回路517を介することなく直接テストインターフ
ェイス回路512およびロジック502に転送される。
しかしながら、図17においては、図面を簡略化するた
めに、この内部読出データの転送経路は示していない。

【0010】ロジック外部バス508と外部テストバス
514は、図17においては、共通にパッド群518に
結合されるように示す。しかしながら、この外部テスト
バス514とロジック外部バス508は、テストモード
指示信号(図示せず)に従って選択的に共通のパッドに
接続されるように構成されてもよい。

【0011】図18は、DRAMコア510に対する信
号を一覧にして示す図である。図18において、DRA
Mコア510に対しては、クロック信号CLK、DRA
Mコア510における内部クロック信号の有効/無効を
設定するクロックイネーブル信号CKE、内部での行選
択動作を活性化するロウ活性化信号/ACT、選択行を
非選択状態へ駆動するためのロウ非活性化信号/PR
E、DRAMコア510におけるメモリセルデータのリ
フレッシュを指示するオートリフレッシュ指示信号/R
EFA、データの読出を指示するリード動作指示信号/
RE、およびデータの書込動作を指示するライト動作指
示信号/WRが、動作制御信号として与えられる。

【0012】DRAMコア510に対しては、さらに、
メモリセルのアドレス指定のために13ビットのロウア
ドレス信号RA<12:0>、4ビットのコラムアドレ
ス信号CA<3:0>、スペアメモリセル行を指定する
ためのスペアロウ空間アドレッシング用アドレス信号R
Asp、およびスペア列を指定するためのスペアコラム
空間アドレッシング用アドレス信号CAspが与えられ
る。

【0013】スペアロウ空間アドレッシング用アドレス
信号RAspおよびスペアコラム空間アドレッシング用
アドレス信号CAspは、不良アドレスのヒューズプロ
グラム前に行なわれる試験時において、DRAMコア5
10のスペアメモリセルへアクセスし、スペアメモリセ
ルの良/不良を判定するために用いられる。

【0014】これらのスペア空間アドレッシング用アド
レス信号RAspおよびCAspは、Hレベルのときに
スペアメモリセル空間を指定し、Lレベルのときにノー
マルメモリセル空間を指定する。

【0015】DRAMコア510に対しては、128ビ
ットの書込データD<127:0>および2ビットのス
ペアデータSD<1:0>が与えられ、また、DRAM
コア510からは、128ビットの読出データQ<12
7:0>および2ビットのスペアデータSQ<1:0>
が出力される。スペア空間がアドレス指定されたときに
は、冗長置換のためのスペアメモリセルが指定される。
スペアメモリセルを直接試験することができる。

【0016】図18に示すように、DRAMコア510
は、個別素子の汎用DRAMに比べて多くの入出力信号
を有している。テストインターフェイス回路512は、
このテスト動作時においても、DRAMコア510に対
し図18に示すような信号/データの転送を外部からの
テスタより与えられる信号に従って生成する。

【0017】テストインターフェイス回路512が、外
部テストバス514によりパッド群518を介して図1
8に示す信号/データを外部テスタとの間で転送した場
合、外部テスタのピン数よりも、これらの信号/データ
線の数が多くなり、テストを行なうことができなくな
る。また、たとえテストを行なうことができる場合にお
いても、1つの被試験装置に必要とされる信号線/デー
タ線の数が多いため、同時に測定することのできるデバ
イスの数が低減され、テストコストが増大する。

【0018】テストインターフェイス回路512は、こ
のテスト時に必要とされるピン数を低減し、またDRA
Mコア510へ外部から直接アクセスして、DRAMコ
ア510のテストを容易に行なうために設けられる。

【0019】図19は、テストインターフェイス回路5
12に対する外部信号を一覧にして示す図である。図1
9に示す信号は、図17に示す外部テストバス514を
介して外部のテスト装置とテストインターフェイス回路
512との間で転送される。

【0020】図19において、テストインターフェイス
回路512に対し、テストクロック信号TCLKとテス
トクロックイネーブル信号TCKEが与えられる。これ
らのテストクロック信号TCLKおよびテストクロック
イネーブル信号TCKEは、通常動作モード時にDRA
Mコア510へ与えられるクロック信号CLKおよびク
ロックイネーブル信号CKEに代えて、テスト動作モー
ド時に用いられる。

【0021】テストインターフェイス回路512に対
し、さらに、チップセレクト信号/CS、ロウアドレス
ストローブ信号/RAS、コラムアドレスストローブ信
号/CAS、およびライト動作指示信号/WEが与えら
れる。これらの制御信号/CS、/RAS、/CAS、
および/WEのテストクロック信号のたとえば立上がり
エッジにおける論理レベルの組合せにより、DRAMコ
アの動作モードが指定される。

【0022】テストインターフェイス回路512は、こ
れらの外部制御信号をデコードし、図18に示すような
ロウ活性化信号/ACT、ロウ非活性化信号/PRE、
オートリフレッシュ指示信号/REFA、リード動作指
示信号/REおよびライト動作指示信号/WEを、その
デコード結果に従って選択的に活性化する。

【0023】アドレス信号として、テストインターフェ
イス回路512に対し、13ビットのアドレス信号AD
<12:0>とスペア空間アドレッシング用アドレス信
号ADspが与えられる。ロウアドレスとコラムアドレ
スは、同じパッド(端子)を介して時分割的に与えら
れ、また、スペア空間アドレッシング用アドレス信号A
Dspも、スペアロウおよびスペアコラムに対し時分割
的に与えられる。

【0024】データとしては、8ビットのテスト書込デ
ータTD<7:0>と8ビットのテスト読出データTQ
<7:0>と1ビットのマルチビットテスト結果出力信
号TQmbtが、外部テスタとテストインターフェイス
回路512の間で転送される。

【0025】テストインターフェイス回路512は、テ
ストデータ書込時においては、8ビットのテストデータ
TD<7:0>を128ビットのデータにビット幅拡張
して、選択回路517を介してDRAMコア510へ与
える。このテスト書込データのビット幅拡張時において
は、8ビットのテストデータTD<7:0>を繰り返し
コピーして、同一パターンの8ビットデータを16個含
む128ビットのデータを生成する。

【0026】テストデータ読出時においては、テストイ
ンターフェイス回路512は、DRAMコア510から
読出された128ビットのデータを、8ビット単位で順
次出力する。

【0027】マルチビットテスト結果出力信号TQmb
tは、128ビットのテスト読出データについてのマル
チビットテスト結果を示す信号である。このマルチビッ
トテスト結果出力信号TQmbtを用いることにより、
128ビットのデータを個々に良/不良を判定する必要
がなくなり、8ビット単位でデータを出力しても、不良
の特定は、マルチビット結果が不良を示しているときに
のみ行うことにより、試験時間を短縮することができ
る。

【0028】図20は、テストインターフェイス回路5
12に与えられる外部制御信号(TIC制御信号)とD
RAMコア510に与えられる制御信号(DRAM制御
信号)の関係を真理値表の形態で示す図である。

【0029】図20において、DRAMマクロ504の
非選択状態(DSEL)は、チップセレクト信号/CS
がHレベルのときに設定される。この状態においては、
残りの制御信号/RAS、/CASおよび/WEの論理
レベルにかかわらず、DRAMコア510は、非選択状
態を維持する。

【0030】チップセレクト信号/CSがLレベルに設
定されると、DRAMコア510に対する動作モードが
指定される。

【0031】動作モードが指定されないNOPの場合、
制御信号/RAS、/CASおよび/WEがすべてHレ
ベルに設定される。この場合、DRAMコア510に与
えられる制御信号はすべてHレベルを維持し、DRAM
コア510に対する新たな動作モードは指定されない。
DRAMコア510は、通常、このNOPコマンド印加
時においてはスタンバイ状態を維持する。

【0032】チップセレクト信号/CSとロウアドレス
ストローブ信号/RASをともにLレベルに設定し、コ
ラムアドレスストローブ信号/CASとライト動作指示
信号/WEをともにHレベルに設定すると、アレイ活性
化を示すACTが指定される。この状態においては、D
RAMコア510に対し、ロウ活性化信号/ACTがL
レベルの活性状態に設定される。残りのDRAM制御信
号は、Hレベルの非活性状態を維持する。

【0033】ここで、テストインターフェイス回路51
2に対するTIC制御信号の論理レベルの判定は、テス
トクロック信号TCLKの立上がりエッジまたは立下が
りエッジにおいて行なわれる。

【0034】チップセレクト信号/CS、ロウアドレス
ストローブ信号/RASおよびライト動作指示信号/W
EをLレベルに設定し、コラムアドレスストローブ信号
/CASをHレベルに維持すると、プリチャージ動作を
示すPREが指定される。この状態においては、DRA
M制御信号として、ロウ非活性化信号/PREがLレベ
ルに設定され、DRAMコア510がプリチャージ状態
に復帰する。

【0035】チップセレクト信号/CS、ロウアドレス
ストローブ信号/RASおよびコラムアドレスストロー
ブ信号/CASをLレベルに設定し、ライト動作指示信
号/WEをHレベルに設定した場合には、リフレッシュ
動作を示すREFAが指定される。この場合には、DR
AM制御信号のうち、オートリフレッシュ指示信号/R
EFAがLレベルに設定され、DRAMコア510にお
いてリフレッシュが実行される。

【0036】チップセレクト信号/CSとコラムアドレ
スストローブ信号/CASをともにLレベルに設定し、
ロウアドレスストローブ信号/RASとライト動作指示
信号/WEをともにHレベルに設定すると、データ読出
を示すREが指定される。この場合には、DRAM制御
信号のうち、リード動作指示信号/REがLレベルの活
性状態に設定され、残りのDRAM制御信号はHレベル
に維持される。

【0037】チップセレクト信号/CS、コラムアドレ
スストローブ信号/CASおよびライト動作指示信号/
WEをLレベルに設定し、ロウアドレスストローブ信号
/RASをHレベルに設定した場合には、データ書込を
示すWEが指定される。この状態においては、DRAM
制御信号においてライト動作指示信号/WRがLレベル
に設定される。

【0038】テストインターフェイス回路512におい
ては、この図20に示す真理値表に従って、TIC制御
信号をDRAM制御信号に変換する。テストインターフ
ェイス回路512においてアドレスのマルチプレクス、
データビット幅の変換および制御信号の変換を行なうこ
とにより、外部テスタが、DRAMコア510へアクセ
スしてテスト動作を行なうときに使用されるピン端子数
を大幅に低減することができる。また、テストインター
フェイス回路512に与えられる制御信号は、通常のク
ロック同期型のDRAMに用いられる制御信号と同じで
あり、標準のクロック同期型DRAMに対するテスタを
用いてDRAMコア510のテストを行なうことができ
る。

【0039】図21は、図17に示すDRAMコア51
0およびテストインターフェイス回路(TIC)512
の構成を概略的に示す図である。図21においては、D
RAMコア510とテストインターフェイス回路512
の間に配置される選択回路517は、図面を簡略化する
ために示していない。

【0040】図21において、DRAMコア510は、
それぞれが、行列状に配列される複数のメモリセルを有
するDRAMアレイ550eおよび550wと、アドレ
ス信号に従って、これらのDRAMアレイ550eおよ
び550wからメモリセルを選択するデコーダ552を
含む。

【0041】DRAMアレイ550eおよび550w
は、一例として、それぞれ、8Mビットの記憶容量を有
する。

【0042】これらのDRAMアレイ550eおよび5
50wにおいては、不良メモリセルを救済するためのス
ペアロウおよびスペアコラムが配置される。

【0043】デコーダ552は、これらのDRAMアレ
イ550eおよび550wにおいてメモリセル行を選択
するためのロウデコーダと、メモリセル列を選択するた
めのコラムデコーダ両者を含む。

【0044】DRAMコア510は、さらに、DRAM
アレイ550eとデータの入出力を行なうためのDRA
Mデータパス556eと、DRAMアレイ550wとデ
ータの入出力を行なうDRAMデータパス556wと、
DRAMコア510の内部動作を制御するDRAM制御
回路558を含む。

【0045】DRAMデータパス556eおよび556
wの各々は、内部書込データを対応のDRAMアレイ5
50eおよび550wに転送するライトドライバと、対
応のDRAMアレイ550eおよび550wから読出さ
れたメモリセルデータを増幅するためのプリアンプを含
む。

【0046】DRAMデータパス550eは、64ビッ
ト幅のライトデータバス551eを介して書込データW
D<127:64>を転送し、また、DRAMアレイか
ら内部リードデータバス553eを介して転送される6
4ビットの内部読出データRD<127:64>を受け
る。

【0047】このDRAMアレイ550eにおいては、
スペア列も、ノーマル列と同時に選択されるために、D
RAMデータバス550eは、不良列救済時において
は、スペアライトデータ線557eを介してスペア書込
データSWE<1>を転送し、また、スペアリードデー
タ線559eを介してスペアメモリセルから読出データ
SRD<1>を受ける。

【0048】DRAMデータパス556wも同様、64
ビット幅の内部ライトデータバス551wを介して内部
書込データWE<63:0>をDRAMアレイ550w
へ転送し、また、DRAMアレイ550wから64ビッ
ト幅の内部読出データRD<63:0>を内部リードデ
ータバス553wを介して受ける。

【0049】このDRAMデータバス550wは、さら
に、不良列救済時においてスペア列から読出された読出
データSRD<1>をスペアリードデータ線559wを
介して受け、また、スペアライトデータ線557wを介
してスペア列への書込データSWD<0>を転送する。

【0050】DRAMデータパス556eは、通常動作
モードにおいて不良列救済時においては、スペアライト
データ線557eを内部ライトデータバス551eの対
応のライトデータ線と置換し、またスペアリードデータ
線559eを内部リードデータバス553eの対応の内
部リードデータ線と置換する。同様、DRAMデータパ
ス556wも、通常動作モード時において、不良列救済
時においてはスペアリードデータ線559wを、内部リ
ードデータバス553wの対応の内部リードデータ線と
置換し、またスペアライトデータ線557wを内部ライ
トデータバス551wの対応の内部ライトデータ線と置
換する。

【0051】不良列救済のための不良アドレスのプログ
ラムを行なう前の救済判定のためのテストモード時にお
いては、ノーマルメモリセルおよびスペアメモリセルが
試験され、スペアメモリセルが正常であるかの試験が行
なわれる。この救済判定のメモリ試験時においては、D
RAMデータパス556eおよび556w内のスペアリ
ードデータ線559eおよび559wとスペアライトデ
ータ線557eおよび557wは、ノーマルデータ線と
の置換を行なうことなく、テストインターフェイス回路
512とデータの転送を行なう。

【0052】テストインターフェイス回路512は、D
RAMデータパス556eおよび556wそれぞれに対
応して設けられるTICデータパス560eおよび56
0wと、外部テスタとの間でテスト書込データTD<
7:0>およびテスト読出データTQ<7:0>および
マルチビットテスト結果指示信号TQmbtを転送する
TIC制御回路562を含む。

【0053】TIC制御回路562は、また、外部のテ
スタから図12に示すようなアドレッシングおよび動作
モードを指定する制御信号を受ける。しかしながら、図
21においては、これらのTIC制御回路562へ与え
られる制御信号およびアドレス信号は図面を簡略化する
ために示していない。

【0054】TICデータパス560eおよび560w
は、テストデータ書込時においては、8ビットのテスト
書込データTD<7:0>を、それぞれ、64ビットの
テストデータに拡張して対応のデータバス561eおよ
び561wを介してDRAMデータパス556eおよび
556wへ転送する。

【0055】データ読出時においては、これらのTIC
データパス560eおよび560wが、DRAMデータ
パス556eおよび556wからデータバス563eお
よび563wを介してそれぞれ64ビットの読出データ
(合計128ビットの読出データ)を受ける。

【0056】TICデータパス560eは、DRAMデ
ータパス556eから、64ビットのデータQ<12
7:64>をデータバス563eを介して受け、またD
RAMデータパス556eを介して伝送されるスペア内
部リードデータ線559eからのスペアリードデータS
RD<1>を、スペアリードデータ線569eを介して
スペアデータSQ<1>として受ける。

【0057】このTICデータパス560eは、64ビ
ットの書込データD<127:64>を内部書込データ
バス561eを介してDRAMデータパス556eへ転
送し、また内部スペアライトデータ線557eへスペア
ライトデータ線567cを介してスペアライトデータS
D<1>を転送する。

【0058】TICデータパス560wは、同様、リー
ドデータバス563wを介してDRAMデータパス55
6wからの内部読出データQ<63:0>を受け、また
スペアデータ線569wを介してスペアリードデータS
Q<0>を受ける。また、このTICデータパス560
wは、書込データバス561wを介して64ビットのデ
ータD<63:0>をDRAMデータパス556wに転
送し、また、スペアライトデータ線567wを介してD
RAMデータパス556wに、スペアライトデータSD
<0>を転送する。

【0059】TIC制御回路562は、データ読出時に
は、TICデータパス560eおよび560wに与えら
れた合計128ビットのデータを8ビットデータ単位で
順次、テストデータTQ<7:0>として出力する。T
IC制御回路562は、また、同時に読出された128
ビットのデータのマルチビットテスト結果を示す信号T
Qmbtをマルチビット信号線573を介して転送す
る。このマルチビットテスト結果指示信号TQmbtが
不一致を示しているときには、外部のテスタにおいて、
テスト読出データTQ<7:0>と期待値データとに従
って不良メモリセルを特定する。

【0060】図22は、DRAMアレイ550eおよび
550wの要部の構成を概略的に示す図である。DRA
Mアレイ550eおよび550wは、同一構成を有する
ため、図22においては、1つのDRAMアレイ550
を代表的に示す。

【0061】図22において、DRAMアレイ550
は、行列状に配列されるノーマルメモリセルNMCと、
不良ノーマルメモリセルを救済するためのスペアメモリ
セルSMCを含む。このスペアメモリセルSMCも行列
状に配列され、ノーマルメモリセルNMCおよびスペア
メモリセルSMCは、行方向に整列して配置される。た
だし、図22においては、1個のノーマルメモリセルN
MCと1個のスペアメモリセルSMCを代表的に示す。

【0062】行方向に整列するノーマルメモリセルNM
CおよびスペアメモリセルSMCに対しワード線WLが
共通に配置される。このワード線WLには、図21に示
されるデコーダ552に含まれるロウデコーダからのワ
ード線選択信号が伝達される。

【0063】ノーマルメモリセルNMCの各列に対応し
てノーマルビット線NBLおよび/NBLの対が配置さ
れる。同様、スペアメモリセルSMCの列に対応してス
ペアビット線SBLおよび/SBLの対が配置される。
図22においては、ビット線NBLおよびSBLのみを
示す。

【0064】列方向に延在して所定数のビット線対ごと
に、内部読出データ線RDL0−RDL63および内部
書込データ線WDL0−WDL63が配置される。スペ
アメモリセルSMCに対してスペアリードデータ線SR
DLおよび内部スペアライトデータ線SWDLが列方向
に延在して配置される。

【0065】メモリセルを選択するために、データ書込
時の書込列選択信号を伝達するライトコラム選択線WC
SLとデータ読出時の列選択信号を伝達するリードコラ
ム選択線RCSLが行方向に延在して配置される。ライ
トコラム選択線WCSLにより、ノーマルビット線NB
Lに配置される書込列選択ゲートWSGが導通し、ノー
マルビット線NBLが対応の内部ライトデータ線WDL
に接続される。また、データ読出時においては、リード
コラム選択線RCSL上の信号に従ってノーマルビット
線NBLがリードコラム選択ゲートRSGを介して内部
リードデータ線RDLに結合される。図22において
は、内部読出データ線RDL0および内部書込データ線
WDL0に対して設けられるリードコラム選択ゲートR
SGおよびライトコラム選択ゲートWSGを代表的に示
す。

【0066】スペアビット線SBLに対しても、ライト
コラム選択線WCSL上の信号に従ってスペアビット線
SBLをスペアライトデータ線SWDLに接続するスペ
アライトコラム選択ゲートSWSGと、リードコラム選
択線RCSL上の列選択信号に従ってスペアビット線S
BLを内部リードデータ線SRDLに接続するリードコ
ラム選択ゲートSRSGが設けられる。

【0067】行方向に延在して、コラム選択線WCSL
およびRCSLが配置されているため、ノーマルメモリ
セルおよびスペアメモリセルが常に同時に選択されて内
部リードデータ線RDL0−RDL63およびスペアリ
ードデータ線SRDLにメモリセルデータが読み出さ
れ、また、データ書込時においては内部ライトデータ線
WDL0−WDL63およびスペアライトデータ線SW
DLにデータが伝達される。データ書込時においては、
不良列に対してもスペアセルと同様にデータが書込まれ
る。

【0068】図21に示すデコーダ552において、ロ
ウデコーダおよびコラムデコーダを同一方向に配置する
ことにより、多ビットデータバス配線WDL<127:
0>およびRDL<127:0>をメモリセルアレイ上
に配線することができ、アレイ面積を低減することがで
きる。このロウおよびコラムデコーダを、同一方向に配
置する構成は、ロジック内蔵用DRAMマクロで一般的
に用いられる。

【0069】図23は、1つのライトデータ線およびリ
ードデータ線に対するセンスアンプの配置を概略的に示
す図である。図23において、内部リードデータ線RD
Lと内部ライトデータ線WDLに対し16個のセンスア
ンプを含むセンスアンプ群SAGが配置される。センス
アンプ群SAGに含まれる16個のセンスアンプの1つ
のセンスアンプが、4ビットのコラムアドレスCA<
3:0>により選択される。したがって、スペアメモリ
セルSMCも、1つのスペアデータ線に対して16列設
けられる。センスアンプは、ビット線対それぞれに対応
して配置されており、活性化時、対応のビット線対のメ
モリセルデータの検知、増幅およびラッチを行なう。

【0070】通常、DRAMアレイ550は、16個の
行ブロックに分割され、各行ブロックにおいて512本
のワード線が配置される。13ビットのロウアドレスR
A<12:0>により、1つの行ブロックにおいて1つ
のワード線が選択される。不良メモリセル行を救済する
ために、スペアロウも同様配置される。このスペアロウ
の配置としては、各行ブロックにスペアワード線が配置
されてもよく、また、特定の行ブロックにおいて集中的
にスペアワード線が配置されてもよい。

【0071】図24は、不良列救済の態様を概略的に示
す図である。1つのDRAMアレイが複数の行ブロック
に分割される。図24においては、2つの行ブロックR
BiおよびRBjを示す。DRAMアレイにおいては、
行ブロックに共通に、列方向に延在して内部リードデー
タ線RDL0−RDL63と、内部ライトデータ線WD
L0−WDL63と、スペアリードデータ線SRDL
と、スペアライトデータ線SWDLとが配設される。

【0072】行ブロックRBiにおいて、内部リードデ
ータ線RDLaおよび内部ライトデータ線WDLaに関
連するメモリセルが不良の場合、この内部リードデータ
線RDLaおよび内部ライトデータ線WDLaがスペア
リードデータ線SRDLおよびスペアライトデータ線S
WDLで置換される。一方、行ブロックRBjにおい
て、内部リードデータ線RDLbおよび内部ライトデー
タ線WDLbに関連するメモリセルが不良メモリセルの
場合には、内部リードデータ線RDLbおよび内部ライ
トデータ線WDLbが、スペアリードデータ線SRDL
およびスペアライトデータ線SWDLで置換される。

【0073】したがって、行ブロックが特定されると、
置換される内部リードデータ線または内部ライトデータ
線が一意的に定められる。内部データ線単位で不良列の
救済を行なうことにより、ライトコラム選択線およびリ
ードコラム選択線の列選択線が行方向に延在し、スペア
メモリセルおよびノーマルメモリセルが同時に選択され
る場合においても、正確に冗長置換を行なって不良メモ
リセルの救済を行なうことができる。

【0074】図25は、図21に示すDRAMデータパ
ス556eおよび556wの構成を概略的に示す図であ
る。DRAMデータパス556eおよび556wは、同
一構成を有するため、図25においては、DRAMデー
タパス556を代表的に示す。

【0075】図25において、DRAMデータパス55
6は、内部リードデータ線RDL0−RDL63それぞ
れに対して設けられるプリアンプPA0−PA63と、
内部ライトデータ線WDL0−WDL63それぞれに対
応して配置されるライトドライバWV0−WV63と、
スペアリードデータ線SDLに対応して配置されるスペ
アプリアンプSPAと、スペアライトデータ線SWDL
に対応して配置されるスペアワードドライバSWVとを
含む。

【0076】プリアンプPA0−PA63およびSPA
は、図示しない制御回路(DRAM制御回路558)に
より、データ読出時、同時に活性化される。ライトドラ
イバWV0−WV63およびSWVも、図示しない制御
回路(DRAM制御回路)により、データ書込時、並列
に、活性化される。冗長置換が行なわれない場合に、ス
ペアライトドライバSWVが、非活性状態に維持されて
もよい。

【0077】DRAMデータパス556は、さらに、ス
ペアコラムチェックテストモード指示信号SPCCと行
ブロックアドレスRBとに従って冗長置換の選択信号を
生成する冗長制御回路CRCと、プリアンブルPA0−
PA63それぞれに対応して設けられ、冗長制御回路C
RCからの選択信号RSEL0−RSEL63に従って
対応のプリアンプPA0−PA63の出力データとスペ
アプリアンプSPAの出力データの一方を選択するマル
チプレクサ(MUX)MX0−MX63と、図示しない
クロック信号に従ってマルチプレクサMX0−MX63
それぞれの出力データをラッチし転送するリードデータ
ラッチRLH0−RLH63と、リードデータラッチR
LH0−RLH63それぞれの出力データをバッファ処
理して読出データQ0−Q63を生成する出力バッファ
OBF0−OBF63を含む。

【0078】スペアコラムチェックテストモード指示信
号SPCCは、不良メモリセルのアドレスのプログラム
前において行なわれる救済判定用メモリ試験時において
活性化される。救済判定用メモリ試験時において、スペ
アメモリセルの良/不良も試験される。この救済判定用
メモリ試験時において、スペアアドレシング信号RAs
pおよびCAspが用いられる。

【0079】冗長制御回路CRCは、スペアコラムチェ
ックテストモード指示信号SPCCの非活性化時、行ブ
ロックアドレスRBに従って、各行ブロックに対してプ
ログラムされた不良リードデータ線をスペアリードデー
タ線と置換するようにリード選択信号RSEL0−RS
EL63を生成する。

【0080】スペアコラムチェックテストモード指示信
号SPCCの活性化時、冗長制御回路CRCは、選択信
号RSEL0−RSEL63をすべて非活性状態に設定
し、マルチプレクサMX0−MX63に、それぞれ対応
のプリアンプPA0−PA63の出力データを選択させ
る。

【0081】DRAMデータパス556は、さらに、テ
ストモード指示信号TEの活性化時、スペアプリアンプ
SPAの出力データを図示しないクロック信号に従って
ラッチし転送するスペアリードデータラッチSRLH
と、スペアリードデータラッチSRLHの出力データを
バッファ処理してスペアリードデータSQを生成するス
ペア出力バッファSOBFを含む。スペアリードデータ
ラッチSRLHは、スペアコラムチェックテストモード
指示信号SPCCの非活性化時、スペア出力バッファS
OBFを出力ハイインピーダンス状態に設定するよう
に、その出力状態が設定されてもよい。また、これに代
えて、スペア出力バッファSOBFが、スペアコラムチ
ェックテストモード指示信号SPCCの非活性化時、出
力ハイインピーダンス状態に設定されてもよい。

【0082】DRAMデータパス556は、さらに、書
込データD0−D63それぞれに対応して設けられる入
力バッファIBF0−IBF63と、入力バッファIB
F0−IBF63それぞれに対応して設けられ、対応の
入力バッファIBF0−IBF63の出力データを図示
しないクロック信号に従ってラッチし、対応のライトド
ライバWV0−WV63へ転送するライトデータラッチ
WLH0−WLH63と、冗長制御回路CRCからの選
択信号WSEL0−WSEL63に従って入力バッファ
IBF0−IBF63の出力データの1つを選択するマ
ルチプレクサMX70と、スペア書込データSDをバッ
ファ処理するスペア入力バッファSIBFと、スペアコ
ラムチェックテストモード指示信号SPCCに従ってマ
ルチプレクサMX70の出力データとスペア入力バッフ
ァSIBFの出力データの一方を選択するマルチプレク
サMX71と、マルチプレクサMX71の出力データ
を、図示しないクロック信号に従ってラッチし、スペア
ライトドライバSWVへ転送するスペアライトデータラ
ッチSWLHを含む。

【0083】マルチプレクサMX71は、スペアコラム
チェックテストモード指示信号SPCCの非活性化時、
マルチプレクサMX70の出力データを選択してスペア
ライトデータラッチSWLHへ転送する。スペアコラム
チェックテストモード指示信号SPCCが活性状態とな
ると、マルチプレクサMX71は、スペア入力バッファ
SIBFの出力データを選択してスペアライトデータラ
ッチSWLHへ転送する。このスペア入力バッファSI
BFは、また、スペアコラムチェックテストモード指示
信号SPCCの非活性化時出力ハイインピーダンス状態
に設定されてもよい。

【0084】DRAMデータパス556において、通常
動作モード時においては、冗長制御回路CRCの制御の
下に、不良列を救済する冗長置換(データ線置換)が行
なわれる。すなわち、データ読出時において、冗長制御
回路CRCの出力する選択信号RSEL0−RSEL6
3に従って、マルチプレクサMX0−MX63により、
不良リードデータ線に対応するプリアンプの出力データ
を、スペアプリアンプSPAの出力データで置換える。
一方、データ書込時においては、この不良ライトデータ
線に対して転送される書込データが、マルチプレクサM
X70およびMX71により、スペアライトデータラッ
チSWLHに転送され、次いで、スペアライトドライバ
SRVにより、スペアライトデータ線SWDL上に転送
される。

【0085】この場合、不良列に対しても、データの書
込が行なわれるものの、データ読出時においては、不良
メモリセルに対する不良リードデータ線が、スペアリー
ドデータ線で置換されるため、何ら問題は生じない。

【0086】また、冗長置換が行なわれない場合におい
ては、マルチプレクサMX70によるデータ線選択が行
なわれない。この場合、スペアワードドライバSWVに
より無効データがスペアメモリセルに書込まれる構成で
あっても、この行ブロックへのアクセス時においては、
冗長置換は行なわれないため、スペアメモリセルに対し
て無効データが書込まれても何ら問題は生じない。

【0087】不良アドレスのプログラム前の救済判定用
のテスト動作モード時のデータ読出時においては、冗長
制御回路CRCが、選択信号RSEL0−RSEL63
をすべて非活性状態に設定し、マルチプレクサMX0−
MX63が、それぞれ対応のプリアンプPA0−PA6
3の出力データを選択する。また、この救済判定用のテ
スト動作モード時においては、スペアリードデータラッ
チSRLHが活性化され、スペアプリアンプSPAの出
力データが転送されて、スペアデータバッファSOBF
により、スペアリードデータSQが生成される。

【0088】この救済判定用のテスト動作モード時のデ
ータ書込時においては、マルチプレクサMX71によ
り、スペア入力バッファSIBFの入力データSPが選
択されて、スペアライトデータラッチSWLHを介して
スペアライトドライバSRVへ転送される。

【0089】したがって、救済判定用のテスト動作モー
ド時においては、DRAMコア外部から直接スペアリー
ドデータ線およびスペアライトデータ線へアクセスする
ことができる。

【0090】図26は、図21に示すTICデータパス
556eおよび556wのデータ書込に関連する部分の
構成を概略的に示す図である。図26においては、TI
C制御回路562の書込データを生成する部分の構成を
併せて示す。

【0091】TIC制御回路562は、テストクロック
信号TCLKに従って8ビットのテストデータTD<
7:0>を転送するサイクルシフト回路600を含む。
このサイクルシフト回路600は、与えられたテストデ
ータTD<7:0>をテストクロック信号TCLKの所
定サイクル期間遅延して出力する。

【0092】TIC制御回路562へは、また、13ビ
ットのアドレス信号AD<12:0>およびスペアアド
レス空間アドレッシング用アドレス信号ADspも与え
られる。

【0093】このサイクルシフト回路600から、テス
トクロック信号TCLKに同期した8ビットのデータD
f<7:0>が生成される。

【0094】TICデータパス560eは、データDf
<7:0>をそれぞれコピーして8ビットのデータを生
成するドライブ回路DRE0−DRE7と、データDf
<7>をコピーしてスペアデータSD<1>を生成する
ドライバSDReを含む。

【0095】ドライブ回路DRE0−DRE7は、それ
ぞれ、8ビットのドライバを含み、それぞれ8ビットデ
ータD<64:71>、D<72:79>、…およびD
<120:127>を生成する。これらの8ビットデー
タD<64:71>、D<72:79>、…およびD<
120:127>の各々は、データDf<7:0>と同
じデータパターンを有する。

【0096】ドライバSDReは、1ビットのドライブ
回路で構成され、データDf<7>をバッファ処理して
スペア書込データSD<1>を生成する。

【0097】TICデータパス560wは、同様、デー
タDf<7:0>をそれぞれコピーして8ビットデータ
を生成するドライブ回路DRW0−DRW7と、データ
Df<7>をバッファ処理してスペアデータSD<0>
を生成するドライバSDRwを含む。

【0098】ドライブ回路DRW0−DRW7から、そ
れぞれ、8ビットデータD<7:0>、D<15:8
>、…およびD<63:56>が生成される。これらの
データパス560wから生成される8ビットデータは、
すべて同一パターンを有する。

【0099】ここで、テストデータTD<7:0>のデ
ータパターンから、以下の条件を満たすようにして、1
28ビットデータに拡張される。

【0100】D<8・n+m>=TD<m>、 ただし、nは、0から15の整数であり、またmは、0
から7の整数を示す。

【0101】TICデータパス560eおよび560w
において、データDf<7:0>をコピーすることによ
り、8ビット外部データから128ビット内部データを
生成してDRAMコアへ伝達することができ、またDR
AMコアへ、スペアライトデータSD<0>およびSD
<1>を転送することができる。このスペアライトデー
タSD<0>およびSD<1>は、テストデータTD<
7>と同じ論理レベルを有する。

【0102】図27は、図21に示すTICデータパス
560eおよび560wのデータ読出時の構成を概略的
に示す図である。TICデータパス560eおよび56
0wの構成は同じであるため、図27においては、TI
Cデータパス560wの構成を具体的に示し、TICデ
ータパス560eの構成は単にブロックで示す。

【0103】TICデータパス560wは、8ビットデ
ータQ<7:0>ないしQ<63:56>それぞれに対
応して配置される単位処理回路UPW0−UPW7と、
スペア読出データSQ<0>に対して設けられるトライ
ステートバッファ600eを含む。これらの単位処理回
路UPW0−UPW7は同一構成を有し、それぞれ、活
性化時対応の8ビットデータQをバッファ処理して内部
データTQf<7:0>を生成するトライステートバッ
ファ回路610と、対応の8ビット内部読出データQと
期待値データCMPD<7:0>を比較し、その比較結
果を1ビットデータに縮退して出力する比較回路612
を含む。

【0104】トライステートバッファ回路610は、T
IC制御回路562からアドレス信号に従って生成され
る16ビット選択信号QSEL<15:0>の対応の選
択信号QSELに従って活性化される。トライステート
バッファ600eは、TIC制御回路からの選択信号S
QSEL<0>に従って選択的に活性化される。

【0105】TICデータパス560eは、スペアデー
タSQ<1>に対して設けられるトライステートバッフ
ァ回路600wと、8ビットデータQ<64:71>な
いしQ<120:127>それぞれに対して設けられる
単位処理回路UPE0−UPE7を含む。これらの単位
処理回路UPE0−UPE7も、また16ビット選択信
号QSEL<15:0>の対応の選択信号に従って選択
的に活性化される。

【0106】これらの単位処理回路UPE0−UPE7
は、それぞれ、活性化時対応の8ビットデータをバッフ
ァ処理して内部読出データTQf<7:0>を生成する
トライステートバッファ回路と、期待値データCMPD
<7:0>と対応のデータビットの一致/不一致を示す
マルチビットテストを行なう比較回路612を含む。

【0107】比較回路612は、8ビットの期待値デー
タCMPD<7:0>と対応の8ビットデータD<8・
n+7:8・n>とのビットごとの比較を行ない、かつ
さらにそれぞれのビットごと比較の8ビット信号を1ビ
ットの信号Qbtf<n>に縮退する。比較回路612
からの16ビットの比較結果を示す信号Qmbtf<1
5:0>は、さらに、TIC制御回路562において縮
退され、1ビットのマルチビット結果指示信号TQmb
tが生成されて外部のテスタに転送される。この縮退時
においては、単に16ビットの信号Qmbtf<15:
0>の各ビットの論理レベルが、正常状態を示している
かの判定が行なわれる(AND処理が行なわれる)。

【0108】図28は、TIC制御回路562の図27
に示す選択信号を発生する部分の構成を概略的に示す図
である。図28において、TIC制御回路562は、テ
ストクロック信号TCLKに同期してアドレス信号AD
<12:0>およびADspを転送して内部アドレス信
号intAD<12:0>およびintADspを生成
するフリップフロップ620と、フリップフロップ62
0からの内部アドレス信号intAD<12:0>およ
びintADspをさらにテストクロック信号TCLK
に同期して転送してロウアドレス信号RA<12:0>
およびスペアロウアドレッシング用アドレス信号RAs
pを生成するフリップフロップ621と、フリップフロ
ップ620からの4ビットのアドレス信号intAD<
3:0>をテストクロック信号TCLKに同期して転送
してコラムアドレス信号CA<3:0>を生成するフリ
ップフロップ622と、フリップフロップ620からの
4ビットの内部アドレス信号intAD<9:6>およ
びintADspをテストクロック信号TCLKに同期
して転送する3段の縦続接続されるフリップフロップ6
23−625と、フリップフロップ625の出力信号を
デコードして選択信号QSEL<15:0>およびSQ
SEL<1:0>を生成するデコーダ626を含む。

【0109】デコーダ626の前段に、3段のフリップ
フロップ623−625が配置されているのは、テスト
データ読出時におけるレイテンシに相当する期間、この
デコーダ626の出力信号を遅延するためである。レイ
テンシは、テストインターフェイス回路512からDR
AMコア510へデータ読出を指示するリード動作指示
信号を与えてから、このDRAMコア510からテスト
データが読出されてテストインターフェイス回路512
に転送されるまでに要する時間を示す。ここでは、レイ
テンシは2が想定されている。

【0110】フリップフロップ620−625は、それ
ぞれ、テストクロック信号TCLKの立上がりに同期し
て信号を出力する。

【0111】図29は、図21から図28に示すDRA
Mマクロのテストデータの読出時の動作を示すタイミン
グ図である。以下、図29を参照して、このDRAMマ
クロのテストデータの読出動作について説明する。

【0112】テストインターフェイス回路(TIC)5
12は、外部からの制御信号を、テストクロック信号T
CLKの1クロックサイクル遅延してDRAMコア51
0に転送する。DRAMコア510においては、したが
ってテストインターフェイス回路512にテスタから制
御信号等が与えられてから2クロックサイクル後のテス
トクロック信号TCLKの立上がりにおいて制御信号お
よびアドレス信号を取込み内部動作を実行する。ここ
で、図22においては、DRAMコア510に与えられ
るクロック信号CLKとテストクロック信号TCLKは
同一波形の信号であると仮定している。

【0113】時刻T1において、テストインターフェイ
ス回路512へ、ロウ活性化ACTを示す制御信号が与
えられ、同時に13ビットのロウアドレス信号RA
(k)が与えられる。テストインターフェイス回路(T
IC)512は、この外部から与えられる制御信号をデ
コードし、そのデコード結果に従ってDRAMコア51
0に対するロウ活性化信号ACTを、クロック信号TC
LKの立上がりに同期して転送する。図18および20
に示すようにDRAMコアへ与えられる制御信号は負論
理の信号であるが、図29においては図20に示すニモ
ーニックで動作モード指示信号を示す。

【0114】このとき、また、図28に示すように、ロ
ウアドレス信号RA(k)がテストクロック信号TCL
Kの立上がりに同期してフリップフロップ621から転
送される。

【0115】DRAMコア510においては、時刻T3
においてクロック信号CLKの立上がりに同期して、こ
のロウ活性化信号ACTをロウアドレス信号RA(k)
とともに取込み内部で行選択動作を実行する。

【0116】時刻T2において、テストインターフェイ
ス回路(TIC)512に対し、データ書込を示す書込
動作指示信号がコラムアドレス信号CA(m)およびテ
ストデータTD(m)とともに与えられ、テストクロッ
ク信号TCLKの立上がりに同期してこれらの制御信
号、コラムアドレス信号およびテストデータがテストイ
ンターフェイス回路(TIC)512内に取込まれる。

【0117】このテストインターフェイス回路(TA
C)512内部で、制御信号のデコード動作が行なわ
れ、DRAMコア510に対する書込動作指示信号WR
ITE、コラムアドレス信号CA(m)およびテストデ
ータTD(m)が、時刻T3のクロック信号TCLKの
立上がりに同期してDRAMコア510へ転送される。

【0118】DRAMコア510においては、時刻T4
のクロック信号CLKの立上がりに同期して書込動作指
示信号WRITE、コラムアドレス信号CA(m)およ
びデータD(m)が取込まれて列選択動作が実行され、
コラムアドレスCA(m)により指定された列へ128
ビットのデータD(m)が書込まれる。

【0119】時刻T3において、テストインターフェイ
ス回路(TIC)512に対しデータ読出を示すコマン
ド(READ)が、コラムアドレス信号CA(n)とテ
ストデータTD(n)とともに与えられる。このデータ
読出時のテストデータTD(n)は、テストインタフェ
ース回路512のデータバスにおいて比較を行なうため
の期待値データCMPD<7:0>として用いられる。

【0120】時刻T3においてテストインターフェイス
回路(TIC)512へ与えられるテストデータTD
(n)は、TICデータパスにおいてはライト動作が実
行されないため、DRAMコアに対しては転送されな
い。特に、図29に示すタイミングにおいては、比較デ
ータ(期待値データ)は、外部のテスタから与えられた
データを、データ読出時のコラムレイテンシを考慮して
内部で所定サイクル期間シフトされて生成され、このテ
ストインターフェイス回路(TIC)512内に設けら
れた比較回路612へ与えられる。したがって、比較デ
ータ入力時においては、ライトコマンドにより書込まれ
る書込データが、テストインターフェイス回路(TI
C)512内部で転送されてDRAMコアへ転送される
ため、テストインターフェイス回路(TIC)512に
対してリードコマンドとともに書込データを与えても何
ら問題は生じない。

【0121】ただし、内部での比較データ生成の遅延段
数の制約により、比較データCMPD<7:0>の入力
が、リードコマンド印加よりも速いサイクルにおいて行
なうことを要求される場合には、この比較用のデータ入
力サイクルにおいてライト動作を行なえないという制約
などが生じる。

【0122】時刻T3においてテストインターフェイス
回路(TIC)512へ与えられたコマンド(REA
D)は、テストインターフェイス回路512においてデ
コードされ、リード動作指示信号READが生成され、
時刻T4のテストクロック信号TCLKの立上がりエッ
ジに同期してDRAMコア510へリード動作指示信号
READとコラムアドレス信号CA(n)が与えられ
る。なお、コマンドは、先に、図13において示したニ
モーニックにおいて、複数の制御信号の組合せに与えら
れる動作モード指示を示すものとして用いる。

【0123】DRAMコア510においては、時刻T5
におけるクロック信号CLKが立上がりエッジに同期し
て、このリード動作指示信号READとコラムアドレス
信号CA(n)に従って列選択動作が行なわれ、内部で
テストデータの読出が行なわれる。

【0124】時刻T4において、テストインターフェイ
ス回路(TIC)512に対しプリチャージ動作を示す
制御信号(PRE)が与えられ、テストインターフェイ
ス回路512においてこの制御信号がデコードされ、D
RAMコア510に対しロウ非活性化指示信号PREが
転送されて、時刻T6においてDRAMコア510にお
いて、このロウ非活性化指示信号PREが取込まれて、
内部のプリチャージ動作が実行される。

【0125】DRAMコア510において、コラムレイ
テンシが2サイクルであり、時刻T5に与えられたリー
ド動作指示信号READに従って内部で読出されたデー
タが、時刻T6から始まるクロックサイクルにおいて外
部に読出され、時刻T7において読出データQ(n)が
テストインターフェイス回路(TIC)512へ与えら
れる。

【0126】テストインターフェイス回路512におい
ては、この時刻T6から始まるクロックサイクルにおい
て、DRAMコア510から転送された128ビットの
データQ(n)から、図28に示すデコーダ626から
の選択信号に従ってバッファ回路610を選択的に活性
化して8ビットデータを生成し、また比較回路612に
おいて時刻T3において取込んだデータTD(n)と読
出したデータとの比較を行ない、その比較結果を示す信
号を時刻T7までに生成する。

【0127】時刻T7から始まるクロックサイクルにお
いて、テストインターフェイス回路(TIC)512
が、8ビットテストデータTQ(n)をマルチビットテ
スト結果指示信号Qmbt(n)とともに出力する。図
28に示すデコーダ626およびフリップフロップ62
0−625は、テストクロック信号TCLKに同期して
常時動作している。したがって、図28に示すアドレス
信号intAD<9:6>およびADspを各クロック
サイクルにおいて順次与えることにより、デコーダ62
6の出力する選択信号SQSEL<15:0>およびS
QSEL<1:0>に従って8ビットデータが順次選択
されてテストインターフェイス回路512から読出され
る。

【0128】なお、デコーダ626が、アドレスカウン
タを含み、内部でテストクロック信号TCLKに同期し
てカウント動作を行って、列アドレスを生成し、その列
アドレス信号をデコードして、選択信号QSEL<1
5:0>を生成してもよい。

【0129】外部のテスタにおいては、8ビットテスト
データTQ(n)に対しマルチビットテスト結果指示信
号Qmbt(n)が不一致を示すときにテスト期待値デ
ータTD(n)とテスト読出データTQ(n)と各ビッ
トごとに比較し、不良メモリセルの位置を特定する。
は、同時に選択された128ビットのデータについての
一致/不一致を示す信号であり、マルチビットテスト結
果指示信号Qmbt(n)が一致を示している場合に
は、128ビットテストデータTQ(n)の各ビットは
すべて正常であると判定される。外部のテスタにおい
て、各8ビットのテストデータごとに不良メモリセル位
置の特定を、すべての8ビットデータについて行なう必
要がなく、テスト時間が短縮される。

【0130】DRAMマクロ504は、さまざまな仕様
を要求するロジック502と同一半導体チップ上に集積
化される。このため、DRAMコア510は、このロジ
ック(ユーザロジック)502のさまざまな仕様に適応
することが要求される。このユーザロジックが要求する
仕様は、メモリ記憶容量、バンク数、ページサイズ、お
よびI/O(入出力データビット)数などの点で異なっ
ている。これらのうち、入出力データビット数(I/O
数または語構成)については、たとえばDRAMコア5
10のデータパス556wおよび550eは、メタルス
ライス工程により、その入出力データビット数が切換え
ることができるように構成される。

【0131】図30は、語構成が変更可能なDRAMコ
アのデータパス556wおよび556eのIO切換部の
構成を概略的に示す図である。図30において、DRA
Mデータパス556は、内部書込/読出データを生成す
るプリアンプ/ライトドライバPW0−PW127と、
メモリデータバス515に結合されるDQバッファBF
0−BF127を含む。

【0132】プリアンプ/ライトドライバPW0−PW
127の各々は、図25に示すプリアンプPAとライト
ドライバWVを含む。プリアンプ/ライトドライバPW
iは、データ書込時書込データWD<i>を生成し、デ
ータ読出時には、選択メモリセルから読出された内部読
出データRD<i>を増幅して内部読出データを生成す
る。

【0133】DQバッファBF0−BF127は、それ
ぞれ、図25に示す出力バッファOBFおよび入力バッ
ファIBFを含む。DQバッファBFiは、データ書込
時においては、書込データD<i>を受けて内部書込デ
ータを生成し、データ読出時には、出力データQ<i>
を生成する。

【0134】これらのプリアンプ/ライトドライバPW
0−PW127とDQバッファBF0−BF127の間
に、データ入出力ビット数を切換えるためのI/Oスイ
ッチIOS0−IOS31が設けられる。これらのI/
OスイッチIOS0−IOS31の各々は、4つの隣接
する内部データ入出力線I/Oに対応して配置される。
I/OスイッチIOS0−IOS31それぞれにおいて
内部の接続経路を切換えることにより、入出力データビ
ット数を切換える。

【0135】この図30に示すデータパスの構成におい
て、最大のデータ入出力ビット数は128ビットであ
る。I/OスイッチIOS0−IOS31それぞれにお
いて同じ形態で接続経路を切換えることにより、128
ビットデータの入出力、64ビットデータの入出力、お
よび32ビットのデータ入出力の3種類の語構成を実現
する。

【0136】なお、この図30に示す配置において、I
/OスイッチIOS0−IOS31は、図25に示す冗
長置換のためのマルチプレクサMUX0−MUX63と
リードデータラッチRLH0−RLH63の間および内
部ライトデータWLH0−WLH63とライトドライバ
WV0−WV63の間に配置される。しかしながら、こ
れらの不良救済のためのマルチプレクサおよび内部デー
タ転送のためのラッチ回路は、図30においては図面を
簡略化するために示していない。

【0137】隣接する内部データ線I/Oに対しI/O
スイッチIOSを配置し、このI/OスイッチIOS0
−IOS31それぞれにおいて、プリアンプ/ライトド
ライバPWとDQバッファDFとの接続を切換えること
により、128ビットデータ、64ビットデータ、およ
び32ビットの間で語構成を切換えている。

【0138】ここで、内部データ線I/Oは、内部書込
データ線ILと、内部読出データ線OLとを含む。内部
のデータ線の構成はIO分離構成であり、書込みデータ
と読出データは別々に設けられたデータ線を介して転送
される。

【0139】図31は、図30に示すI/OスイッチI
OS0−IOS31の構成をより具体的に示す図であ
る。図31においては、これらのI/OスイッチIOS
0−IOS31が、同一構成を有するため、1つのIO
スイッチIOSnを代表的に示す。

【0140】I/OスイッチIOSnは、DQバッファ
BF4n−BF4n+2とプリアンプ/ライトドライバ
PW4n−PW4n+3の間に配置される。冗長置換の
ためのマルチプレクサは、このI/OスイッチIOSn
とプリアンプ/ライトドライバPW4n−PW4n+3
の間に配置される(読出経路について)。

【0141】プリアンプ/ライトドライバPW4nは、
ライトドライバWB4nとプリアンプPA4nを含む。
他のプリアンプ/ライトドライバPW4n+1−PW4
n+3においても、それぞれ、ライトドライバWB4n
+1−WB4n+3およびプリアンプPA4n+1−P
A4n+3が配置される。

【0142】DQバッファBF4n−BF4n+3は、
それぞれ入力バッファIBF4n−IBF4n+3と出
力バッファOBF4n−OBF4n+3を含む。

【0143】I/OスイッチIOSnは、プリアンプ/
ライトドライバPW4n+1に対して配置されるメタル
スイッチMSWW0およびMSWR0と、プリアンプ/
ライトドライバPW4n+3に対して設けられるメタル
スイッチMSWW1およびMSWR1と、テストモード
指示信号ZMTESTの活性化時導通し、メタルスイッ
チMSWW0を内部書込データ線IL4lに接続するス
イッチゲートESWW0と、テストモード指示信号ZM
TESTを活性化時導通し、メタルスイッチMSWR0
を内部読出データ線OL4n+1に接続するスイッチゲ
ートESWR0と、テストモード指示信号ZMTEST
の活性化時導通し、メタルスイッチMSWW1をメタル
スイッチMSWW2に結合するスイッチゲートESWW
1と、テストモード指示信号ZMTESTの活性化時導
通し、内部読出データ線OL4n+2をメタルスイッチ
ゲートMSWR2に接続するスイッチゲートESWR2
と、テストモード指示信号ZMTESTの活性化時導通
し、内部書込データ線IL4n+1をメタルスイッチM
SWR2に接続するスイッチゲートESWW2と、テス
トモード指示信号ZMPESTの活性化時導通し、導通
時、メタルスイッチMSWR1を内部読出データ線OL
4n3+3に結合するスイッチゲートESWR1を含
む。

【0144】テストモード指示信号ZMTESTは、図
17に示す選択回路517に与えられるテストモード指
示信号MTESTの反転信号であり、テスト動作モード
時にLレベル(活性状態)に設定される。

【0145】メタルスイッチMSWW2は、導通時、内
部書込データ線IL4nにスイッチゲートESWW2お
よびESWW1を結合する。メタルスイッチMSWR0
は、導通時、スイッチゲートESWR2およびメタルス
イッチMSWR1を内部読出データ線OL4nに結合す
る。

【0146】DQバッファBF4n−BF4n+3は、
メタル配線によりれぞれの論理レベルが設定される4ビ
ットのDQ選択信号DQSEL<3:0>により、それ
ぞれ、能動/不能動が設定される。

【0147】一方、プリアンプ/ライトドライバPW4
n−PWn+3は、このDQ選択信号DQSEL<3:
0>と図示しない列アドレス信号CA<5:4>とに基
づいて生成される4ビットIO選択信号IOSEL<
3:0>に従って、それぞれ、選択的に活性化される。

【0148】メタルスイッチMSWW0−MSWW2お
よびMSWR0−MSWR2は、それぞれの接続経路
は、スライス工程においてメタル配線により設定され
る。スイッチゲートESWW0−ESWW2およびES
WR0−ESWR2は、テストモード時において、テス
トモード指示信号ZMTESTが活性化されると非導通
状態となる。通常動作モード時においてはテストモード
指示信号ZMTESTが非活性状態であり、これらのス
イッチゲートESWW0−ESWW2およびESWR0
−ESWR2が、導通状態を維持する。

【0149】従って、テスト動作モード時においては、
メタルスイッチMSW(メタルスイッチを総称的に示
す)の接続経路に係らず、プリアンプ/ライトドライバ
PW4n−PW4n+3が、それぞれ対応のDQバッフ
ァBF4n−BF4n+3に結合され、通常動作モード
時においては、メタルスイッチMSWの接続経路にした
がって、データ線の接続が行われる。

【0150】図32は、128I/Oモード(フルI/
Oモード)におけるI/OスイッチIOSnの接続状態
を概略的に示す図である。この128I/Oモードにお
いては、メタルスイッチMSWW0−MSWW2および
MSWR0−MSWR2はすべて非導通状態に設定され
る。この状態においては、プリアンプ/ライトドライバ
PW4n−PW4n+3は、内部データ線IOL4n−
IOL4n+3を介して対応のDQバッファBF4n−
BF4n+3に結合される。

【0151】このフルI/Oモードにおいては、DQバ
ッファBF4n−BFn+3はすべてDQ選択信号DQ
SEL<3:0>に従って動作可能状態に設定され、ま
たIO選択信号IOSEL<3:0>もすべて選択状態
に設定される。したがって、プリアンプ/ライトドライ
バPW4n−PW4n+3がすべて動作し、またDQバ
ッファBF4n−BF4n+3も動作するため、I/O
スイッチIOSnを介して4ビットのデータが転送され
る。したがって、I/OスイッチIOS0−IOS31
により、合計128ビットのデータが転送される。

【0152】図33は、64I/Oモード(ハーフI/
Oモード)時の内部データ線の接続を概略的に示す図で
ある。この64I/Oモード時においては、メタルスイ
ッチMSWW2およびMSWR2が非導通状態に設定さ
れ、残りのメタルスイッチMSWW0、MSWW1、M
SWR0、およびMSWR2が導通状態に設定される。
この状態においては、内部データ線IOL4n+1が内
部データ線IOL4nに結合され、また内部データ線I
OL4n+3が、内部データ線IOL4n+2に結合さ
れる。

【0153】DQ選択信号DQSEL<3:0>によ
り、DQバッファBF4n+1およびBF4n+3は非
動作状態に設定される。IO選択信号IOSEL<3:
0>に従って、プリアンプ/ライトドライバPW4nお
よびPW4n+2またはPW4n+1およびPW4n+
3の組が活性化される。したがって、1つのI/Oスイ
ッチIOSnにおいて2ビットのデータが転送されるた
め、合計64ビットのデータの転送が行なわれる。

【0154】図34は、32I/Oモード(クォータI
/Oモード)におけるI/OスイッチIOSnの接続経
路を概略的に示す図である。この32I/Oモードにお
いては、メタルスイッチMSWW0−MSWW2および
MSWR0−MSWR2は、すべて導通状態に設定され
る。したがって、プリアンプ/ライトドライバPW4n
+1−PW4n+3は、すべて内部データ線IOL4n
に結合される。

【0155】DQバッファBF4n+1−BF4n+3
は、DQ選択信号DQSEL<3:0>に従って非動作
状態に設定される。DQバッファBF4nが動作状態に
設定される。また、プリアンプ/ライトドライバPW4
n−PW4n+3においては、IO選択信号IOSEL
<3:0>に従って1つが活性化される。したがって、
このI/OスイッチIOSnにおいて、1ビットのデー
タが転送され、合計32ビットのデータ転送が行なわれ
る。

【0156】テスト動作モード時においては、テストモ
ード指示信号ZMTESTに従って、スイッチゲートE
SWW0−ESWW2およびESWR0−ESWR2は
すべて非導通状態に設定される。したがって、メタルス
イッチMSWW0−MSWW2およびMSWR0−MS
WR2の導通/非導通状態にかかわらず、等価的に、こ
れらのメタルスイッチMSWW0−MSWW2およびM
SWR0−MSWR2が非導通状態に設定された状態が
実現され、内部データ線IOL4n−IOL4n+3
は、互いに分離される。

【0157】また、IO選択信号IOL<3:0>およ
びDQ選択信号DQSEL<3:0>は、データノ書込
/読出動作時においてはすべて活性化される。したがっ
て、テストモード時においては、その語構成にかかわら
ず、フルI/Oモードが実現され、128ビットのデー
タ転送がDRAMコアとテストインターフェイス回路
(TIC)との間で行なわれる。これにより、入出力デ
ータビット数(I/O数)が少ないDRAMコアに対し
ても、テスト動作モード時においては128ビットのデ
ータ転送を行なうことにより、テスト時間を短縮する。

【0158】

【発明が解決しようとする課題】メタルスライス工程
で、入出力データビットの数(I/O数)を可変にする
データパスで構成されるDRAMコアをテストする場合
には、テストモード指示信号ZMTESTに従って、す
べてのデータビット転送経路を活性化している。

【0159】通常、DRAMコアの動作マージン試験に
ついては、ユーザロジック(ロジック)を介さないで、
前述のテストインタフェース回路(TIC)経由で試験
を行なう。ユーザロジック(ロジック)を介してDRA
Mコアのテストを行なう場合、DRAMコアに対するア
クセスパターンが制限されるため、十分なスクリーニン
グを行なえないためである。たとえば、ロジック(ユー
ザロジック)が、一次キャッシュを内蔵するプロセッサ
で構成されている場合、この一次キャッシュにヒットし
ている場合には、DRAMコアへのアクセスが行なわれ
ないため、連続的にDRAMコアへアクセス負荷を印加
することはできない。

【0160】このテストインターフェイス回路に対して
DRAMコア単体をテストする場合には、DRAMコア
の最大データ数にデータパスを設定して試験をすること
ができるだけである。したがって、語構成が変更可能な
DRAMコア単体のテスト時において、データパスの構
成が実使用時と異なる構成で試験することになる。この
ため、I/Oスイッチが正常に機能しているかどうかを
試験することができず、またデータパスの構成が実使用
時の構成と異なるため、動作マージン試験を行なって
も、十分な動作マージンを有しているかを正確に試験す
ることができないという問題が生じる。

【0161】そのため、ウェハ状態で出荷する場合に
は、納品先で、このロジックを含む全体の試験を行なっ
た場合、I/Oスイッチの不良または動作マージン不良
などが生じ、歩留りが低下するという問題が生じる。

【0162】また、このような動作マージンを保証する
ために、ユーザロジック(ロジック)を経由してDRA
Mコアを試験した場合、テストパターンの制約などによ
り、十分なスクリーニングを行なうことができない。し
たがって、最終製品に、このシステムLSIを組込んだ
場合にシステム不良が生じ、最終製品の歩留りを低下さ
せる可能性がある。

【0163】このような歩留り低下が生じた場合、製品
コストが高くなり、コスト/性能が低下するという問題
が生じる。

【0164】また、語構成が変更可能なDRAMコアで
あっても、その語構成は、スライス工程においてメタル
配線により固定的に設定される。従って、互いに語構成
の異なるロジックを有するシステムを構成する場合、各
ロジックに対してDRAMコアを配置して、その語構成
を対応のロジックに合せる必要がある。このようなシス
テム構成の場合、語構成に応じて複数のDRAMコアが
必要となり、各ロジックごとにシステムLSIを構成す
る必要があり、語構成の異なるロジックを1つのシステ
ムLSIに集積化するのが困難であり、システム規模が
増大する。また、ロジック間でデータを共有するために
は、システムLSI外部に、共有バッファメモリを配置
する必要があり、システム規模が増大する。

【0165】それゆえ、この発明の目的は、DRAMコ
ア単体で、十分にスクリーニングを行なうことのできる
半導体集積回路装置を提供することである。

【0166】この発明の他の目的は、語構成が変更可能
なDRAMコアを単体で、実使用と同一条件下で試験す
ることのできる半導体集積回路装置を提供することであ
る。

【0167】この発明のさらに他の目的は、実使用時に
おいて容易に語構成を変更することのできるDRAMコ
アを有する半導体集積回路装置を提供することである。

【0168】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、複数の内部データ線と、これら複数の内
部データ線に対応して配置され、各々が、選択信号に応
答して活性化され、活性化時、対応の内部データ線とデ
ータの授受を行なう複数の内部書込/読出回路と、これ
ら複数の内部書込/読出回路に対応して配置され、各々
が、データビット数指定情報に従って選択的に動作可能
とされ、データアクセス指示信号に応答して活性化さ
れ、活性化時、対応の内部書込/読出回路とデータの授
受を行なう複数のデータ入出力回路を含む。このデータ
ビット数指定情報は、外部から変更可能である。

【0169】この発明に係る半導体集積回路装置は、さ
らに、複数の内部書込/読出回路と複数のデータ入出力
回路とを接続する接続回路と、データビット数指定情報
に従って接続回路の接続経路を設定する経路設定回路を
含む。接続回路は、このデータビット数指定情報に従っ
て内部書込/読出回路とデータ入出力回路との接続経路
を電気的に設定するための切換回路を含む。

【0170】好ましくは、接続回路は、所定数のデータ
入出力回路の組単位で複数のデータ入出力回路と複数の
内部書込/読出回路との接続経路を設定する。各組にお
いて接続態様は同一である。

【0171】好ましくは、経路設定回路は、固定的に第
1のデータビット数指定情報を生成する固定回路と、外
部からの第2のデータビット数指定情報を受け、この第
2のデータビット数指定情報に従って固定回路の出力す
る第1のデータビット数指定情報を無効としかつ第2の
データビット数指定情報を有効として接続回路へ転送す
る変更回路とを含む。

【0172】好ましくは、さらに、テスト動作モード時
複数のデータ入出力回路からのデータを並列に受け、所
定数ビット単位で外部へ出力するテストインターフェイ
ス回路が設けられる。

【0173】好ましくは、経路設定回路は、固定的に第
1のデータビット数指定情報を生成する回路と、このテ
ストインターフェイス回路内に配置され、外部からの第
2のデータビット数指定情報を格納する記憶回路と、こ
の記憶回路からの第2のデータビット数指定情報を受
け、第2のデータビット数指定情報を、固定回路が出力
する第1のデータビット数指定情報に代えて接続回路へ
転送する変更回路とを含む。

【0174】これに代えて、経路設定回路は、固定的に
第1のデータビット数指定情報を生成する回路と、通常
動作モード時に外部から記憶内容が設定可能であり、外
部からの第2のデータビット数指定情報を格納する記憶
回路と、記憶回路からの第2のデータビット数指定情報
を受け、この第2のデータビット数指定情報を固定回路
が出力する第1のデータビット数指定情報に代えて接続
回路へ転送する変更回路とを含む。

【0175】これに代えて、好ましくは、通常動作モー
ド時に、このデータ入出力回路とデータの転送を行なっ
て所定の処理を行なうロジック回路がさらに設けられ
る。

【0176】好ましくは、経路設定回路は、固定的に第
1のデータビット数指定情報を生成する固定回路と、通
常動作モード時にロジック回路により記憶内容が設定可
能であり、外部からの第2のデータビット数指定情報を
格納する記憶回路と、この記憶回路からの第2のデータ
ビット数情報を受け、第2のデータビット数指定情報を
固定回路が出力する第1のデータビット数指定情報に代
えて接続回路へ転送する変更回路とを含む。

【0177】好ましくは、さらに、テスト動作モード
時、複数のデータ入出力回路からのデータを並列に受
け、所定数ビット単位で外部へ出力するテストインター
フェイス回路と、テスト動作モード時、ロジック回路に
代えてテストインターフェイス回路からの少なくともテ
スト書込データをデータ入出力回路へ転送するマルチプ
レクサが設けられる。テスト動作モード時には、記憶回
路の記憶内容が、テストインターフェイス回路を介して
転送される情報に従って設定される。

【0178】好ましくは、さらに、複数のデータ入出力
回路から転送されるデータを予め定められたビット数単
位で外部へ転送するテストインターフェイス回路が設け
られる。このテストインターフェイス回路は、複数のデ
ータ入出力回路からのデータを並列に受け、これらの受
けたデータを期待値データと比較し、該比較結果を1ビ
ットデータに縮退する縮退回路を含む。この縮退回路
は、第2のデータビット数指定情報にしたがって、所定
の入出力回路からの出力データについての比較結果を一
致を示す状態に設定する回路を含む。

【0179】内部書込/読出回路とデータ入出力回路と
の接続経路を設定する接続回路の接続経路を電気的に変
更可能とすることにより、試験時において実使用条件下
でデータパスを動作させることができ、I/Oスイッチ
の機能試験および動作マージンの試験を行なうことがで
きる。

【0180】また、テストインターフェイス回路を介し
てこのDRAMコア単体をテストすることにより、様々
なテストパターンを用いてDRAMコアを外部から直接
試験することができ、正確にスクリーニングを行なうこ
とができ、歩留りを改善することができる。

【0181】また、この接続経路の回路を設定するため
のデータを、DRAMコア内に配置して、ロジックから
アクセス可能とすることにより、1つのシステムLSI
において、このDRAMコアへ、複数のプロセッサがア
クセスする場合、各プロセッサの語構成が異なる場合に
おいても、各プロセッサが、個々に語構成を設定してア
クセスすることができシステム構成が容易となり、ま
た、システム規模を低減することができる。

【0182】

【発明の実施の形態】[実施の形態1]図1は、この発
明の実施の形態1に従うDRAMマクロ504の要部の
構成を概略的に示す図である。このDRAMマクロ50
4は、DRAMコア510と、テストインタフェース回
路(TIC)512とを含む。DRAMコア510は、
その語構成がメタルスライスにより変更可能である。す
なわち、スライス工程におけるメタル配線により、I/
Oスイッチの接続経路を設定することができる。

【0183】また、この発明の実施の形態1に従うDR
AMコア510は、テスト動作モード時においては、テ
ストインターフェイス回路512を介して、外部からそ
の語構成を変更することができる。

【0184】テストインターフェイス回路512は、テ
スト動作モード時のDRAMコア510の語構成をセッ
トするための情報を記憶するテストモードレジスタ10
を含む。このテストモードレジスタ10から、テストモ
ードデータビット数指定信号TMFIO、TMHIO、
およびTMQIOが出力されて、DRAMコア510へ
与えられる。

【0185】テストモードデータビット数指定信号TM
FIOは、DRAMコア510の全データビット(I/
O線)を使用するフルIOモードを示し、たとえば12
8ビットのデータ転送を行なう。テストモードデータビ
ット数指定信号TMHIOは、DRAMコア510の最
大データビット数(I/O線)の1/2のデータビット
数を使用するハーフIOモードを示し、たとえば64ビ
ットの語構成を指定する。テストモードデータビット数
指定信号TMQIOは、DRAMコア510の最大デー
タビット数の1/4のデータビットを同時に転送するク
ォータIOモードを指定し、たとえば32ビットデータ
を転送するモードを指定する。

【0186】テストモード時において、これらのテスト
モードデータビット数指定信号TMFIO、TMHI
O、およびTMQIOのいずれかが活性状態(Hレベ
ル)に設定され、残りのテストデータビット数指定信号
が非活性状態(Lレベル)に設定される。

【0187】DRAMコア510は、メタルスライスに
よりDRAMコアの語構成を設定するメタル語構成設定
回路1と、テストモードレジスタ10からのテストモー
ドデータビット数指定信号TMFIO、TMHIO、お
よびTMQIOを受けるNORゲート2と、テストモー
ドレジスタ10からのテストモードデータビット数指定
信号TMFIO、TMHIO、およびTMQIOとメタ
ル語構成設定回路1からの固定データビット数指定信号
DEFIO、DEFHIO、およびDEFQIOの一方
を、NORゲート2の出力するテストモードIOイネー
ブル信号TMIOENに従って選択してデータビット数
指定信号FIO、HIOおよびQIOを生成する変更回
路4を含む。

【0188】メタル語構成設定回路1は、フルIOモー
ド、ハーフIOモード、およびクォータIOモードそれ
ぞれに対応して設けられるメタルスイッチSWF、SW
HおよびSWQを含む。これらのメタルスイッチSW
F、SWHおよびSWQは、メタル配線により、電源V
DDLおよび接地GNDの一方に接続され、接続電源に
応じて、IOモード指定信号を生成する。図1において
は、メタルスイッチSWFが、電源VDDLに接続さ
れ、残りのメタルスイッチSWHおよびSWQが接地G
NDに接続され、フルI/Oモードが指定される状態を
一例として示す。

【0189】変更回路4は、フルIO指定信号FIOを
生成する複合ゲート4fと、ハーフIO指定信号HIO
を生成する複合ゲート4hと、クォータIO指定信号Q
IOを生成する複合ゲート4qを含む。これらの複合ゲ
ート4f、4hおよび4qの各々は、ANDゲートとO
Rゲートとにより等価的に構成される。

【0190】これらの複合ゲート4f、4hおよび4q
の各々は、NORゲート2からのテストモードIOイネ
ーブル信号ZTMIOENが活性状態(Lレベル)のと
きには、メタル語構成設定回路1の生成する信号DEF
FIO、DEFHIO、DEFQIOを無効として、テ
ストモードレジスタ10から与えられるテストモードデ
ータビット数指定信号TMFIO、TMHIO、および
TMQIOに従ってIO指定信号FIO、HIOおよび
QIOを生成する。

【0191】フルIO指定信号FIOは、活性化時、フ
ルI/Oモードを指定する。ハーフI/O指定信号HI
Oは、活性化時、ハーフI/Oモードを指定する。クォ
ータI/O指定信号QIOは、活性化時、クォータI/
Oモードを指定する。

【0192】テストモードIOイネーブル信号ZTMI
OENが非活性状態であり、Hレベルのときには、テス
トモードレジスタ10からのテストモードデータビット
数指定信号TMFIO、TMHIO、およびTMQIO
がすべてLレベルに設定されている。変更回路4は、メ
タル語構成設定回路1からの固定データビット数指定信
号DEFFIO、DEFHIO、DEFQIOに従って
データビット数指定信号FIO、HIOおよびQIOを
生成する。

【0193】データビット数指定信号FIO、HIOお
よびQIOは、DRAMコア510においては、内部の
プリアンプ/ライトドライバとDQバッファの間に設け
られるI/Oスイッチへ与えられて内部データ線の接続
を設定するために用いられ、また、テストインターフェ
イス回路512においては、TICデータパスへ与えら
れて、語構成に応じた縮退データ(マルチビットテスト
モード時における)を生成するために用いられる。

【0194】この図1に示すように、変更回路4を設け
ることにより、テストモードレジスタ10に設定される
テストモードデータビット数指定信号TMFIO、TM
HIOおよびTMQIOにより、DRAMコア510の
語構成(IO数)を設定するデータビット数(I/O
数)指定信号FIO、HIOおよびQIOの論理レベル
を設定することができる。これにより、スライス工程の
おいてメタル配線により、メタル語構成設定回路1がフ
ルIOモード、ハーフIOモードおよびクォータIOモ
ードのいずれに設定されても、固定的にメタル語構成設
定回路1により設定された語構成と異なる語構成でDR
AMコア510を動作させることができ、また、テスト
インターフェイス回路において、各I/Oモードでのマ
ルチビットテストを行なうことができ、試験時間を短縮
することができる。すなわち、テストモードレジスタ1
0に、語構成を指定するデータを設定することにより、
メタル語構成設定回路1に設定された語構成にかかわら
ず、所望の語構成(I/O数)でDRAMコア510を
動作させることができる。

【0195】図2は、この発明の実施の形態1に従うD
RAMコアのI/Oスイッチの構成を概略的に示す図で
ある。この図2においては、隣接する4つの内部データ
線IOLに対して設けられるI/OスイッチIOSnを
示す。このI/OスイッチIOSnに対して、プリアン
プ/ライトドライバPW4n−PW4n+3とDQバッ
ファBF4n−BF4n+3が対応して配置される。こ
れらのプリアンプ/ライトドライバおよびDQバッファ
の構成は、図31に示すプリアンプ/ライトドライバお
よびDQバッファと同じであり、対応する部分には同一
参照番号を付し、その詳細説明は省略する。

【0196】I/Oスイッチの接続経路を設定するため
に、ハーフIO指定信号HIOとクォータIO指定信号
を受けるORゲート12が設けられる。このORゲート
12の出力信号HQIOとクォータIO指定信号QIO
とに従って、I/OスイッチIOSnの接続経路が設定
される。ORゲート12の出力信号HQIOとクォータ
IO指定信号QIOは、IOスイッチIOS0−IOS
31に共通に与えられる。

【0197】I/OスイッチIOSnは、ORゲート1
2の出力信号(ハーフ/クォータIO指定信号)HQI
Oの活性化時(Hレベルのとき)導通し、内部書込デー
タ線IL4n+1を内部書込データ線IL4nに結合す
るスイッチゲートSWW0と、ハーフ/クォータIO指
定信号HQIOの活性化時導通し、内部読出データ線O
L4n+1を内部読出データ線OL4nに結合するスイ
ッチゲートSWR0と、クォータIO指定信号QIOの
活性化時導通し、内部書込データ線IL4n+2を内部
書込データ線IL4nに結合するスイッチゲートSWW
2と、クォータIO指定信号QIOの活性化時導通し、
内部読出データ線OL4n+2を内部読出データ線OL
4nに結合するスイッチゲートSWR2と、ハーフ/ク
ォータIO指定信号HQIOの活性化時導通し、内部書
込データ線IL4n+3を内部書込データ線IL4n+
2に結合するスイッチゲートSWW1と、ハーフ/クォ
ータIO指定信号HQIOの活性化時導通し、内部読出
データ線OL4n+3を内部読出データ線OL4n+2
に結合するスイッチゲートSWR1を含む。

【0198】内部書込データ線ILおよび内部読出デー
タ線OLにより内部データ線IOLが形成される。これ
らのI/OスイッチIOSnにおいては、スイッチゲー
トSWR0−SWR2は、先の図25に示す冗長置換の
ためのマルチプレクと読出ラッチ回路との間に配置さ
れ、スイッチゲートSWW0−SWW2は、書込ラッチ
回路とライトドライバとの間に配置される。これらの冗
長置換のための構成は図面を簡略化するために示してい
ない。

【0199】これらのスイッチゲートSWW0−SWW
2およびSWR0−SWR2は、与えられたIOモード
指定信号にしたがって導通/非導通状態に設定され、プ
リアンプ/ライトドライバPWとDQバッファBFとの
間の接続経路を電気的に設定する。この電気的スイッチ
SWW0−SWW2およびSWR0−SWR2を用い
て、接続経路を電気的に設定することにより、I/Oモ
ードの切替えを容易に行うことができ、また、このI/
Oスイッチ内においてはメタルスイッチは配置されてい
ないため、I/OスイッチIOSの構成も簡略化され
る。

【0200】図3は、フルI/Oモード時におけるI/
OスイッチIOSnの接続を概略的に示す図である。図
3においては、スイッチゲートSWW0およびSWR0
を、スイッチ回路SW0で示し、スイッチゲートSWW
2およびSWR2を、スイッチ回路SW2で示し、スイ
ッチゲートSWW1およびSWR1を、スイッチ回路S
W1で示す。

【0201】図3において、プリアンプ/ライトドライ
バPW4n−PW4n+3は、それぞれ、内部データ線
IOL4n−IOL4n+3を介して、DQバッファB
F4n−BF4n+3に結合される。フルI/Oモード
時においては、図2に示すハーフIO指定信号HIOお
よびクォータIO指定信号QIOはともにLレベルであ
り、スイッチ回路SW0−SW2はすべて非導通状態に
設定される。したがって、内部データ線IOL4n−I
OL4n+3は、それぞれ互いに分離され、このI/O
スイッチIOSnを介して、4ビットデータが転送され
る。

【0202】図4は、ハーフI/OモードにおけるIO
スイッチIOSnの接続を概略的に示す図である。この
ハーフI/Oモードにおいて、ハーフIO指定信号HI
OがHレベル、クォータIO指定信号QIOはLレベル
に設定される。したがって、図2において、ORゲート
12の出力するハーフ/クォータIO指定信号HQIO
がHレベルとなり、スイッチ回路SW0およびSW1が
導通状態となる。一方スイッチ回路SW2は、クォータ
IO指定信号QIOがLレベルであるため、非導通状態
を維持する。したがって、内部データ線IOL4n+1
が、内部データ線IOL4nに接続され、また内部デー
タ線IOL4n+3が、内部データ線IOL4n+2に
接続される。

【0203】プリアンプ/ライトドライバPW4n−P
W4n+3においては、IO選択信号IOSEL<3:
0>に従って2つのプリアンプ/ライトドライバが同時
に選択される。一方、DQバッファBF4n−BF4n
+3については、DQ選択信号DQSEL<3:0>に
従って2つのDQバッファBF4nおよびBF4n+2
が動作状態に設定され、DQバッファBF4n+1およ
びBF4n+3は非動作状態に設定される。

【0204】したがって、この場合には、DQバッファ
BF4nおよびBF4n+2を介して2ビットデータが
転送される。

【0205】図5は、クォータI/OモードにおけるI
/Oスイッチの接続を概略的に示す図である。このクォ
ータI/Oモードにおいて、クォータIO指定信号QI
OがHレベル、ハーフIO指定信号HIOはLレベルに
設定される。この状態においては、クォータIO指定信
号QIOおよびハーフ/クォータIO指定信号HQIO
がHレベルとなり、スイッチ回路SW0−SW2がすべ
て導通状態となる。したがって、内部データ線IOL4
n+1−IOL4n+3が、すべて内部データ線IOL
4nに接続される。

【0206】IO選択信号IOSEL<3:0>によ
り、4つのプリアンプ/ライトドライバPW4n−PW
4n+3のうち1つのプリアンプ/ライトドライバが選
択される。またDQ選択信号DQSEL<3:0>によ
り、DQバッファBF4nが動作可能状態に設定され、
残りのDQバッファBF4n+1−BF4n+3はすべ
て非動作状態に設定される。したがって、隣接する4つ
の内部データ線IOL(n−IOL4n+3)のうち1
つの内部データ線が選択されて1ビットデータの転送が
行なわれる。

【0207】図3から図5に示すように、スイッチ回路
SW0(SWW0,SWR0)−SW2(SWW2,S
WR2)を導通/非導通状態に設定することにより、メ
タル語構成設定回路1において設定される語構成にかか
わらず、所望の語構成を設定することができる。また、
テストモード時において、語構成にかかわらずフルI/
Oモードに設定する必要がなく、I/Oスイッチの構成
が簡略化される。

【0208】図6は、I/O選択信号IOSEL<3:
0>を発生する部分の構成の一例を示す図である。図6
において、IO選択信号発生部は、コラムアドレスビッ
トCA<4>を反転するインバータ21と、コラムアド
レスビットCA<5>を反転するインバータ22と、フ
ルIO指定信号FIOとハーフIO指定信号HIOを受
けるORゲート23と、コラムアドレスビットCA<4
>とフルIO指定信号FIOを受けるORゲート24
と、インバータ21の出力信号とフルIO指定信号FI
Oとを受けるORゲート25と、ORゲート23の出力
信号とコラムアドレスビットCA<5>を受けるORゲ
ート26と、インバータ22の出力信号とORゲート2
3の出力信号とを受けるORゲート27を含む。

【0209】ORゲート24および25により、フルI
/Oモードが指定されたときに、コラムアドレスビット
CA<4>を縮退状態に設定する。ORゲート23、2
6および27により、ハーフI/OモードまたはフルI
/Oモードが指定されたときに、コラムアドレスビット
CA<5>を縮退状態に設定する。したがって、フルI
/Oモードが指定されたときには、コラムアドレスビッ
トCA<5>およびCA<4>がともに縮退状態に設定
され、残りのコラムアドレスビットCA<3:0>に従
ってデータ線選択動作が行なわれる。

【0210】ハーフI/Oモードが指定されたときに
は、コラムアドレスビットCA<5>が縮退され、コラ
ムアドレスビットCA<4>に従って、2つのプリアン
プ/ライトドライバが選択される。クォータI/Oモー
ドにおいては、コラムアドレスビットCA<5>および
CA<4>はともに有効であり、1つのプリアンプ/ラ
イトドライバが選択される。

【0211】IO選択信号発生部は、さらに、ORゲー
ト24および26の出力信号を受けてIO選択信号IO
SEL<3>を生成するANDゲート28と、ORゲー
ト24および27の出力信号を受けてIO選択信号IO
SEL<1>を生成するANDゲート29と、ORゲー
ト25および26の出力信号を受けてIO選択信号IO
SEL<2>を生成するANDゲート30と、ORゲー
ト25および27の出力信号を受けてIO選択信号IO
SEL<0>を生成するANDゲート31を含む。

【0212】したがって、フルI/Oモードにおいて
は、IO選択信号IOSEL<0>−IOSEL<3>
はすべて選択状態へ駆動される。ハーフI/Oモード時
においては、アドレスビットCA<4>に従って、IO
選択信号IOSEL<1>およびIOSEL<3>また
はIOSEL<0>およびIOSEL<2>の一方の組
が選択状態へ駆動される。クォータI/Oモードにおい
ては、IO選択信号IOSEL<0>−IOSEL<3
>の1つが、コラムアドレスビットCA<5:4>に従
って選択状態へ駆動される。

【0213】したがって、このIO選択信号発生部に、
ハーフIO指定信号HIOおよびフルIO指定信号FI
Oを与えて、コラムアドレスビットCA<5:4>を選
択的に縮退状態に設定することにより、語構成に応じて
プリアンプ/ライトドライバを選択的に活性化すること
ができる。

【0214】データの書込/読出時においては、与えら
れたコマンドに従って、これらのIO選択信号IOSE
L<0>−IOSEL<3>とプリアンプイネーブル信
号PAEまたはライトドライバイネーブル信号WDEと
の組合せに従って対応のプリアンプ/ライトドライバが
活性化される。

【0215】図7は、DQ選択信号DQ<3:0>を発
生する部分の構成の1例を示す図である。図7におい
て、DQ選択信号発生部は、フルIO指定信号をバッフ
ァ処理してDQ選択ファースト信号DQSELF<3>
を生成するバッファ回路35と、フルIO指定信号FI
OとハーフIO指定信号HIOを受けてDQ選択ファー
スト信号DQSELF<2>を生成するORゲート36
と、フルIO指定信号FIOをバッファ処理してDQ選
択ファースト信号DQSELF<1>を生成するバッフ
ァ回路37と、フルIO指定信号FIO、ハーフIO指
定信号HIOおよびクォータIO指定信号QIOを受け
てDQ選択ファースト信号DQSELF<0>を生成す
るORゲート38を含む。バッファ回路35および37
は、2入力が共通に接続されるORゲートで構成され
る。

【0216】DQ選択ファースト信号DQSELF<
3:0>は、出力イネーブル信号OEおよびライトイネ
ーブル信号WEにより生成される出力活性化タイミング
信号または入力活性化タイミング信号と組合せて用いら
れてDQ選択信号DQSEL<3:0>が生成される。
すなわちAND処理またはNAND処理により、動作可
能状態に設定されるDQバッファを動作させて、データ
の入出力を行なう。

【0217】出力イネーブル信号OEは、読出活性化信
号/REが活性化されたときに、所定のタイミングで活
性化され、ライトイネーブル信号WEは、書込み動作指
示信号/WEが活性化されたときに活性化される。

【0218】この図7に示す構成の場合、フルI/Oモ
ード時においては、すべてのDQ選択ファースト信号D
QSELF<3:0>が活性状態に設定される。ハーフ
I/Oモード時においては、DQ選択ファースト信号D
QSELF<2>およびDQSELF<0>が活性状態
に維持される。クォータI/Oモードにおいては、DQ
選択ファースト信号DQSELF<0>のみが、活性状
態に維持される。したがって、これらのIO指定信号F
IO、HIOおよびQIOに従って、DQバッファを選
択的に動作可能状態に設定することができる。

【0219】図8は、この発明の実施の形態1に従うテ
ストインターフェイス回路内のデータパスおよびマルチ
ビットテスト判定部の構成を概略的に示す図である。図
8に示すTICデータパスにおいては、図27に示す比
較回路612に対応する部分とTIC制御回路562に
含まれるマルチビットテスト結果指示信号TQmbtを
生成する部分の構成を示す。

【0220】図8において、単処理回路UPが16個設
けられる。これらの単処理回路UPの各々は、同一の構
成を有し、図8においては、出力データビットQ<7:
0>に対する単処理回路UP0の構成の全体を示し、単
処理回路UPEnおよびUP15については、その一部
を示し、残りの単位処理回路については、その構成は図
面を簡略化するために示していない。

【0221】単位処理回路UP0は、期待値データCM
PD<7:0>と出力データQ<7:0>をそれぞれ受
けるEXNORゲートEX7−EX0と、EXNORゲ
ートEX0−EX7それぞれに対応して設けられるOR
ゲートOG0−OG7と、ORゲートOG0−OG7の
出力信号を受けて8ビットマルチビットテスト結果指示
信号Qmbtf<0>を生成するANDゲートAG0を
含む。

【0222】このマルチビットテスト時において、無効
データビットに対する判定結果は、常時一致状態として
マルチビット判定動作から除外して、有効ビットのみに
ついての判定動作を行なうために、クォータI/Oモー
ドを指定するクォータIO指定信号QIOとハーフIO
指定信号HIOを受けるORゲート40が設けられる。
また、このフルI/Oモード時、ハーフI/Oモード時
およびクォータI/Oモード時において常時有効データ
ビットとなるデータビットに対する負荷を他の選択的に
無効ビットとなるデータビットの負荷とを同一とするた
めに、接地電圧GNDLを伝達する接地線が設けられ
る。

【0223】ORゲートOG0は、接地電圧GNDLと
EXNORゲートEX0の出力信号を受け、各I/Oモ
ードにおいて有効判定結果を出力する。ORゲートOG
1は、ORゲート40の出力信号とEXNORゲートE
X1の出力信号を受け、フルI/Oモード時において、
有効判定結果を出力し、他のI/Oモード時において
は、一致状態判定結果を出力する。ここで、有効判定結
果は、対応のEXORゲートの出力する判定結果に対応
する判定結果を示す。

【0224】ORゲートOG2は、クォータIO指定信
号QIOとEXNORゲートEX2の出力信号を受け、
クォータI/Oモード時においては、常時一致判定結果
を出力し、他のI/Oモード時においては、有効判定結
果を出力する。ORゲートOG3は、ORゲート40の
出力信号とEXNORゲートEX3の出力信号を受け、
フルI/Oモードにおいて有効判定結果を出力し、他の
I/Oモードにおいては一致判定結果を出力する。

【0225】ORゲートOG4は、接地電圧GNDLと
EXNORゲートEX4の出力信号を受け、各I/Oモ
ードにおいて有効判定結果を出力する。ORゲートOG
5は、ORゲート40の出力信号とEXNORゲートE
X5の出力信号を受け、フルI/Oモード時において有
効判定結果を出力し、他のI/Oモードにおいては一致
判定結果を出力する。

【0226】ORゲートOG6は、クォータIO指定信
号QIOとWXNORゲートEX6の出力信号を受け、
クォータI/Oモード時においては一致判定結果を出力
し、他のI/Oモードにおいては有効判定結果を出力す
る。ORゲートOG7は、ORゲート40の出力信号と
EXNORゲートEX7の出力信号を受け、フルI/O
モード時において有効判定結果を出力し、他のI/Oモ
ード時においては常時一致判定結果を出力する。

【0227】単位処理回路UP0−UP15のそれぞれ
のANDゲートAG0−AG15の出力信号Qmbtf
<0:15>は、並列に、TIC制御回路562に含ま
れるANDゲート42へ与えられる。このANDゲート
42により、128ビットデータに対する縮退結果を示
す信号が生成され、フリップフロップ44を介してマル
チビットテスト結果指示信号TQmbtとして出力され
る。

【0228】フルI/Oモードにおいては、IO指定信
号QIOおよびHIOはLレベルである。したがって、
ORゲートOG0−OG7はバッファ回路として動作
し、対応のEXNORゲートEX0−EX7の出力信号
を対応のANDゲートAGn(n=0から15)へ与え
る。したがって、この場合、単位処理回路UP0−UP
15それぞれにおいて、8ビットデータについてのマル
チビットテストを行なうことができる。

【0229】ハーフI/Oモード時においては、ハーフ
IO指定信号HIOがHレベルであり、クォータIO指
定信号QIOはLレベルである。このハーフI/Oモー
ド時においては、DRAMコアからは、データQ<4m
+1>およびQ<4m+3>については、対応のDQバ
ッファはデータを転送しないため、無効データである。

【0230】したがって、EXNORゲートEX1およ
びEX3、EX5およびEX7に対して設けられるOR
ゲートOG1、OG3、OG5、およびOG7の出力信
号をHレベルに設定し、一致状態を示す状態に設定する
ことにより、有効データビットについてのみマルチビッ
ト判定を行なうことができる。

【0231】クォータI/Oモード時においては、DR
AMコアからは、データビットQ<4m+1>−Q<4
m+3>についてはデータは転送されず、これらのテス
トインターフェイス回路に転送されるデータは無効デー
タである。この場合には、ORゲート40の出力信号お
よびIO指定信号QIOがHレベルとなり、データビッ
トQ<4n>についてのみマルチビットテストが実行さ
れる。すなわち、単位処理回路UP0−UP15それぞ
れにおいては、2ビットのデータについての一致/不一
致の判定が実行される。

【0232】したがって、テストインターフェイス回路
において、図27に示すように、テスト出力データ選択
信号QSEL<15:0>に従って隣接8ビット単位
で、データの選択が行なわれて外部へ出力される場合、
ハーフI/Oモード時において、テストデータビットT
Q<6>、TQ<4>、TQ<2>およびTQ<0>に
のみ、有効データが出力され、残りの奇数テストデータ
ビット端子には無効データが出力される。

【0233】またクォータI/Oモード時においては、
テストデータビットTQ<4>およびTQ<0>のみ
に、有効データが出力される。書込時においても、図2
6に示すように、テストデータTD<7:0>につい
て、8ビットごとに、外部からのテストデータT<7:
0>と同じパターンのデータが繰返し生成される構成の
場合には、テストデータTD<4>およびTD<0>の
みが、DRAMコアに書込まれる有効データである。ま
たクォータIO指定信号QIOが活性されているクォー
タI/Oモードにおいては、テストデータTD<4>お
よびTD<2>のみが、DRAMコアに書込まれる有効
データである。

【0234】したがって、ハーフIO指定信号HIOが
活性化されているハーフI/Oモード時においては、テ
スト時にテスタからテストインターフェイス回路(TI
C)を見ると、語構成は、4ビットのリード/ライト分
離型語構成であり、クォータIO指定信号QIOが活性
化されているクォータI/Oモード時においては、語構
成は2ビットのリード/ライト分離型語構成となる。

【0235】テスタから見た語数が減少した場合、テス
ト時間が長くなる。しかしながら、ほとんどの試験をフ
ルI/Oモードで実行し、データパス内のIOスイッチ
のスイッチ動作を試験する場合にのみ、実使用条件に応
じてハーフI/OモードまたはクォータI/Oモードで
テストを行うことにより、テスト時間の増大を抑制する
ことができる。

【0236】また、通常、マルチビットテストにより試
験を行なうため、ハーフI/OモードおよびクォータI
/Oモードに設定されているDRAMコアに対し各I/
Oモードでテストを行なっても、特に問題は生じない。
これにより、DRAMコアの語構成に応じてデータパス
内のI/Oスイッチが正常に機能しているかを正確に試
験することができる。また、ハーフI/Oモードまたは
クォータI/Oモードでの試験時においても、マルチビ
ットテストを行なうことにより、テスト時間の増大を抑
制することができ、またこのとき併せて、動作マージン
の試験をも行なうことができる。この動作マージンにつ
いても、マルチビットテストにより試験を行なうことに
より、正常時においては、8ビットごとにテストデータ
を読出して判定を行なう必要がなく、語数が減少して
も、テスト時間については問題は生じない。

【0237】[変更例]図9は、この発明の実施の形態
1の変更例のI/Oスイッチの構成を概略的に示す図で
ある。このI/OスイッチIOSnの内部構成は、先の
図2に示すI/OスイッチIOSnと同じである。しか
しながら、このI/OスイッチIOSnは、プリアンプ
/ライトドライバPWB[4n+k]、PWB[4n+
k+8]、PWB[4n+k+16]、およびPWB
[4n+k+24]とDQバッファBF[4n+k]、
BF[4n+k+8]、BF[4n+k+16]、およ
びBF[4n+k+24]の接続経路を切換える。ここ
で、kは0から3である。

【0238】すなわち、このI/OスイッチIOSn
は、それぞれ互いに8IO(内部データ線)離れた4つ
の内部データ線の接続経路を切換える。隣接する8ビッ
トの読出データQ<4n+7:4n>には、IO線<4
n+k>および<4(n+1)+k>の8ビットのデー
タが転送される(k=0−3)。

【0239】したがって、図10に示すように、8ビッ
ト単位でデータTQ<7:0>が出力される場合、テス
トデータTQ<7:0>は、データビットQ<4n+k
>およびQ<4(n+1)+k>で構成される。ここ
で、kは0から3の整数である。したがって、この8ビ
ットテストデータTQ<7:0>は、すべて有効データ
ビットで構成されるか、すべて無効データビットで構成
される。

【0240】図11は、この変更例におけるI/Oスイ
ッチの対象内部データ線の組を示す図である。図11に
おいて、I/OスイッチIOS0−IOS15を示す。
図11において、各破線内に囲まれる番号は、内部デー
タ線(I/O)を示す。I/OスイッチIOS0−IO
S7については、I/OスイッチIOSnは、内部デー
タ線IOL<n+8・i>の接続経路を切換える。ここ
で、iは0から3である。一方、I/OスイッチIOS
8−IOS15については、I/OスイッチIOSn
は、内部データ線IOL<4・n+8i>の接続経路を
切換える。

【0241】したがって、ハーフI/Oモード時におい
ては、データビットQ<7:0>、Q<23:16>、
Q<39:32>およびQ<55:48>に有効データ
ビットが出力されて、残りのデータビットは無効データ
となる。

【0242】クォータI/Oモード時においては、デー
タビットQ<7:0>およびQ<39:32>に有効デ
ータビットが出力される。したがって、テスタにおい
て、外部から与えられる列アドレス信号を各I/Oモー
ドに応じて変更して、テストインターフェイス回路内に
おける選択信号QSEL<15:0>を間引きして生成
することにより、有効データビットのみを連続的に出力
することができる。

【0243】なお、上述の構成においては、メモリアレ
イにおいて64ビットのIO線が配置されており、2つ
のメモリアレイとの間で合計128ビットのデータが転
送される。しかしながら、1つのメモリアレイにおいて
128ビットのIO線が配置されている場合には、I/
OスイッチIOSnを、互いに32IO線離れた4本の
内部データ線IOL<32・i+k>の接続を切替える
構成とすれば、ハーフI/Oモード時においては、下位
64ビットQ<63:0>に有効データが出力され、ク
ォータI/Oモード時においては下位32ビットQ<3
1:0>に有効データが出力される。但し、iは0から
3であり、kは、0から31のいずれかの整数である。

【0244】図12は、テストインターフェイス回路
(TIC)512の要部の構成を概略的に示す図であ
る。図12において、テストモードレジスタ10は、テ
ストコマンドデコーダ40からのテストモードレジスタ
セットコマンドTMRSCの活性化に応答して、テスト
データ入力端子に与えられるテストデータを取込み、I
/Oモード指定信号FIO、HIOおよびQIOを生成
する。

【0245】テストコマンドデコーダ40へは、図20
に示すTIC制御信号がコマンドCMDとして与えられ
る。このとき、特定のアドレス信号を組合せることによ
り、テストモードレジスタセットコマンドTMRSCが
与えられる。これにより、テストモード時に、テストモ
ードレジスタ10に対し、所望のI/Oモードを設定す
ることができる。

【0246】なお、このテストモードレジスタ10は、
テストモード指示信号MTESTがLレベルの非活性状
態のときには、これらI/Oモード指定信号FIO、H
IOおよびQIOを、Lレベルに固定するように構成さ
れてもよい。

【0247】以上のように、この発明の実施の形態1に
従えば、語構成が変更可能なDRAMコアにおいて、テ
ストモード時、この語構成は、固定的に設定される語構
成にかかわらず任意の語構成に設定して動作させるよう
にしているため、DRAMコアのIOスイッチの機能、
および動作マージンを、十分に試験することができ、歩
留りを改善することができる。

【0248】[実施の形態2]図13は、この発明の実
施の形態2に従うDRAMマクロ504の構成を概略的
に示す図である。この図13に示すDRAMマクロ50
4においては、IO数(語構成)を設定する情報が、D
RAMコア510内に設けられるモードレジスタ50に
設定される。DRAMコア510の他の構成は、図1に
示すDRAMコア510の構成と同じであり、対応する
部分には同一参照番号を付し詳細説明は省略する。

【0249】また、このDRAMコア510において配
置される内部データ線の接続を切換えるI/Oスイッチ
の構成も、実施の形態1と同様である。テストインター
フェイス回路512においては、したがって、語構成を
設定するためのテストモードレジスタ10は配置されな
い。テストインターフェイス回路512の他の構成は、
したがってこの語構成を設定するためのテストモードレ
ジスタが配置されないことを除いて、先の図8において
示す構成と同じである。ただし、テストインターフェイ
ス回路512において、テストモードレジスタが、語構
成設定と異なる用途に用いられてもよい。

【0250】この図13に示す構成の場合、モードレジ
スタ50は、通常動作モード時においては、ロジックか
ら、その記憶内容を設定することができる。テストモー
ド時においては、選択回路517を介してテストインタ
ーフェイス回路512が、このモードレジスタ50の記
憶内容を設定する。このモードレジスタ50へのデータ
ビット数指定情報の設定により、フルI/Oモードを示
すフルIO指定信号NMFIO、ハーフI/Oモードを
指定するハーフIO指定信号NMHIO、およびクォー
タI/Oモードを指定するクォータIO指定信号NMQ
IOの1つを活性化する。

【0251】テストモード時において、DRAMコア5
10内に配置されたモードレジスタ50に語構成を示す
情報を設定することにより、実施の形態1と同様にし
て、I/Oモードを切換えて試験を行なうことができ
る。

【0252】また、このDRAM510内に配置される
モードレジスタ50を用いて、語構成を指定する信号N
MFIO、NMHIOおよびNMQIOを生成すること
により、語構成が異なる複数のユーザロジックが同じシ
ステムLSIに内蔵されている場合に、各語構成に応じ
て複数のDRAMコアを内蔵する必要がなくなる。

【0253】図14は、この発明の実施の形態2に従う
DRAMマクロを内蔵するシステムLSIの構成の一例
を概略的に示す図である。図14において、システムL
SI60は、DRAMマクロ504と、通常のアプリケ
ーションプログラムを実行するCPUコア62と、画像
処理を専用に実行するグラフィックプロセッサ(GP
U)64を含む。これらのCPUコア62、GPU64
およびDRAMマクロ504は、同一半導体チップ上に
集積化される。

【0254】CPUコア62、DRAMマクロ504お
よびGPU64は、内部共通データバス66を介して相
互接続される。CPUコア62は、64ビットデータを
転送し、GPU64は、128ビットのデータを転送す
る。すなわち、CPUコア62の処理データの語構成が
64ビットであり、GPU64の処理データの語構成は
128ビットである。

【0255】この図14に示す構成においては、CPU
コア62が、ハーフI/OモードでDRAMマクロ50
4にアクセスし、GPU64が、フルI/OモードでD
RAMマクロ504にアクセスする。したがって、この
DRAMマクロ(DRAMコア)504に、CPUコア
62およびGPU64が共通にアクセスすることがで
き、CPUコア62−GPU64間のデータの授受が容
易となり、システム性能を向上させることができる。

【0256】また、CPUコア62とGPU64間のデ
ータの授受のために、専用のバッファメモリを配置する
必要がなく、また語構成に応じてDRAMコアを複数設
ける必要がなく、CPUコア62およびGPU64の周
辺回路を単一化することができ、システムLSI60の
システム面積を縮小することでき、チップコストを低減
することができる。

【0257】このCPUコア62およびGPU64のD
RAMコア504へのアクセス時において、メタル語構
成設定回路1にデフォルト値としてフルI/Oモードを
設定し、フルI/Oモードと異なるCPUコア62がD
RAMコア504へアクセスする場合にモードレジスタ
にI/Oモードを指定する情報を設定してもよい。ま
た、逆に、デフォルト値としてハーフI/Oモードがメ
タル語構成設定回路1に設定され、GPU64がDRA
Mコア504へアクセスするときにモードレジスタ50
に、語構成を指定する情報を設定してもよい。

【0258】また、DRAMコア504へアクセスする
ロジックの数は、2に限定されず、3以上のロジックが
DRAMコア504と同一半導体チップ上に集積化され
てもよい。

【0259】また、I/Oモードの数も3に限定され
ず、DRAMコア504の構成に応じて、適当な数が定
められればよい。

【0260】図15は、図13に示すモードレジスタ5
0に対して語構成情報を設定する部分の構成を概略的に
示す図である。図15において、DRAMコア510に
おいて、図17に示す選択回路517を介して与えられ
るモードレジスタセットコマンドMRSCに従って、制
御回路70が、モードレジスタ50に所定のデータビッ
トで構成されるデータDを取込ませる。このデータD
は、たとえば3ビットのデータで構成される。語構成を
指定する信号NMFIO、NMHIOおよびNMQIO
を設定するために、データDに代えてアドレス信号ビッ
トが用いられてもよい。

【0261】この制御回路70に与えられるモードレジ
スタセットコマンドMRSCが、選択回路517を介し
て与えらるために、テスト動作モード時においては、テ
ストインターフェイス回路(TIC)を介して外部テス
タの制御のもとに、語構成設定データとともにモードレ
ジスタセットコマンドが与えられる。

【0262】通常動作モード時においては、このモード
レジスタセットコマンドMRSCは、図14に示すCP
Uコア62またはGPU64からなどのユーザロジック
から与えられる。通常動作モード時において、ユーザロ
ジックの語構成に応じてDRAMコア510の語構成を
設定することができ、このDRAMコア510のデフォ
ルト値(メタル語構成設定回路に設定されたI/Oモー
ド)と異なる語構成で、DRAMコア510を動作させ
ることができる。

【0263】図14に示すシステムLSIの構成の場
合、1例として、図13に示すメタル語構成設定回路1
においてはフルI/Oモードが設定され、GPU64
が、128ビットデータを転送する。一方、CPUコア
62は、アクセス時、モードレジスタセットコマンドM
RSCを与えて、モードレジスタ50にハーフI/Oモ
ードを設定する情報を格納する。これにより、モードレ
ジスタ50においてハーフIO指定信号NMHIOが活
性化され、ハーフI/OモードでDRAMコア510が
アクセスされる。

【0264】この場合、CPUコア62は、アクセス完
了後、GPU64のアクセス前に、モードレジスタ50
の格納データをリセットする必要がある。この場合、D
RAMコア510に対し図11に示すリード動作指示信
号/REまたはライト動作指示信号/WRが、CPU6
2から与えられるとき、未使用のコラムアドレス信号ビ
ットを用いて、このモードレジスタ50に構成データを
格納し、ロウ非活性化信号/PREがDRAMコア51
0に与えられたときに、モードレジスタ50の格納デー
タがリセットされる構成が用いられてもよい。

【0265】この構成の場合、特にモードレジスタ50
に対して語構成を設定するためのモードレジスタセット
サイクルアクセスサイクルと別に設ける必要がなく、ア
クセス効率が改善される。ただし、DRAMコア504
は、アクセスをしているのがCPUコア62であるのか
GPU64であるのかを判定する必要がある。この判定
動作を不要とするためには、CPUコア62およびGP
U64がともにアクセスするときに、不使用のコラムア
ドレス信号ビットCA<12:10>を用いてそれぞれ
のI/Oモードを指定し、モードレジスタ50におい
て、用いられる語構成を示す情報が設定されてもよい。

【0266】[変更例]図16は、この発明の実施の形
態2の変更例の要部の構成を概略的に示す図である。図
16においては、語構成を設定するために、テストモー
ド指示信号MTESTとアクセス要求信号ACREQを
受けるORゲート80と、モードレジスタ50に格納さ
れたフルIO指定ファースト信号NMFIOFとORゲ
ート80の出力信号を受けてノーマルモードフルIO指
定信号NMFIOを生成するANDゲート81と、モー
ドレジスタ50に格納されたハーフIO指定ファースト
信号NMHIOFとORゲート80の出力信号を受けて
ノーマルモードハーフIO指定信号NMHIOを生成す
るANDゲート82と、モードレジスタ50に格納され
たノーマルモードクォータIO指定ファースト信号NM
QIOFとORゲート80の出力信号を受けてノーマル
モードクォータIO指定信号NMQIOを生成するAN
Dゲート83と、ORゲート80の出力信号を反転する
インバータ84が設けられる。

【0267】メタル語構成設定回路1および変更回路4
は、それぞれ、図13に示すメタル語構成設定回路1お
よび変更回路4と同一構成を有する。したがって、変更
回路4は、インバータ84の出力信号がHレベルのとき
には、メタル語構成設定回路1からのデフォルト値のI
O指定信号DEFFIO、DEFHIOおよびDEFQ
IOを選択する。一方、テストモード時においてテスト
指示信号MTESTがHレベルに設定されると、ORゲ
ート80の出力信号がHレベルとなり、ANDゲート8
1−83がバッファ回路として動作する。この状態にお
いては、変更回路4は、モードレジスタ50に設定され
た情報に従ってIO指定信号FIO、HIOおよびQI
Oを生成する。

【0268】通常動作モード時においてアクセス要求信
号ACREQが生成された場合には、同様、変更回路4
は、このモードレジスタ50に格納された情報に従って
IO指定信号FIO、HIOおよびQIOを生成する。
通常動作モード時において、アクセス要求信号ACRE
QがLレベルのときには、変更回路4が、メタル語構成
設定回路1によって設定されたデフォルト値に従ってI
O指定信号FIO、HIOおよびQIOを生成する。

【0269】図14に示す構成を有するシステムLSI
の場合、CPUコア62が、DRAMコア504に対し
てアクセスする時に、アクセス要求信号ACREQをH
レベルに設定し、一方、GPU64のアクセス時におい
ては、アクセス要求信号ACREQはLレベルに設定さ
れる。

【0270】このアクセス要求信号ACREQとして
は、チップセレクト信号/CSに対応する信号を、CP
Uコア62において内部でコピーして、専用の信号線を
介してDRAMマクロ504に転送する。これにより、
GPU64およびCPUコア62が、このDRAMマク
ロ504に対しては、共通の信号線を用いてチップセレ
クト信号/CSに対応する信号を供給する構成において
も、これらの専用の信号線と共通の信号線とが分離され
るため、確実に、CPUコア62のアクセス時のみ、ア
クセス要求信号ACREQを活性化することができる。
なお、このアクセス要求信号ACREQとしては、読出
活性化信号/REおよび書込活性化信号/WEの論理和
を取った信号が用いられてもよい。

【0271】また、この図16に示す構成において、変
更回路4は、たとえばマルチプレクサなどの選択回路で
構成されてもよい。この変更回路4を、選択回路で構成
する場合、ANDゲート81−83が不要となり、モー
ドレジスタ50の出力信号およびメタル語構成設定回路
1の出力信号の一方を、インバータ80の出力信号に従
がって選択する。変更回路4をマルチプレクサで構成し
た場合、デフォルト値と異なる語構成でのアクセス完了
時に、モードレジスタ50をリセットする必要がなくな
り、アクセス効率が改善される。

【0272】このORゲート80を利用することによ
り、DRAMコア504へのアクセス時において、メタ
ル語構成設定回路1に設定されたデフォルト値と異なる
語構成でアクセスする場合、モードレジスタ50にモー
ドレジスタセットコマンドを用いて、語構成情報を設定
しまたアクセス完了後モードレジスタ50をリセットす
る必要がなく、アクセス効率が改善される。

【0273】以上のように、この発明の実施の形態2に
従えば、DRAMコアにおいて通常設けられているモー
ドレジスタに、語構成を設定する情報を格納しており、
異なる語構成のユーザロジックを共通にこのDRAMコ
アに結合させることができ、複数の語構成が互いに異な
るプロセッサを含むシステムLSIのチップ面積を低減
することができ、また、データをこれらの複数のユーザ
ロジックで共有することができ、処理効率を改善するこ
とができる。

【0274】[他の適用例]上述の説明においては、語
構成は、128ビット、64ビット、および32ビット
の間で切換えられている。しかしながら、この語構成
は、これらに限定されず、たとえば256ビットまたは
512ビットがフルI/Oモード時の語構成であっても
よい。

【0275】また、ロジックと混載されるDRAMマク
ロについて説明している。しかしながら、メタルスライ
スで、語構成が変更可能な半導体記憶装置であれば、本
発明は適用可能である。

【0276】

【発明の効果】以上のように、この発明に従えば、DR
AMマクロのメタルスライスにより固定された語構成を
変更可能としており、DRAMマクロの語構成を動作モ
ードに応じて所望の構成に設定することができる。これ
により、テスト時において外部のテスタを用いて直接D
RAMマクロへアクセスして、実使用条件下でDRAM
マクロを動作させることができ、動作マージンおよびI
Oスイッチの機能を正確にテストすることができる。

【0277】また、通常動作モード時においては、語構
成を切換えることにより、複数の互いに語構成が異なる
ロジックが共通にDRAMマクロへアクセスすることが
でき、DRAMマクロを各語構成に応じて配置する必要
がなく、システムLSIのチップ面積を低減することが
でき、チップコストを低減することができる。また、複
数のロジック間でのデータの授受をDRAMマクロを介
して行なうことができ、システム性能を改善することが
できる。

【0278】すなわち、外部から変更可能なデータビッ
ト数指定情報に従って、内部書込/読出回路とデータ入
出力回路との接続経路を設定しており、デフォルト値と
異なる語構成を容易に実現することができる。したがっ
て、メタルスライス構成で語構成が設定される場合にお
いても、このデフォルト値と異なる語構成でデータアク
セスを行なうことができる。

【0279】また、所定数のデータ入出力回路を含む単
位で、複数のデータ入出力単位と複数の内部書込/読出
回路との接続を切換え、各組において同一の接続態様に
設定することにより、同じパターンで切換回路を配置す
るだけでよく、語構成の変更を簡易な回路構成で容易に
実現することができる。

【0280】また、外部からの第2のデータビット数情
報に従って、固定的に生成される第1のデータビット数
指定情報を無効としかつ第2のデータビット数情報有効
として接続回路へ転送することにより、スライス工程で
語構成が設定されても、所望の語構成でデータのアクセ
スを行なうことができる。テスト時において、実使用条
件下でデータアクセスを行なうことができる。

【0281】また、テスト動作モード時、これらの複数
データ入出力回路からのデータを並列に受けて所定数ビ
ット単位で外部へ出力するテストインターフェイス回路
を設けることにより、さまざまなテストパターンを用い
てこのテストデータの書込/読出を行なうことができ、
半導体集積回路装置の記憶装置のスクリーニングを十分
に行なうことができる。

【0282】また、内部書込/読出回路とデータ入出力
回路との間の経路設定後、固定的に生成されるデータビ
ット数指定情報とテストインターフェイス回路内に配置
された記憶回路からのテストモードデータビット数情報
の一方を接続回路へ与えて接続経路を設定することによ
り、容易に、テスト動作モード時、所望の語構成を設定
することができる。

【0283】また、経路設定回路において、第2のデー
タビット数情報を通常動作モード時において外部からア
クセス可能な記憶回路に格納し、固定的に生成される第
1のデータビット数指定情報とこの記憶回路からの第2
のデータビット数情報の一方を接続回路へ転送すること
により、外部からの情報に従って接続経路を切換えて語
構成を変更することができる。これにより、実行する動
作モードに応じて最適な語構成を実現することができ
る。また、テスト動作モード時においてこの記憶回路に
語構成情報を設定することにより、実使用条件下でデー
タアクセスを行って試験を行うことができる。

【0284】また、ロジックを同一半導体チップ上に集
積化することにより、システムLSIを実現する場合に
おいて、デフォルト値の語構成をロジックの語構成に応
じて設定しても、テスト動作時において、この語構成を
変更することができ、正確に試験を行うことができる。

【0285】また、ロジックの制御のもとで、データビ
ット数情報を変更可能とすることにより、デフォルトと
異なる語構成を有するロジックに最適な語構成を実現す
ることができる。これにより、複数の互いに異なる語構
成を有するロジックとDRAMマクロを集積化してシス
テムLSIを形成することができる。また、このデータ
ビット数情報を通常動作モード時ロジックにより記憶内
容が設定可能であり、ロジックが、アクセス時に、自身
に適した語構成に設定することができる。

【0286】また、テスト動作モード時、この複数のデ
ータ入出力回路のデータを並列に受けて所定数ビット単
位で外部へ出力するテストインターフェイス回路を設
け、この記憶回路への内容をテスト動作モード時テスト
インターフェイス回路からの情報に従って設定すること
により、テストモード時、所望の語構成でテストを行な
うことができる。

【0287】また、複数のデータ入出力回路からのデー
タを所定数ビット単位で外部へ転送するテストインター
フェイス回路を設け、このテストインターフェイス回路
において期待値データと与えられたデータとを比較しそ
の比較結果を縮退して出力する縮退回路を設け、この縮
退回路の縮退動作をテストモードデータビット数情報に
従って予め定められたデータビットの比較結果を一致状
態に設定することにより、テスト動作モード時、任意の
語構成でテストを行なっても正確にマルチビットテスト
を行なうことができる。

【図面の簡単な説明】

【図1】 この発明の実施の形態1に従うDRAMマク
ロの要部の構成を概略的に示す図である。

【図2】 この発明の実施の形態1に従うI/Oスイッ
チの構成を示す図である。

【図3】 図2に示すI/OスイッチのフルI/Oモー
ド時の接続を概略的に示す図である。

【図4】 図2に示すI/OスイッチのハーフI/Oモ
ード時の接続を示す図である。

【図5】 図2に示すI/OスイッチのクォータI/O
モード時の接続を示す図である。

【図6】 図2に示すIO選択信号を発生する部分の構
成の一例を示す図である。

【図7】 図2に示すDQ選択信号を発生する部分の構
成を示す図である。

【図8】 この発明の実施の形態1に従うテストインタ
ーフェイス回路のデータパスの要部の構成を示す図であ
る。

【図9】 この発明の実施の形態1の変更例のI/Oス
イッチの構成を概略的に示す図である。

【図10】 この発明の実施の形態1の変更例における
テスト出力データとDRAMコア出力データの関係を示
す図である。

【図11】 この発明の実施の形態1の変更例における
I/Oスイッチと対応の内部データ線との関係を示す図
である。

【図12】 この発明の実施の形態1におけるテストイ
ンターフェイス回路の要部の構成を概略的に示す図であ
る。

【図13】 この発明の実施の形態2に従うDRAMマ
クロの要部の構成を示す図である。

【図14】 この発明の実施の形態2に従うDRAMマ
クロを含むシステムLSIの構成の一例を示す図であ
る。

【図15】 この発明の実施の形態2におけるモードレ
ジスタ制御部の構成を概略的に示す図である。

【図16】 この発明の実施の形態2の変更例を概略的
に示す図である。

【図17】 従来のシステムLSIの構成を概略的に示
す図である。

【図18】 図17に示すDRAMコアに対する信号/
データを示す図である。

【図19】 図17に示すテストインターフェイス回路
に対する信号/データを示す図である。

【図20】 図17に示すテストインターフェイス回路
およびDRAMコアの信号の対応関係を示す図である。

【図21】 従来のDRAMマクロの構成を具体的に示
す図である。

【図22】 図21に示すDRAMアレイの構成を概略
的に示す図である。

【図23】 図22に示す内部データ線とセンスアンプ
の関係を概略的に示す図である。

【図24】 図21に示すDRAMアレイの冗長置換の
一例を示す図である。

【図25】 図21に示すデータパスの構成を概略的に
示す図である。

【図26】 図21に示すテストインターフェイス回路
のデータパスのデータ書込部の構成を概略的に示す図で
ある。

【図27】 図21に示すテストインターフェイス回路
のデータパスのデータ読出部の構成を概略的に示す図で
ある。

【図28】 図21に示すテストインターフェイス回路
のTIC制御部回路の構成を概略的に示す図である。

【図29】 図21に示すDRAMマクロの動作を示す
タイミング図である。

【図30】 従来のDRAMコアのデータパスの構成を
概略的に示す図である。

【図31】 図30に示すI/Oスイッチの構成の一例
を示す図である。

【図32】 図31に示すI/OスイッチのフルI/O
モードの接続を示す図である。

【図33】 図31に示すI/Oスイッチの64I/O
モードの接続を示す図である。

【図34】 図31に示すI/Oスイッチの32I/O
モードにおける接続を示す図である。

【符号の説明】

1 メタル語構成設定回路、2 NORゲート、4 変
更回路、4q,4h,4f 複合ゲート、10 テスト
モードレジスタ、504 DRAMマクロ、510 D
RAMコア、512 テストインターフェイス回路(T
IC)、IOL内部データ線、IOSn I/Oスイッ
チ、PW4n−PW4n+3 プリアンプ/ライトドラ
イバ、BF4n−BF4n+3 DQバッファ、SWW
0−SWW2,SWR0−SWR1 スイッチゲート、
SW0−SW2 スイッチ回路、UP0−UP15 単
位処理回路、562 TIC制御回路、EX0−EX7
EXNORゲート、OG0−OG7 ORゲート、AG
0−AG15 ANDゲート、42 ANDゲート、4
4 フリップフロップ、IOS0−IOS15I/Oス
イッチ、45 テストコマンドデコーダ、50 モード
レジスタ、10 テストモードレジスタ、60 システ
ムLSI、62 CPUコア、64GPU。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G01R 31/28 B

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 複数の内部データ線、 前記複数の内部データ線に対応して配置され、各々が、
    選択信号に応答して活性化され、活性化時、対応の内部
    データ線とデータの授受を行なう複数の内部書込/読出
    回路、および 前記複数の内部書込/読出回路に対応して配置され、各
    々がデータビット数指定情報に従って選択的に動作可能
    とされ、データアクセス指示信号に応答して活性化さ
    れ、活性化時、対応の内部書込/読出回路とデータの授
    受を行なう複数のデータ入出力回路を備え、前記データ
    ビット数指定情報は外部から変更可能であり、 前記データビット数指定情報に従って前記複数の内部書
    込/読出回路と前記複数のデータ入出力回路との接続経
    路を電気的に設定するための切換回路を含み、前記複数
    の内部書込/読出回路と前記複数のデータ入出力回路と
    を接続する接続回路、および前記データビット数指定情
    報に従って前記切換回路の接続経路を設定するための経
    路設定回路を備え、前記接続経路は、前記データビット
    数指定情報にしたがって変更可能である、半導体集積回
    路装置。
  2. 【請求項2】 前記接続回路は、所定数のデータ入出力
    回路の組単位で前記複数のデータ入出力回路と前記複数
    の内部書込/読出回路との接続経路を設定し、各組にお
    いて前記切換回路の接続態様は同一である、請求項1記
    載の半導体集積回路装置。
  3. 【請求項3】 前記経路設定回路は、 固定的に第1のデータビット数指定情報を生成する固定
    回路と、 外部から与えられる第2のデータビット数情報を受け、
    該受けた第2データビット数指定情報に従って前記固定
    回路の出力する第1のデータビット数指定情報を無効と
    しかつ前記第2のデータビット数指定情報を有効として
    前記接続回路へ転送する変更回路とを備える、請求項1
    記載の半導体集積回路装置。
  4. 【請求項4】 テスト動作モード時、前記複数のデータ
    入出力回路からの出力されるデータを並列に受け、所定
    数ビット単位で外部へ出力するテストインターフェイス
    回路をさらに備える、請求項1記載の半導体集積回路装
    置。
  5. 【請求項5】 前記経路設定回路は、 固定的に第1のデータビット数指定情報を生成する固定
    回路と、 前記テストインターフェイス回路内に配置され、外部か
    らのテストモードデータビット数指定情報を格納する記
    憶回路と、 前記記憶回路からのテストモードデータビット数指定情
    報を受け、前記テストモードデータビット数指定情報を
    前記固定回路の出力する第1のデータビット数指定情報
    に代えて前記接続回路へ転送する変更回路とを備える、
    請求項4記載の半導体集積回路装置。
  6. 【請求項6】 前記経路設定回路は、 固定的に第1のデータビット数指定情報を生成する固定
    回路と、 通常動作モード時に外部から記憶内容が設定可能であ
    り、外部からの第2のデータビット数情報を格納する記
    憶回路と、 前記記憶回路からの第2のデータビット数情報を受け、
    前記第2のデータビット数情報を前記固定回路の出力す
    る第1のデータビット数指定情報に代えて前記接続回路
    へ転送する変更回路とを備える、請求項1記載の半導体
    集積回路装置。
  7. 【請求項7】 通常動作モード時に、前記データ入出力
    回路とデータの転送を行なって所定の処理を行なうロジ
    ック回路をさらに備える、請求項1記載の半導体集積回
    路装置。
  8. 【請求項8】 前記経路設定回路は、 固定的に第1のデータビット数指定情報を生成する固定
    回路と、 通常動作モード時に前記ロジック回路により記憶内容が
    設定可能であり、第2のデータビット数情報を格納する
    記憶回路と、 前記記憶回路からの第2のデータビット数指定情報を受
    け、前記第2のデータビット数指定情報を前記固定回路
    の出力する第1のデータビット数指定情報に代えて前記
    接続回路へ転送する変更回路とを備える、請求項7記載
    の半導体集積回路装置。
  9. 【請求項9】 テスト動作モード時、前記複数のデータ
    入出力回路からのデータを並列に受け、所定数ビット単
    位で外部へ出力するテストインターフェイス回路と、 前記テスト動作モード時、前記ロジック回路に代えて前
    記テストインターフェイス回路からの少なくともテスト
    書込データを前記データ入出力回路へ転送するマルチプ
    レクサをさらに備え、前記テスト動作モード時、前記記
    憶回路の記憶内容が前記テストインターフェイス回路を
    介して転送される情報に従って設定される、請求項8記
    載の半導体集積回路装置。
  10. 【請求項10】 前記複数のデータ入出力回路から転送
    されるデータを予め定められたビット数単位で外部へ転
    送するテストインターフェイス回路をさらに備え、前記
    テストインターフェイス回路は、前記複数のデータ入出
    力回路から出力されるデータを受け、該受けたデータと
    期待値データとを比較し、該比較結果を1ビットデータ
    に縮退する縮退回路を含み、前記縮退回路は、前記第2
    のデータビット数指定情報に従って所定の入出力回路か
    らのデータについての比較結果を一致を示す状態に設定
    する回路を含む、請求項9記載の半導体集積回路装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012337A (ja) * 2004-06-28 2006-01-12 Elpida Memory Inc 積層型半導体メモリ装置
JP2009223801A (ja) * 2008-03-18 2009-10-01 Ricoh Co Ltd 文字認識装置
JP2010097679A (ja) * 2008-10-14 2010-04-30 Hynix Semiconductor Inc 半導体メモリ装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100694418B1 (ko) * 2004-11-15 2007-03-12 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 회로
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置
EP2159694B1 (en) * 2007-06-20 2019-03-27 Fujitsu Limited Method and device for barrier synchronization, and multicore processor
JP2009259329A (ja) * 2008-04-16 2009-11-05 Toshiba Corp 半導体集積回路装置
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US7983080B2 (en) * 2009-02-02 2011-07-19 International Business Machines Corporation Non-body contacted sense amplifier with negligible history effect
KR20110083859A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템
US8754929B1 (en) * 2011-05-23 2014-06-17 John Prince Real time vergence control for 3D video capture and display
US9331673B2 (en) * 2013-12-31 2016-05-03 Qualcomm Technologies International, Ltd. Integrated circuit operating active circuitry and chip pads in different operating modes and at different voltage levels
US20160253108A1 (en) * 2015-02-26 2016-09-01 Seagate Technology Llc Multi-device storage with consolidated channel and control circuitry
KR20170137326A (ko) * 2016-06-03 2017-12-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
US10068636B2 (en) * 2016-12-30 2018-09-04 Intel Corporation Apparatuses and methods for accessing and scheduling between a plurality of row buffers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4236205A (en) * 1978-10-23 1980-11-25 International Business Machines Corporation Access-time reduction control circuit and process for digital storage devices
CA1228677A (en) * 1984-06-21 1987-10-27 Cray Research, Inc. Peripheral interface system
JPH04143819A (en) * 1989-12-15 1992-05-18 Hitachi Ltd Power consumption control method, semiconductor integrated circuit device, and microprocessor
JP2646972B2 (ja) 1993-11-01 1997-08-27 日本電気株式会社 多ビットメモリ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012337A (ja) * 2004-06-28 2006-01-12 Elpida Memory Inc 積層型半導体メモリ装置
JP4662740B2 (ja) * 2004-06-28 2011-03-30 エルピーダメモリ株式会社 積層型半導体メモリ装置
JP2009223801A (ja) * 2008-03-18 2009-10-01 Ricoh Co Ltd 文字認識装置
JP2010097679A (ja) * 2008-10-14 2010-04-30 Hynix Semiconductor Inc 半導体メモリ装置

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