JP4077295B2 - 同期型半導体記憶装置及びその動作方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、同期型半導体装置に係り、特にリフレッシュ動作が必要なダイナミック型メモリセルを備え、外部クロック信号に同期して動作する同期型半導体記憶装置及びその動作方法に関するもので、例えば高速サイクル型のシンクロナスDRAM(SDR−FCRAM)、さらにその2倍のデータ転送レートを実現するダブルデータレート型のシンクロナスDRAM(DDR−FCRAM)等に使用されるものである。
【0002】
【従来の技術】
従来のSDRAM(Synchronous Dynamic Random Access Memory)では、メモリセルアレイを複数のバンクに分割して設け、これらのバンクを切り替えながら外部からのクロック信号に同期してデータの読み書きを連続して行っている。近年では、さらに2倍のデータ転送レートを実現するダブルデータレート型のDDR−SDRAM等の高速データレートを目的としたメモリが主流になっている。しかしながら、ネットワーク系等のようにランダムサイクル時間が重要なアプリケーションでは、バンク自体の動作を速くする必要がある。
【0003】
この問題を解決できるのが、DDR−FCRAM(Fast Cycle Random Access Memory)である。DDR−FCRAMでは、DDR−SDRAMと同様にメモリセルアレイを複数のバンクに分割して設けており、外部クロック信号に同期して連続的に読み書きでき、ダブルデータレートで高速なデータ転送ができる。これらの特長に加えて、メモリセルアレイのアクセス動作の改良や新しいライトシステムの採用により、ランダムサイクル時間の高速化を実現している。このため、ネットワーク系等のアプリケーションで注目されている。しかし、DRAMセルではリフレッシュ動作が必須であり、システム全体のバスの使用効率をさらに上げるには、リフレッシュサイクル時間を高速化し、リフレッシュによるディスターブ(Disturb)時間を低減することが重要になってきている。
【0004】
次に、上記FCRAMの動作を、図10乃至図12により概略的に説明する。図10はFCRAMの状態遷移図であり、図11(a),(b)はコマンドテーブル、図12は各コマンドのタイミング図である。FCRAMのコマンド体系は、図11(a),(b)及び図12に示すように、第1コマンド(The First Command : 1st)と第2コマンド(The Second Command : 2nd)との組み合わせにより成り立っており、チップセレクトピン(チップセレクト信号/CS)とファンクションピン(ファンクション信号FN)との2つのピンのレベルによりコマンドを制御している。このように、第1コマンドの入力タイミングにおける制御ピン(チップセレクトピンとファンクションピン)のレベルと、第2コマンドの入力タイミングにおける上記制御ピンのレベルとを組み合わせてコマンドを確定することにより、少ない制御ピンで多くのコマンドを確定できる。
【0005】
図11(a)のコマンドテーブルに示すように、例えば第1コマンドはリードアクティブコマンドRDAとライトアクティブコマンドWRAであり、図11(b)のコマンドテーブルに示すように、第2コマンドはロワーアドレスラッチコマンドLAL、オートリフレッシュコマンドREF及びモードレジスタコマンドMRSである。
【0006】
そして、図10の状態遷移図に示すように、例えばリード動作(READ)は次のように行われる。スタンドバイ状態(STANDBY)において、まず第1コマンドの入力タイミングにチップセレクト信号/CSを“L”レベル、ファンクション信号を“H”レベルに設定してリードアクティブコマンドRDA(Read with Auto-close)を設定するとともに、列を選択するアッパーアドレス(Upper Address)UAとバンクを選択するバンクアドレスBAを入力する。次に、1クロック(tCK)後の第2コマンドの入力タイミングに上記チップセレクト信号/CSを“H”レベルとすることにより、行アドレスをラッチするカラムアドレスラッチコマンドLAL(Lower Address Latch)を設定するとともに、行を選択するロワーアドレス(Lower Address)LAを入力する。その後、自動的にスタンドバイ状態に戻りリード動作を終了する。
【0007】
また、ライト動作(WRITE)は、第1コマンドとしてリード動作に対してファンクション信号FNの論理レベルのみが異なるライトアクティブコマンドWRA(Write with Auto-close)を設定するとともに、アッパーアドレス(Upper Address)UAとバンクアドレスBAを入力する。そして、1クロック後の第2コマンドの入力タイミングに上記チップセレクト信号/CSを“H”レベルとすることにより、カラムアドレスラッチコマンドLALを設定するとともに、ロワーアドレスLAを入力する。その後、自動的にスタンドバイ状態に戻りライト動作を終了する。
【0008】
FCRAM内部の動作としては、第1コマンドの入力タイミングにリードアクティブコマンドRDAを受け付けると、図13のブロックダイアグラムに示すように、内部のコマンドデコーダ100によりリード動作を検知し、コントロール・ロジック101に検知信号を供給する。コントロール・ロジック101は、モード・レジスタ102からの書き込み/読み込みのレイティシ等の情報に応じて、内部回路の動作タイミングを定めてコントロール信号CSを発生する。また、同時に与えられたバンクアドレスとアッパーアドレスをアドレス・レシーバ103に取り込み、与えられたアドレスのレベルを論理変換する。そして、コントロール・ロジック101から出力されたコントロール信号CSによりアッパーアドレスラッチ104を制御し、バンクA,B,C,D,…とワード線WLを選択してセルデータを読み出す。セルデータを読み出すと、セルに書き込まれていた電荷(情報)をビット線に転送し、ビット線センスアンプによりデータを増幅する動作を行う。
【0009】
第2コマンドとしてロワーアドレスラッチコマンドLALを受けると、同時に与えられたカラムアドレスであるロワーアドレスLAをアドレス・レシーバ103によって論理変換し、ロワーアドレスラッチ105でラッチして内部のYアドレスを発生する。また、カラム・デコーダ106によってカラムセレクト線CSLを選択し、ビット線のデータをデータ線に転送する。そして、第2センスアンプ107により論理判定し、データラッチコントロール108へ一時的に保持する。そして、バーストカウンタ109と同期回路110によってバーストデータと出力バッファ(入出力バッファ111)のタイミングを制御し、読み出しレイテンシにしたがってデータを外部へ出力する。
【0010】
この際、DRAMセルは破壊読み出しであるので、カラムセレクト線CSLを閉じた後もビット線センスアンプによってセルへ電荷を再書き込みする。その後、内部に設定されたバンクの動作を制御するバンクタイマーによりワード線WLをリセットし、ビット線をプリチャージする動作へ自動的に戻り、スタンドバイ状態となる。
【0011】
ところで、FCRAMのライト動作に関して、本願出願人は、特開2000−137983の「半導体記憶装置」により、「Delayed Write」方式(以降、レイト・ライト方式と記す)のデータライトシステムを提案した(特許文献1参照)。このデータライトシステムでは、ランダムサイクル時間tRCを高速化するために、受け取ったアドレスとライトデータを一時的に保持しておき、次のライトサイクルにおいて前のライトサイクルで受け取ったアドレスとライトデータを用いてセルに書き込む方式を採用し、ランダムサイクル時間の高速化を実現している。レイト・ライト方式を採用しない場合は、バースト分のライトデータを受け取った後に、カラムセレクト線CSLを動作させてセルへ書き込み動作を行わなければならず、ランダムサイクル時間tRCを高速化することができないためである。
【0012】
次に、FCRAMのライトサイクルにおける内部動作について述べる。第1コマンドとしてライトアクティブコマンドWRAを受け付けると、コマンドデコーダ100によりライト動作を検知し、コントロール・ロジック101に供給する。コントロール・ロジック101はモード・レジスタ102からの書き込み/読み込みのレイティシ等の情報に応じて内部回路の動作タイミングを定め、コントロール信号CSを発生する。また、同時に与えられたバンクアドレスBAとアッパーアドレスUAを取り込み、取り込んだアドレスのレベルをアドレス・レシーバ103によって論理変換する。そして、アッパーアドレスラッチ(Upper Address Latch)104で論理変換したアドレスを一時的に保持し、前ライトサイクルで保持していたアッパーアドレス情報を内部のXアドレスとして出力し、バンクA,B,C,D,…とワード線WLを選択する。
【0013】
一方、第2コマンドとしてカラムアドレスラッチコマンドLALを受けると、同時に与えられたカラムアドレスであるロワーアドレスLAをアドレス・レシーバ103によって論理変換する。そして、ロワーアドレスラッチ(Lower Address Latch)105で一時的に保持し、前ライトサイクルで保持していたロワーアドレスLAを内部のYアドレスとして発生し、カラム・デコーダ106によってカラムセレクト線CSLを選択する。また、データラッチコントロール部108で受け取ったライトデータを一時的に保持する動作と、前ライトサイクルで保持していたライトデータをデータ線に出力し、カラムセレクト線CSLを介してビット線へ書き込み、ビット線センスアンプによりセルへ書き込む動作とを行う。その後、内部に設定されたバンクタイマーによりワード線WLをリセットし、ビット線をプリチャージする動作へ自動的に戻る。
【0014】
上述したように、レイト・ライト方式は、ライトサイクルで受け取ったアドレスとライトデータを一時的にラッチ回路部に保持しておき、次のライトサイクルでこの保持していたアドレスとライトデータを用いてセルへ書き込み動作するものである。これによって、ランダムサイクル時間の高速化を実現できる。
【0015】
今までは、第1コマンドがリードアクティブコマンドRDAあるいはライトアクティブコマンドWRAで、第2コマンドがロワーアドレスラッチコマンドLALであるリードあるいはライト動作について述べてきた。
【0016】
しかし、上述したように、第2コマンドにおいてロワーアドレスラッチコマンドLAL以外に、チップセレクト信号/CSが“L”レベルの場合はオートリフレッシュコマンドREFとモードレジスタコマンドMRSがある。モードレジスタコマンドMRSについては、本発明には直接関係がないので詳細な説明は省略し、本発明に直接関係するオートリフレッシュコマンドREFについて詳細に述べる。
【0017】
オートリフレッシュ動作(AUTO-REFRESH)は、図14(a)のコマンドテーブルに示すように、第1コマンドがライトアクティブコマンドWRAで第2コマンドがオートリフレッシュコマンドREFの組み合わせの時に成立する。すなわち、オートリフレッシュ動作においても、第1コマンドがライト動作と同様にライトアクティブコマンドWRAであり、第2コマンドがライト動作と異なるオートリフレッシュコマンドREFを入力することで成立する。ここで、ライト動作とオートリフレッシュ動作に関しては、それぞれ第1コマンドでライトアクティブコマンドWRAを入力していることから、第1コマンドを受けただけではライト動作かオートリフレッシュ動作かを判別できない。また、第2コマンドを受けてからライト動作を開始したのでは、動作開始が1サイクル遅れることになり、FCRAMの特徴であるランダムサイクル時間の高速化の妨げとなる。ゆえに、ランダムサイクル時間の悪化を妨げないように、オートリフレッシュ動作においても最初にライト動作が行われるようにし、このライト動作の終了を受けて実際のオートリフレッシュ動作が開始するようなシステムになっている。
【0018】
次に、図15のタイミング図を参照しながら、オートリフレッシュ動作について説明する。図15のタイミング図は、ライト動作の次にオートリフレッシュ動作が行われる場合のタイミング図であり、読み出しレイテンシCLが4、バースト長BLが4の場合を例に取って示している。まず、ライト動作にエントリーするために、外部クロック信号が“0”の時点で第1コマンドとしてライトアクティブコマンドWRA、バンクアドレスBA、及びアッパーアドレスUAを入力し、1クロック後の第2コマンドとしてロワーアドレスラッチコマンドLALとロワーアドレスLAを入力している。書き込みレイテンシは「(読み出しレイテンシ)−1」であるので、ライトデータの入力タイミングは、第2コマンドの入力の3サイクル後から、バースト長が4のデータD0−D3を外部クロック信号の立ち上がりと立ち下がりの両方のエッジに同期させてダブルデータレートで入力する。
【0019】
上述したように、FCRAMのライト動作では、受け取ったアドレスとライトデータを内部のラッチ回路部に一時的に保持する。そして、このライト動作では、実際には前サイクルのライト動作で受け取ったアドレスとライトデータを一時的にラッチ回路部に保持していたものを使ってセルへ書き込むレイト・ライト動作を行っている。すなわち、ワード線WLaとカラムセレクト線CSLaは前ライト動作で受け取ったアドレスによって選択されたものであり、これにより選択されたセルへ前サイクルのライト動作で受け取ったライトデータを書き込むレイト・ライト動作をする。その後、内部で設定されたバンクタイマーにより、ワード線WLをリセットし、ビット線をプリチャージする動作へ自動的に戻り、スタンドバイ状態となる。
【0020】
この例では、ランダムサイクル時間tRCはクロックサイクル時間tCKの5クロック分としている。ランダムサイクル時間tRCの経過以降は、オートリフレッシュコマンドを入力しても良いので、外部クロック信号の5クロックの時点でライトアクティブコマンドWRAを入力し、次の1クロック後にオートリフレッシュコマンドREFを入力している。
【0021】
上述したように、従来のFCRAMでは、オートリフレッシュ動作においても最初はライト動作が行われる。そして、先のサイクルのライト動作で受け取ったアドレスとライトデータを、このオートリフレッシュ動作の最初にレイト・ライトする。ワード線WLbとカラムセレクト線CSLbがこのライト動作によるものである。その後、バンクタイマーよってワード線WLを自動的にリセットし、ビット線をプリチャージする動作へ自動的に戻り、ライト動作を終了する。次に、リフレッシュ毎にカウントアップするリフレッシュアドレスカウンタによってワード線WLcを選択し、リフレッシュ動作期間を制御するリフレッシュタイマーによって、リフレッシュ動作期間を制御し、自動的にスタンドバイ状態にもどる。
【0022】
尚、図14(b)に示すセルフリフレッシュ動作(SELF-REFRESH)は、オートリフレッシュ動作に対して、第2コマンドで同じオートリフレッシュコマンドREFを入力し、さらにパワーダウン信号/PDを“L”レベルに設定することでエントリーする。セルフリフレッシュ動作に関しても、基本的にはオートリフレッシュ動作の継続であり、内部で設定されたセルフリフレッシュタイマーの周期にしたがって自動的にリフレッシュ動作を継続する。
【0023】
上述したように、外部から見たオートリフレッシュサイクル時間tREFCは、最初のレイト・ライト動作時間と実際のリフレッシュ動作時間の和で決まることになり、従来のFCRAMにおけるオートリフレッシュサイクル時間tREFCは、レイト・ライト動作の時間分、余計に掛かってしまい、オートリフレッシュサイクル時間の高速化を妨げる、という問題があった。
【0024】
【特許文献1】
特開2000−137983
【0025】
【発明が解決しようとする課題】
上記のように従来の同期型半導体記憶装置及びその動作方法におけるオートリフレッシュコマンド体系は、第1のコマンド(ライトアクティブコマンドWRA)がライト動作と同一であり、第2のコマンドのみが異なるコマンド(オートリフレッシュコマンドREF)を入力する体系となっていた。このためライト動作とオートリフレッシュコマンドに関しては、それぞれ第1コマンドでライトアクティブコマンドWRAを入力していることから、第1コマンドを受けただけではライト動作とオートリフレッシュ動作を判別できない。
【0026】
このように、オートリフレッシュ動作においては、最初にライト動作を行った後にリフレッシュ動作が行われる方式となっており、オートリフレッシュサイクル時間の高速化の妨げとなる、という問題があった。
【0027】
また、第2コマンドを受けてからライト動作を開始したのでは、動作開始が1サイクル遅れることになり、FCRAMの特徴であるランダムサイクル時間の高速化の妨げとなる、という問題があった。
【0028】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、オートリフレッシュサイクル時間の高速化を実現できる同期型半導体記憶装置及びその動作方法を提供することにある。
【0029】
また、オートリフレッシュサイクル時間によるディスターブ時間を低減でき、バスの使用効率が高い同期型半導体記憶装置及びその動作方法を提供することを目的とする。
【0030】
【課題を解決するための手段】
本発明の一態様に係る同期型半導体記憶装置は、ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイと、外部クロック信号に同期して動作し、チップセレクトピン、ファンクションピン及びパワーダウンピンの論理レベルの組み合わせによって設定される複数のコマンドをデコードするコマンドデコーダとを具備し、前記コマンドデコーダは、リード動作の判定を行う第1のデコード部と、ライト動作の判定を行う第2のデコード部と、オートリフレッシュ動作の判定を行う第3のデコード部とを備え、オートリフレッシュコマンドの設定は、第1のコマンドの入力タイミングにおいて前記チップセレクトピンが“L”レベル、前記ファンクションピンが“L”レベル、前記パワーダウンピンが“L”レベルに設定されることによって決定され、前記第1コマンドの入力タイミングでオートリフレッシュコマンドが設定された状態で第2コマンドの入力タイミングにおいてパワーダウンピンが“H”レベルの場合にオートリフレッシュ動作が終了する。
【0032】
また、本発明の一態様に係る同期型半導体記憶装置の動作方法は、ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイを備え、外部クロック信号に同期して動作し、チップセレクトピン、ファンクションピン及びパワーダウンピンの論理レベルの組み合わせによって複数のコマンドが設定される同期型半導体記憶装置であって、外部クロック信号に同期して複数のコマンドをデコードするように構成された第1,第2のコマンドデコーダを備え、前記複数のコマンドは、第1コマンドの入力タイミングと1サイクル後の第2コマンドの入力タイミングにおける複数の制御ピンの論理レベルの組み合わせによって設定され、且つオートリフレッシュコマンドの設定は、第1コマンドの入力タイミングにおけるチップセレクトピン、ファンクションピン及びパワーダウンピンの論理レベルの組み合わせのみによって決定され、
前記第1のコマンドデコーダは、リード動作の判定を行う第1のデコード部、ライト動作の判定を行う第2のデコード部、及びオートリフレッシュ動作の判定を行う第3のデコード部を有し、前記第2のコマンドデコーダは、第1コマンドがライトアクティブコマンドであって第2コマンドがロワーアドレスラッチコマンドであることを検知するための第4のデコード部、第1コマンドがリードアクティブコマンドであって第2コマンドがロワーアドレスラッチコマンドであることを検知する第5のデコード部、第1コマンドがリードアクティブコマンドであって、第2コマンドがモードレジスタコマンドであることを検知する第6のデコード部、及び第1コマンドがオートリフレッシュコマンドであって、第2コマンドがセルフリフレッシュコマンドであることを検知する第7のデコード部を有し、前記同期型半導体記憶装置の動作方法は、第1コマンドの入力タイミングにおいて前記チップセレクトピンが“L”レベル、前記ファンクションピンが“L”レベル、前記パワーダウンピンが“L”レベルに設定されることによってオートリフレッシュコマンドを設定するステップと、前記第1コマンドの入力タイミングでオートリフレッシュコマンドが設定された状態で第2コマンドの入力タイミングにおいてパワーダウンピンが“L”レベルの場合にセルフリフレッシュコマンドを設定するステップとを具備する。
【0034】
上記のような構成並びに方法によれば、第1コマンドでオートリフレッシュコマンドを確定するようにコマンド体系を見直したことにより、第1コマンドの入力タイミングでライト動作なのかオートリフレッシュ動作なのか判別できる。これによって、オートリフレッシュサイクル時間の高速化が容易に実現できる。また、オートリフレッシュサイクル時間によるディスターブ時間を低減でき、バスの使用効率を高めることができる。
【0035】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
従来のオートリフレッシュのコマンド体系は、第2コマンドで受け付ける体系となっていたため、第2コマンドが入力される時点までライト動作なのかオートリフレッシュ動作なのかを判別できなかった。そこで、本発明では、第1コマンドが入力された時点で、オートリフレッシュコマンドを受け付けるように、コマンド体系を見直し、オートリフレッシュ動作ではライト動作を行わないようにしている。
【0036】
すなわち、本発明は、ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイを有し、外部クロック信号に同期して、第1コマンドの入力と1サイクル後の第2コマンドの入力の論理レベルの組み合わせによって複数のコマンド制御信号によって設定される複数のコマンドを設定する同期型半導体記憶装置において、オートリフレッシュコマンドの決定を第1コマンドの入力のみで設定することを特徴とする。
【0037】
これにより、オートリフレッシュ動作は、第1コマンドの入力タイミングで判定することができ、従来のライト動作をするか否かを判別できるようになる。このように第1コマンドからオートリフレッシュ動作を開始できことによって、オートリフレッシュサイクル時間の高速化が図れ、バスの使用効率を高めることができる。
【0038】
次に、上述したような本発明を実現するための具体的な同期型半導体記憶装置の構成並びに動作方法について実施の形態により説明する。
【0039】
図1(a),(b),(c)はそれぞれ、本発明の実施の形態に係る同期型半導体記憶装置のコマンド体系図であり、(a)図は第1コマンド、(b)図は第2コマンド、(c)図はセルフリフレッシュコマンドのコマンドテーブルをそれぞれ示している。また、図2は各コマンドの状態遷移図である。本発明に係る同期型半導体記憶装置のコマンド体系は、前述した図11(a),(b)のコマンドテーブルと比較すれば明らかなように、オートリフレッシュコマンドREFとセルフリフレッシュコマンドの体系が異なっている。
【0040】
すなわち、オートリフレッシュコマンドREFは、第1コマンドの入力タイミングにおいて、チップセレクトピン(チップセレクト信号/CS)を“L”レベル、ファンクションピン(ファンクション信号FN)を“L”レベル、及びパワーダウンピン(パワーダウン信号/PD)を“L”レベルの論理レベルに設定することで確定する。また、セルフリフレッシュコマンドは、第2コマンドの入力タイミングでパワーダウン信号/PDの“L”レベルを維持することで確定する。
【0041】
このように、コマンド体系を見直すことで、図2の状態遷移図に示すように、スタンドバイ状態から第1コマンドの入力タイミングでオートリフレッシュコマンドREFが入力されると、このコマンドREFを検知してオートリフレッシュ動作が開始される。そして、第2コマンドでパワーダウン信号/PDが“H”レベルであれば、セルフリフレッシュコマンドを不確定として、予め内部に設定してあるリフレッシュタイマーにより自動的にスタンドバイ状態へ戻り、オートリフレッシュ動作を終了する。一方、第2コマンドでパワーダウン信号/PDが“L”レベルであればセルフリフレッシュコマンドが確定し、オートリフレッシュ動作が終了した後、予め内部に設定されているセルフリフレッシュタイマーの周期にしたがってリフレッシュ動作を継続するセルフリフレッシュ動作を行う。
【0042】
図3は、本発明の実施の形態に係る同期型半導体記憶装置の動作方法を、前述した図15のタイミング図と対比して示したものであり、読み出しレイテンシCLが4、バースト長BLが4で、ライト動作の次にオートリフレッシュ動作が行われる場合のタイミング図である。従来と同様にライト動作を確定するために、第1コマンドの入力タイミングでライトアクティブコマンドWRAを設定し、第2のコマンドの入力タイミングでロワーアドレスラッチコマンドLALを設定する。
【0043】
FCRAM内部のライト動作は、保持回路部によって、前サイクルのライト動作で受け取ったアドレスとライトデータを用いてメモリセルへの書き込みを行うレイト・ライト方式で行う。そして、予め内部に設定されているバンクタイマーにより自動的にスタンドバイ状態に戻り、ライト動作を終了する。その後、オートリフレッシュコマンドREFを入力し、オートリフレッシュコマンドREFが確定すると、直ちにリフレッシュ動作を開始し、予め内部に設定されているリフレッシュアドレスカウンタによって、選択されたワード線WLbを立ち上げてメモリセルをリフレッシュする。その後、予め内部に設定されているリフレッシュ動作期間を制御するリフレッシュタイマーによって、選択されたワード線WLbを立ち下げ、プリチャージ動作へ移り、自動的にスタンドバイ状態に戻ってオートリフレッシュコマンドを終了する。
【0044】
上述したように、第1コマンドの入力タイミングでオートリフレッシュコマンドを確定するようにコマンド体系を見直したことにより、第1コマンドの入力タイミングでライト動作なのかオートリフレッシュ動作なのかを判別でき、オートリフレッシュサイクル時間の高速化が容易に実現できる。
【0045】
次に、上記リフレッシュコマンド体系を実現するためのコマンドデコーダの構成例について詳細に説明する。
【0046】
図4は、各制御ピンの入力レベルを論理判定するインプットレシーバと、このインプットレシーバで受けた信号をラッチするラッチ回路とによって構成される外部ピン論理判定回路を示している。図示するように、外部クロックピンに入力された外部クロック信号CLK,/CLKは、インプットレシーバ(Input reciver)10−1に入力される。これら外部クロック信号CLK,/CLKの電圧レベルは、インプットレシーバ10−1によって論理変換され、内部クロック信号CLKINとして出力されるとともに、インバータ11−1によって反転され、内部クロック信号bCLKINとして出力される。
【0047】
チップセレクトピンに入力されたチップセレクト信号/CSと論理レベル判定基準ピンに入力された基準電圧VREFは、インプットレシーバ20−1に入力される。このインプットレシーバ20−1は、上記チップセレクト信号/CSと基準電圧VREFの電圧レベルを比較して論理判定し、内部信号bCSINを出力する。インプットレシーバ20−1から出力された内部信号bCSINは、ラッチ回路25−1に入力される。このラッチ回路25−1は、上記内部クロック信号CLKIN,bCLKINにより動作が制御されるクロックドインバータ21−1,23−1とインバータ22−1,24−1で構成されている。ラッチ回路25−1は、外部クロック信号の立ち上がりエッジに同期して内部信号bCSLINの状態をラッチし、インバータ22−1から出力信号としてラッチ確定した信号bCSLTCを出力するとともに、インバータ24−1から上記信号bCSLTCの反転信号CSLTCを出力する。
【0048】
ファンクションピンとパワーダウンピンに関しても上記チップセレクトピンの場合と同様な回路構成であり、基本的な動作も同じである。
【0049】
すなわち、ファンクションピンに入力されたファンクション信号FNと論理レベル判定基準ピンに入力された基準電圧VREFは、インプットレシーバ30−1に入力される。このインプットレシーバ30−1は、上記ファンクション信号FNと基準電圧VREFの電圧レベルを比較して論理判定し、内部信号FNINを出力する。インプットレシーバ30−1から出力された内部信号FNINは、ラッチ回路35−1に入力される。このラッチ回路35−1は、上記内部クロック信号CLKIN,bCLKINにより動作が制御されるクロックドインバータ31−1,33−1とインバータ32−1,34−1で構成されている。ラッチ回路35−1は、外部クロック信号の立ち上がりエッジに同期して内部信号FNINの状態をラッチし、インバータ32−1から出力信号としてラッチ確定した信号FNLTCを出力するとともに、インバータ34−1から上記信号FNLTCの反転信号bFNLTCを出力する。
【0050】
また、パワーダウンピンに入力されたパワーダウン信号/PDと論理レベル判定基準ピンに入力された基準電圧VREFは、インプットレシーバ40−1に入力される。このインプットレシーバ40−1は、上記パワーダウン信号/PDと基準電圧VREFの電圧レベルを比較して論理判定し、内部信号bPDINを出力する。インプットレシーバ40−1から出力された内部信号bPDINは、ラッチ回路45−1に入力される。このラッチ回路45−1は、上記内部クロック信号CLKIN,bCLKINにより動作が制御されるクロックドインバータ41−1,43−1とインバータ42−1,44−1で構成されている。ラッチ回路45−1は、外部クロック信号の立ち上がりエッジに同期して内部信号bPDINの状態をラッチし、インバータ42−1から出力信号としてラッチ確定した信号bPDLTCを出力するとともに、インバータ44−1から上記信号bPDLTCの反転信号PDLTCを出力する。
【0051】
図5は、第1コマンドの判定を行う第1コマンド判定回路(第1コマンドデコーダ)である。このコマンド判定回路には、上記図4に示した外部ピン論理判定回路の出力信号が入力され、内部コマンド判定信号を出力する。例えばライトアクティブコマンドWRAを判定するコマンド判定回路CMD1は、ナンドゲート10−2,12−2,13−2,14−2とインバータ11−2,15−2を含んで構成されている。上記ナンドゲート10−2には、ライトアクティブコマンドWRAの論理レベルと同じ内部コントロール信号CSLTC,bFNLTC,bPDLTCが入力される。このナンドゲート10−2の出力端にはインバータ11−2の入力端が接続され、このインバータ11−2の出力端はナンドゲート12−2の第1の入力端に接続されている。このナンドゲート12−2の第2の入力端には内部クロック信号CLKINが入力され、第3の入力端には信号bCLKINDが入力される。
【0052】
ナンドゲート13−2の一方の入力端には、上記ナンドゲート12−2の出力端が接続されており、他方の入力端にはナンドゲート14−2の出力端が接続されている。ナンドゲート14−2の第1の入力端には、ナンドゲート13−2の出力端が接続されており、ナンドゲート14−2の第2の入力端には上記内部クロック信号CLKINが供給され、第2の入力端には信号PWRONが供給される。上記ナンドゲート13−2と14−2は、ナンド型フリップフロップ回路16−2を構成している。このナンド型フリップフロップ回路16−2は、上記信号PWRONによってイニシャライズ制御が行われる。この信号PWRONは、電源投入直後は“L”レベルであり、その後チップ内部の電位状態が整ったことを検知して“H”レベル状態を維持する。上記ナンドゲート13−2の出力端にはインバータ15−2の入力端が接続され、このインバータ15−2の出力端から内部のライトアクティブコマンドを検知したこと示す信号bWRAINTが出力される。
【0053】
一方、リードアクティブコマンドRDAを判定するコマンド判定回路CMD2は、ナンドゲート20−2,22−2,23−2,24−2とインバータ21−2,25−2とを含んで構成されている。このコマンド判定回路CMD2の構成は、基本的には上記コマンド判定回路CMD1と同じであり、異なるのはナンドゲート20−2の入力端に内部のファンクション信号FNLTCが供給される点と、コマンド判定回路CMD2の出力としてライトアクティブコマンドRDAを検知したことを示す信号bRDAINTを出力する点である。
【0054】
更に、オートリフレッシュコマンドREFを判定するコマンド判定回路CMD3は、ナンドゲート30−2,32−2,33−2,34−2とインバータ31−2,35−2とを含んで構成されている。このコマンド判定回路CMD3の構成は、基本的には上記コマンド判定回路CMD1,CMD2と同じであり、異なるのはナンドゲート30−2の入力端にオートリフレッシュコマンドの論理レベルと同じ信号CSLTC,bFNLTC,PDLTCが入力されている点と、コマンド判定回路CMD3の出力としてオートリフレッシュコマンドREFを検知したことを示す信号(オートリフレッシュ検知信号)bREFAINTを出力する点である。
【0055】
ナンドゲート40−2,41−2で構成されているナンド型フリップフロップ回路43−2には、第1コマンドの入力を受けてライトアクティブコマンドWRAを検知したこと示す信号bWRAINTとリードアクティブコマンドRDAを検知したことを示す信号bRDAINTが入力される。そして、これらの信号からリード状態が開始されると予想されるのか、もしくはライト状態が開始するのかを伝える信号READ,WRITEを出力し、これらの信号READ,WRITEを第2のコマンドデコーダの判定制御信号として発信する。
【0056】
上記各コマンド判定回路CMD1,CMD2,CMD3中のナンドゲート12−2,22−2及び32−2の入力端に供給されている信号bCLKINDは、論理回路LOGで生成される。この論理回路LOGは、インバータ50−2,51−2,52−2,54−2,58−2,61−2,62−2、ナンドゲート53−2,55−2及びクロックドインバータ56−2,57−2,59−2,60−2を含んで構成されている。論理回路LOGには、内部クロック信号CLKINが入力され、インバータ50−2,51−2,52−2を介してナンドゲート53−2の一方の入力端に供給される。このナンドゲート53−2の他方の入力端には、信号b1STENBが供給されている。この信号b1STENBは、ナンドゲート55−2、クロックドインバータ56−2,57−2,59−2,60−2及びインバータ58−2,61−2,62−2によって生成される。上記クロックドインバータ56−2,57−2,59−2,60−2とインバータ58−2,61−2,62−2とでシフトレジスタ63−2が形成されている。そして、上記ナンドゲート55−2により信号bWRAINT,bRDAINTの状態を検知し、シフトレジスタ63−2を介して信号b1STENBを転送する。
【0057】
上記シフトレジスタ63−2中の各クロックドインバータ56−2,57−2,59−2,60−2を制御する信号CK,/CKは、内部クロック信号CLKINが入力される遅延回路70−2とインバータ71−2により生成される。遅延回路70−2の出力信号が信号CKであり、インバータ71−2の出力信号が信号/CKである。
【0058】
図6は、第2コマンドデコーダの構成例を示している。デコード部CD1は、第1コマンドがライトアクティブコマンドWRAであって第2コマンドがロワーアドレスラッチコマンドLALであることを内部で検知するためのものである。このデコード部CD1は、ノアゲート10−3、ナンドゲート11−3,12−3,13−3及びインバータ14−3等を含んで構成されている。上記ナンドゲート11−3の第1の入力端には、ロワーアドレスラッチコマンドLALの論理レベルに対応する信号bCSLTCが入力される。また、上記ナンドゲート11−3の第2の入力端には、パルス発生回路PGCの出力信号CLKPLSが供給される。更に、上記ナンドゲート11−3の第3の入力端には、ノアゲート10−3の出力端が接続されており、このノアゲート10−3の入力端には上記図4で述べた信号READと信号b1STENBが入力されている。
【0059】
上記ナンドゲート12−3,13−3は、ナンド型フリップフロップ回路15−3を構成している。上記ナンドゲート12−3の一方の入力端には、上記ナンドゲート11−3の出力端が接続されており、他方の入力端にはナンドゲート13−3の出力端が接続されている。ナンドゲート13−3の第1の入力端にはナンドゲート12−3の出力端が接続され、第2の入力端には内部クロック信号CLKINが供給され、第3の入力端には上記ナンド型フリップフロップ回路15−3をイニシャライズする信号PWRONが供給される。上記ナンド型フリップフロップ回路15−3の出力端(ナンドゲート12−3の出力端)にはインバータ14−3の入力端が接続され、このインバータ14−3の出力端からコマンド検知信号bWLALINTを出力する。
【0060】
一方、第1コマンドがリードアクティブコマンドRDAであって第2コマンドがロワーアドレスラッチコマンドLALであることを内部で検知するデコード部CD2は、ノアゲート20−3、ナンドゲート21−3,22−3,23−3及びインバータ24−3等を含んで構成されている。このデコード部CD2が上記デコード部CD1と異なる点は、ノアゲート20−3の入力端に供給される信号が信号READから信号WRITEに変わっている点である。
【0061】
また、第1コマンドがリードアクティブコマンドRDAであって、第2コマンドがモードレジスタコマンドMRSを検知するデコード部CD3は、ノアゲート30−3、ナンドゲート31−3,32−3,33−3及びインバータ34−3等を含んで構成されている。このデコード部CD3が上記デコード部CD1,CD2と異なるのは、ナンドゲート31−3に入力されている内部のチップセレクト信号の論理レベルが異なる点のみである。
【0062】
更に、第1コマンドがオートリフレッシュコマンドREFであって、第2コマンドがパワーダウンピン/PDの“L”レベルによってセルフリフレッシュコマンドREFを検知するデコード部CD4は、ナンドゲート50−3,51−2,51−3、インバータ40−3,43−3,47−3,48−3,49−3,53−3及びクロックドインバータ41−3,42−3,45−3,46−3で構成されている。インバータ40−3,43−3,47−3,48−3,49−3及びクロックドインバータ41−3,42−3,45−3,46−3で構成されている部位は、内部クロック信号に同期して上記図5で述べた第1コマンドでオートリフレッシュコマンドを検知したことを示す信号bREFAINTの論理状態を1クロック分保持する保持回路54−3として働くもので、第2コマンドでのセルフリフレッシュコマンドREFを受け付ける状態としている。ナンドゲート50−3,51−3,52−3とインバータ53−3は、コマンド論理検知部を構成するものであり、内部のパワーダウン信号PDLTC、内部のクロックパルスCLKPLS(パルス発生回路PGCの出力信号)及び上記第1コマンドでオートリフレッシュコマンドが受け付けられている状態を示す信号1STREFENBが入力されている。そして、これらの信号PDLTC,CLKPLS,1STREFENBが全て“H”レベルとなった場合に、ナンドゲートの出力は“L”レベルとなる。これによって、ナンドゲート51−3,52−3で構成されているナンド型フリップフロップ回路55−3により、ナンドゲート51−3の出力は“H”レベルにセットされる。この結果、インバータ53−3によりセルフリフレッシュコマンドREFを受け付けたことを示す内部信号bSELFは“L”レベルとなり、第1コマンドで受け付けたオートリフレッシュ動作を終了したのち、セルフリフレッシュ動作を開始する。一方、第2コマンド以降でセルフリフレッシュ動作を解除する場合は、パワーダウンピン/PDが“H”レベルであるので、ナンド型フリップフロップ回路55−3のナンドゲート52−3に入力されている内部パワーダウン信号PDLTCによりリセットし、信号bSELFを“H”レベルへ戻す。
【0063】
上記パルス発生回路PGCは、インバータ60−3,61−3,63−3,64−3,65−3、遅延回路62−3及びナンドゲート64−3を含んで構成されている。このパルス発生回路PGCは、内部クロック信号CLKINの立ち上がりエッジに同期してパルス信号(信号CLKPLS)を発生する。
【0064】
次に、図7のコマンドタイミング図を参照しながら、各種コマンドのエントリーに対するコマンドデコーダの動作について詳細に説明する。図7は、オートリフレッシュコマンドREFにエントリーする時のコマンドタイミング図である。オートリフレッシュコマンドREFには、外部クロック信号の立ち上がりエッジに同期して、図1のコマンドテーブルに示すようにチップセレクトピン(チップセレクト信号/CS)を“L”レベル、ファンクションピン(ファンクション信号FN)を“L”レベル、パワーダウンピン(パワーダウン信号/PD)を“L”レベルに設定することによってエントリーできる。上記3つの制御ピンの論理レベルに対応して、図4で述べたようにインプットレシーバ20−1,30−1,40−1によって入力された信号のレベルを論理変換し、ラッチ回路25−1,35−1,45−1を介して内部信号bCSLTC,FNLTC,bPDLTCを出力する。
【0065】
図5に示した第1コマンドデコーダにおけるオートリフレッシュコマンドの検出部であるナンドゲート30−2に入力されている信号CSLTC,bFNLTC,PDLTCは全て“H”レベルであるので、インバータ31−2の出力信号は“H”レベルとなる。よって、ナンドゲート32−2に入力されている内部クロック信号CLKINは、外部クロック信号の立ち上がりエッジに同期して“H”レベルとなり、また同じくナンドゲート32−2に入力されている信号bCLKINDに関しても外部クロック信号の立ち上がりエッジに同期して“H”レベルからインバータ50−2,51−2,52−2、ナンドゲート53−2及びインバータ54−2の奇数段のゲート遅延を経て“L”レベルへ遷移する。つまり、上記外部クロック信号の立ち上がりエッジに同期して、内部クロック信号CLKINとbCLKINDが共に“H”レベル状態の期間、ナンドゲート32−2によってコマンドの状態を取り込み、ナンドゲート32−2に“L”レベルを出力する。ナンドゲート32−2の出力が“L”レベルとなると、次段のナンド型フリップフロップ回路36−2をセットし、インバータ35−2を介して“L”レベルの内部オートリフレッシュ検知信号bREFAINTが出力される。
【0066】
その後、外部クロック信号の立ち下りエッジに同期して内部クロック信号CLKINは“L”レベルとなり、ナンド型フリップフロップ回路36−2をリセットし、インバータ35−2を介して内部のオートリフレッシュ検知信号bREFAINTを“L”レベルから“H”レベルに戻す。つまり、第1のコマンドデコーダは、外部クロック信号に同期してライトアクティブコマンドWRA、リードアクティブコマンドRDA及びオートリフレッシュコマンドREFのいずれかをデコードする。この場合は、オートリフレッシュコマンドREFが入力されているので、オートリフレッシュコマンドのデコード部のみが検知し、内部のオートリフレッシュ検知信号bREFAINTは負のパルスを発生する。この結果、次段の制御回路は、“H”レベルから“L”レベルへ遷移するエッジを受けてオートリフレッシュ動作を開始する。
【0067】
次に、第1コマンドがオートリフレッシュコマンドである場合の第2コマンドは、セルフリフレッシュを受け付ける否かである。図6に示したセルフリフレッシュコマンドを受け付けるように制御している1クロック保持回路54−3によって、上記第1コマンドで検知した内部のオートリフレッシュ信号bREFAINTの状態を信号1STREFENBとして出力し、ナンドゲート50−3によってセルフリフレッシュコマンドを検知可能な状態にセットする。
【0068】
図7のコマンドタイミング図は、セルフリフレッシュコマンドを受け付けない場合であるので、第2コマンドでパワーダウン信号/PDとして“H”レベルが入力されている。よって、内部のパワーダウン信号PDLTCもこれに対応して“L”レベルにセットされ、外部クロック信号に同期して発生する内部のクロックパルスCLKPLSの“H”レベル期間にコマンド状態を取り込むので、ナンドゲート50−3の出力は“H”レベルとなる。また、ナンド型フリップフロップ回路55−3中のナンドゲート52−3の出力信号も“H”レベルとなり、ナンドゲート51−3とインバータ53−3を介して内部のセルフリフレッシュコマンド検知信号bSELFも“H”レベルの状態を保持する。この結果、セルフリフレッシュコマンドを受付けず、FCRAM内部は第1コマンドで受け付けたオートリフレッシュコマンドを検知してオートリフレッシュ動作を開始し、オートリフレッシュ動作終了後、自動的にスタンドバイ状態に戻る。
【0069】
図8は、セルフリフレッシュコマンドのタイミング図である。第1コマンドのオートリフレッシュコマンドを受け、第2コマンドの入力タイミングにパワーダウン信号/PDの“L”レベルを維持すると、セルフリフレッシュコマンドを受け付ける。
【0070】
図6に示したように、ナンドゲートに50−3に入力されている内部のパワーダウン信号PDLTCは“H”レベルであるので、外部クロック信号の立ち上がりエッジに同期して発生する内部クロックパルスCLKPLSが“H”レベルの期間にパワーダウン信号の論理状態が“L”レベルであると検知し、ナンドゲート50−3の出力信号は“L”レベルとなる。上記ナンド型フリップフロップ回路55−3は上記ナンドゲート50−3から出力される“L”レベルの出力信号によってセットされる。この“L”レベルがインバータ53−3に供給され、内部のセルフリフレッシュ信号bSELHが“H”レベルから“L”レベルとなり、オートリフレッシュ動作終了後、セルフリフレッシュ動作を開始する。
【0071】
尚、セルフリフレッシュの解除は、第2コマンド以降にパワーダウン信号/PDを“H”レベルにセットすることによって行われ、ナンドゲート52−3に入力されている信号PDLTCを“L”レベルにすることによってリセットし、信号bSELFを“H”レベルへ戻して、セルフリフレッシュ動作を終了する。
【0072】
図9は、ライト動作とリード動作のタイミング図である。ライト動作の場合は、第1コマンドの入力タイミングにおいて、外部クロック信号の立ち上がりエッジに応答して、チップセレクト信号/CSを“L”レベル、ファンクション信号FNを“L”レベル、パワーダウン信号/PDを“H”レベルに設定することによって、図5に示した第1コマンドデコーダによってライトアクティブコマンドWRAを検知し、内部のライトアクティブコマンド検知信号bWRAINTを発生する。これによって、ナンド型フリップフロップ回路43−2の出力信号READを“L”レベル、信号WRITEを“H”レベルにセットし、第2コマンドを受け付け可能な状態とする。そして、シフトレジスタ63−2により、第1コマンドのライトアクティブコマンドWRAあるいはリードアクティブコマンドRDAに対応して検知する第1コマンドデコーダの出力信号bWRAINT,bRDINTの状態を、第2コマンドを検知する時点まで信号b1STENBを“L”レベルに保持する。
【0073】
入力信号READが“L”レベル、信号b1STENBが“L”レベルであるので、ノアゲート10−2の出力は“H”レベルとなり、ナンドゲート11−2によりデコード可能な状態となる。第2コマンドでは、チップセレクト信号/CSが“H”レベル、ファンクション信号FNが“H”レベル、パワーダウン信号/PDが“H”レベルであり、ロワーアドレスラッチコマンドLALが設定されるので、外部のチップセレクト信号/CSの“H”レベルに対応して内部信号bCSLTCが“H”レベルにセットされる。外部クロック信号の立ち上がりに同期して発生するクロックパルスCLKPLSの“H”レベルにより、ナンドゲート11−3の出力は“L”レベルとなり、次段のナンド型フリップフロップ回路15−3の出力を“H”レベルにセットし、インバータ14−3を介して内部のライト動作のロワーアドレスラッチ検知信号bWRAINTとして“L”レベルのパルスを出力し、内部回路の制御を行う。
【0074】
リード動作の場合も第1コマンドであるリードアクティブコマンドRDAを検知した内部信号bRDINTを発生し、第2コマンドでノアゲート20−3の出力が“H”レベルで、且つ内部のチップセレクト信号bCSLTCが“H”レベルとなるので、内部検知信号bRDLALINTとして“L”レベルのパルスを出力し、内部回路の制御を行う。
【0075】
上述したように、第1のコマンドでオートリフレッシュ動作を確定するようにコマンド体系を見直したことにより、第1コマンドの時点でライト動作なのかオートリフレッシュ動作なのか判別できるようになり、オートリフレッシュサイクル時間の高速化が容易に実現できる。また、オートリフレッシュサイクル時間によるディスターブ時間を低減でき、バスの使用効率を高めることができる。
【0076】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0077】
【発明の効果】
以上説明したように、本発明によれば、オートリフレッシュサイクル時間の高速化を実現できる同期型半導体記憶装置及びその動作方法が得られる。
【0078】
また、オートリフレッシュサイクル時間によるディスターブ時間を低減でき、バスの使用効率が高い同期型半導体記憶装置及びその動作方法が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、コマンドテーブルを示しており、(a)図は第1コマンド、(b)図は第2コマンド、(c)図はセルフリフレッシュコマンド。
【図2】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、各コマンドの状態遷移図。
【図3】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、ライト動作の次にオートリフレッシュ動作が行われる場合のタイミング図。
【図4】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、外部ピン論理判定回路を示す回路図。
【図5】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、第1コマンドの判定を行う第1コマンド判定回路(第1コマンドデコーダ)を示す回路図。
【図6】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、第2コマンドデコーダを示す回路図。
【図7】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、オートリフレッシュコマンドにエントリーするタイミング図。
【図8】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、セルフリフレッシュコマンドのタイミング図。
【図9】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、ライト動作とリード動作のタイミング図。
【図10】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、FCRAMの状態遷移図。
【図11】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、コマンドテーブルを示しており、(a)図は第1コマンド、(b)図は第2コマンド。
【図12】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、各コマンドのタイミング図。
【図13】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、要部を抽出して示すブロックダイアグラム。
【図14】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、(a)図はオートリフレッシュ動作のコマンドテーブル、(b)図はセルフリフレッシュ動作のコマンドテーブル。
【図15】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、ライト動作の次にオートリフレッシュ動作が行われる場合のタイミング図。
【符号の説明】
/CS…チップセレクト信号
FN…ファンクション信号
/PD…パワーダウン信号
VREF…基準電圧
REF…オートリフレッシュコマンド
RDA…リードアクティブコマンド
WRA…ライトアクティブコマンド
LAL…ロワーアドレスラッチコマンド
MRS…モードレジスタコマンド
LA…ロワーアドレス
WL…ワード線
CSL…カラムセレクト線
tRC…ランダムサイクル時間
tCK…クロックサイクル時間
tREFC…オートリフレッシュサイクル時間
CLKIN,bCLKIN…内部クロック信号
10−1,20−1,30−1,40−1…インプットレシーバ
25−1,35−1,45−1…ラッチ回路
16−2,26−2,36−2,43−2,15−3,25−3,35−3,55−3…ナンド型フリップフロップ回路
54−3…1クロック保持回路
63−2…シフトレジスタ
CMD1,CMD2,CMD3…コマンド判定回路
LOG…論理回路
CD1,CD2,CD3,CMD4…デコード部
PGC…パルス発生回路
Claims (11)
- ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイと、
外部クロック信号に同期して動作し、チップセレクトピン、ファンクションピン及びパワーダウンピンの論理レベルの組み合わせによって設定される複数のコマンドをデコードするコマンドデコーダとを具備し、
前記コマンドデコーダは、リード動作の判定を行う第1のデコード部と、ライト動作の判定を行う第2のデコード部と、オートリフレッシュ動作の判定を行う第3のデコード部とを備え、
オートリフレッシュコマンドの設定は、第1のコマンドの入力タイミングにおいて前記チップセレクトピンが“L”レベル、前記ファンクションピンが“L”レベル、前記パワーダウンピンが“L”レベルに設定されることによって決定され、
前記第1コマンドの入力タイミングでオートリフレッシュコマンドが設定された状態で第2コマンドの入力タイミングにおいてパワーダウンピンが“H”レベルの場合にオートリフレッシュ動作が終了する
ことを特徴とする同期型半導体記憶装置。 - セルフリフレッシュコマンドの設定は、スタンドバイ状態から第1コマンドの入力タイミングでオートリフレッシュコマンドが入力されると、このコマンドを検知してオートリフレッシュ動作が開始され、第2コマンドでパワーダウン信号が“L”レベルであればセルフリフレッシュコマンドが確定することを特徴とする請求項1に記載の同期型半導体記憶装置。
- 第2コマンドの入力タイミングで前記パワーダウンピンが“H”レベルの場合に、オートリフレッシュ動作が終了した後に自動的にスタンドバイ状態に戻り、
第2コマンドの入力タイミングで前記パワーダウンピンが“L”レベルの場合に、オートリフレッシュ動作を終了した後、セルフリフレッシュ動作を行うことを特徴とする請求項1に記載の同期型半導体記憶装置。 - 前記メモリセルアレイからの読み出しと前記メモリセルアレイへの書き込みのタイミングが、前記外部クロック信号の立ち上がりと立ち下りに同期して動作するダブルデータレート方式であることを特徴とする請求項1乃至3いずれか1つの項に記載の同期型半導体記憶装置。
- アドレスとライトデータを一時的に保持する保持回路を更に具備し、
ライトサイクルで受け取った前記アドレスと前記ライトデータを前記保持回路に一時保持し、次のライトサイクルで前記一時保持していた前記アドレスと前記ライトデータを用いて前記メモリセルへの書き込み動作を行うレイト・ライト方式であることを特徴とする請求項1乃至4いずれか1つの項に記載の同期型半導体記憶装置。 - 前記チップセレクトピン、ファンクションピン及びパワーダウンピンから信号が入力され、前記チップセレクトピン、ファンクションピン及びパワーダウンピンのレベルをそれぞれ論理判定するインプットレシーバと、前記インプットレシーバで受けた信号をラッチするラッチ回路とを有する外部ピン論理判定回路を更に具備することを特徴とする請求項1に記載の同期型半導体記憶装置。
- 前記コマンドデコーダは、前記ラッチ回路から出力される信号を受け、前記第1のデコード部でリード動作の判定を行い、内部のリードアクティブコマンドを検知したことを示す信号を出力し、前記第2のデコード部でライト動作の判定を行い、内部のライトアクティブコマンドを検知したこと示す信号を出力し、前記第3のデコード部でオートリフレッシュ動作の判定を行い、オートリフレッシュコマンドを検知したことを示す信号を出力することを特徴とする請求項6に記載の同期型半導体記憶装置。
- ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイを備え、外部クロック信号に同期して動作し、チップセレクトピン、ファンクションピン及びパワーダウンピンの論理レベルの組み合わせによって複数のコマンドが設定される同期型半導体記憶装置であって、
外部クロック信号に同期して複数のコマンドをデコードするように構成された第1,第2のコマンドデコーダを備え、
前記複数のコマンドは、第1コマンドの入力タイミングと1サイクル後の第2コマンドの入力タイミングにおける複数の制御ピンの論理レベルの組み合わせによって設定され、且つオートリフレッシュコマンドの設定は、第1コマンドの入力タイミングにおけるチップセレクトピン、ファンクションピン及びパワーダウンピンの論理レベルの組み合わせのみによって決定され、
前記第1のコマンドデコーダは、リード動作の判定を行う第1のデコード部、ライト動作の判定を行う第2のデコード部、及びオートリフレッシュ動作の判定を行う第3のデコード部を有し、
前記第2のコマンドデコーダは、第1コマンドがライトアクティブコマンドであって第2コマンドがロワーアドレスラッチコマンドであることを検知するための第4のデコード部、第1コマンドがリードアクティブコマンドであって第2コマンドがロワーアドレスラッチコマンドであることを検知する第5のデコード部、第1コマンドがリードアクティブコマンドであって、第2コマンドがモードレジスタコマンドであることを検知する第6のデコード部、及び第1コマンドがオートリフレッシュコマンドであって、第2コマンドがセルフリフレッシュコマンドであることを検知する第7のデコード部を有し、
前記同期型半導体記憶装置の動作方法は、
第1コマンドの入力タイミングにおいて前記チップセレクトピンが“L”レベル、前記ファンクションピンが“L”レベル、前記パワーダウンピンが“L”レベルに設定されることによってオートリフレッシュコマンドを設定するステップと、
前記第1コマンドの入力タイミングでオートリフレッシュコマンドが設定された状態で第2コマンドの入力タイミングにおいてパワーダウンピンが“L”レベルの場合にセルフリフレッシュコマンドを設定するステップと
を具備することを特徴とする同期型半導体記憶装置の動作方法。 - 第2コマンドの入力タイミングで前記パワーダウンピンが“H”レベルの場合に、オートリフレッシュ動作が終了した後に自動的にスタンドバイ状態に戻り、
第2コマンドの入力タイミングで前記パワーダウンピンが“L”レベルの場合に、オートリフレッシュ動作を終了した後、セルフリフレッシュ動作を行うことを特徴とする請求項8に記載の同期型半導体記憶装置の動作方法。 - 前記メモリセルアレイからの読み出しと前記メモリセルアレイへの書き込みのタイミングが、前記外部クロック信号の立ち上がりと立ち下りに同期して動作するダブルデータレート方式であることを特徴とする請求項8または9に記載の同期型半導体記憶装置の動作方法。
- ライト動作は、ライトサイクルで受け取ったアドレスとライトデータを一時的に保持し、次のライトサイクルの時点で前記一時的に保持していたアドレスとライトデータを用いてメモリセルへの書き込みを行うレイト・ライト方式であることを特徴とする請求項8乃至10いずれか1つの項に記載の同期型半導体記憶装置の動作方法。
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