KR102553855B1 - 시프트레지스터 - Google Patents

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KR102553855B1
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Abstract

시프트레지스터는 제1 내부클럭, 제1 반전내부클럭, 제2 내부클럭 및 제2 반전내부클럭을 토대로 래치클럭 및 반전래치클럭을 생성하는 래치클럭생성회로; 및 상기 제1 내부클럭, 상기 제1 반전내부클럭, 상기 제2 내부클럭 및 상기 제2 반전내부클럭 중 선택된 하나의 내부클럭에 동기하여 제어신호를 래치하고, 상기 래치클럭 또는 상기 반전래치클럭에 동기하여 상기 래치된 제어신호를 래치하여 시프팅제어신호를 생성 및 출력하는 클럭래치회로를 포함한다.

Description

시프트레지스터{SHIFT REGISTER}
본 발명은 멀티위상을 갖는 내부클럭들을 사용하여 구현되는 시프트레지스터에 관한 것이다.
시프트레지스터(SHIFT REGISTER)는 클럭에 동기하여 제어신호를 빠르거나 느리게 시프팅함으로써 전자회로에서 수행되는 다양한 동작의 수행 순서를 제어하는데 이용될 수 있다. 최근 동작속도를 증가시키기 위해 멀티위상을 갖는 내부클럭들이 사용됨에 따라 멀티위상을 갖는 내부클럭들을 사용하는 시프트레지스터도 사용되고 있다.
본 발명은 멀티위상을 갖는 내부클럭들을 사용하여 구현되는 시프트레지스터를 제공한다.
이를 위해 본 발명은 제1 내부클럭, 제1 반전내부클럭, 제2 내부클럭 및 제2 반전내부클럭을 토대로 래치클럭 및 반전래치클럭을 생성하는 래치클럭생성회로; 및 상기 제1 내부클럭, 상기 제1 반전내부클럭, 상기 제2 내부클럭 및 상기 제2 반전내부클럭 중 선택된 하나의 내부클럭에 동기하여 제어신호를 래치하고, 상기 래치클럭 또는 상기 반전래치클럭에 동기하여 상기 래치된 제어신호를 래치하여 시프팅제어신호를 생성 및 출력하는 클럭래치회로를 포함하는 시프트레지스터를 제공한다.
또한, 본 발명은 제1 내부클럭, 제1 반전내부클럭, 제2 내부클럭 및 제2 반전내부클럭을 토대로 래치클럭 및 반전래치클럭을 생성하는 래치클럭생성회로; 상기 제1 내부클럭의 에지에 동기하여 제어신호를 래치하는 제1 클럭래치; 및 상기 래치클럭의 에지에 동기하여 상기 제1 클럭래치에서 출력되는 신호를 래치하여 시프팅제어신호를 생성하는 제2 클럭래치를 포함하는 시프트레지스터를 제공한다.
또한, 본 발명은 제1 내부클럭, 제1 반전내부클럭, 제2 내부클럭 및 제2 반전내부클럭을 토대로 래치클럭 및 반전래치클럭을 생성하는 래치클럭생성회로; 상기 제1 내부클럭의 에지에 동기하여 제어신호를 래치하는 제1 클럭래치; 및 상기 반전래치클럭의 에지에 동기하여 상기 제1 클럭래치에서 출력되는 신호를 래치하여 시프팅제어신호를 생성하는 제2 클럭래치를 포함하는 시프트레지스터를 제공한다.
본 발명에 의하면 멀티위상을 갖는 내부클럭들로부터 래치클럭을 생성하고, 내부클럭들과 래치클럭을 사용하여 제어신호를 시프팅함으로써, 내부클럭들 간에 스큐(skew)가 발생하더라도 제어신호를 안정적으로 시프팅할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 시프트레지스터의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 시프트레지스터에 포함된 래치클럭생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 시프트레지스터에 포함된 클럭래치회로의 일 실시예에 따른 회로도이다.
도 4는 도 3에 도시된 클럭래치회로에 포함된 제1 클럭래치의 일 실시예에 따른 회로도이다.
도 5는 도 3에 도시된 클럭래치회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 1에 도시된 시프트레지스터에 포함된 클럭래치회로의 다른 실시예에 따른 회로도이다.
도 7은 도 6에 도시된 클럭래치회로에 포함된 제1 클럭래치의 일 실시예에 따른 회로도이다.
도 8은 도 6에 도시된 클럭래치회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 시프트레지스터에 포함된 클럭래치회로의 또 다른 실시예에 따른 회로도이다.
도 10은 도 9에 도시된 클럭래치회로의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 시프트레지스터(1)는 제1 내부클럭생성회로(10), 제2 내부클럭생성회로(11), 래치클럭생성회로(12) 및 클럭래치회로(13)를 포함할 수 있다.
제1 내부클럭생성회로(10)는 클럭(CLK)으로부터 제1 내부클럭(ICLK1) 및 제1 반전내부클럭(ICLKB1)을 생성할 수 있다. 제1 내부클럭생성회로(10)는 클럭(CLK)의 주파수를 분주하여 제1 내부클럭(ICLK1) 및 제1 반전내부클럭(ICLKB1)을 생성할 수 있다. 제1 내부클럭(ICLK1)은 클럭(CLK)의 주기보다 2배 큰 주기를 갖는 2 분주신호로 생성될 수 있다. 제1 반전내부클럭(ICLKB1)은 제1 내부클럭(ICLK1)을 반전시켜 생성될 수 있다.
제2 내부클럭생성회로(11)는 클럭(CLK)으로부터 제2 내부클럭(ICLK2) 및 제2 반전내부클럭(ICLKB2)을 생성할 수 있다. 제2 내부클럭생성회로(11)는 클럭(CLK)의 주파수를 분주하여 제2 내부클럭(ICLK2) 및 제2 반전내부클럭(ICLKB2)을 생성할 수 있다. 제2 내부클럭(ICLK2)은 클럭(CLK)의 주기보다 2배 큰 주기를 갖는 2 분주신호로 생성될 수 있다. 제2 반전내부클럭(ICLKB2)은 제2 내부클럭(ICLK2)을 반전시켜 생성될 수 있다.
래치클럭생성회로(12)는 제1 내부클럭(ICLK1), 제1 반전내부클럭(ICLKB1), 제2 내부클럭(ICLK2) 및 제2 반전내부클럭(ICLKB2)을 토대로 래치클럭(LCLK) 및 반전래치클럭(LCLKB)을 생성할 수 있다. 래치클럭생성회로(12)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)을 토대로 반전래치클럭(LCLKB)을 생성할 수 있다. 래치클럭생성회로(12)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2) 중 적어도 하나가 제1 로직레벨인 경우 제2 로직레벨을 갖는 반전래치클럭(LCLKB)을 생성할 수 있다. 래치클럭생성회로(12)는 제1 반전내부클럭(ICLKB1) 및 제2 반전내부클럭(ICLKB2)을 토대로 래치클럭(LCLK)을 생성할 수 있다. 래치클럭생성회로(12)는 제1 반전내부클럭(ICLKB1) 및 제2 반전내부클럭(ICLKB2) 중 적어도 하나가 제1 로직레벨인 경우 제2 로직레벨을 갖는 래치클럭(LCLK)을 생성할 수 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨로 설정될 수 있고, 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 실시예에 따라서, 제1 로직레벨은 로직하이레벨로 설정될 수도 있고, 제2 로직레벨은 로직로우레벨로 설정될 수도 있다. 래치클럭생성회로(12)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2를 참고하여 후술한다.
클럭래치회로(13)는 제1 내부클럭(ICLK1), 제1 반전내부클럭(ICLKB1), 제2 내부클럭(ICLK2), 제2 반전내부클럭(ICLKB2), 래치클럭(LCLK) 및 반전래치클럭(LCLKB)을 토대로 제어신호(SIN)로부터 시프팅제어신호(SOUT)를 생성할 수 있다. 클럭래치회로(13)는 제1 내부클럭(ICLK1), 제1 반전내부클럭(ICLKB1), 제2 내부클럭(ICLK2) 및 제2 반전내부클럭(ICLKB2) 중 선택된 하나의 내부클럭에 동기하여 제어신호(SIN)를 래치한 후 래치클럭(LCLK) 및 반전래치클럭(LCLKB) 중 선택된 하나의 래치클럭에 동기하여 래치된 제어신호(SIN)를 다시 래치하여 시프팅제어신호(SOUT)를 생성할 수 있다.
클럭래치회로(13)는 제1 내부클럭(ICLK1) 또는 제2 내부클럭(ICLK2)에 동기하여 제어신호(SIN)를 래치한 후 래치클럭(LCLK)에 동기하여 래치된 제어신호(SIN)를 다시 래치하여 시프팅제어신호(SOUT)를 생성할 수 있다. 이때, 생성된 시프팅제어신호(SOUT)는 제어신호(SIN)를 제1 내부클럭(ICLK1) 또는 제2 내부클럭(ICLK2)의 제1 에지에 동기하여 시프팅한 신호로 생성될 수 있다. 여기서, 제1 에지는 로직로우레벨에서 로직하이레벨로 천이하는 라이징에지로 정의될 수 있다.
클럭래치회로(13)는 제1 내부클럭(ICLK1) 또는 제2 내부클럭(ICLK2)에 동기하여 제어신호(SIN)를 래치한 후 반전래치클럭(LCLKB)에 동기하여 래치된 제어신호(SIN)를 다시 래치하여 시프팅제어신호(SOUT)를 생성할 수 있다. 이때, 생성된 시프팅제어신호(SOUT)는 제어신호(SIN)를 제1 내부클럭(ICLK1) 또는 제2 내부클럭(ICLK2)의 제2 에지에 동기하여 시프팅한 신호로 생성될 수 있다. 여기서, 제2 에지는 로직하이레벨에서 로직로우레벨로 천이하는 폴링에지로 정의될 수 있다.
클럭래치회로(13)는 제1 반전내부클럭(ICLKB1) 또는 제2 반전내부클럭(ICLKB2)에 동기하여 제어신호(SIN)를 래치한 후 반전래치클럭(LCLKB)에 동기하여 래치된 제어신호(SIN)를 다시 래치하여 시프팅제어신호(SOUT)를 생성할 수 있다. 이때, 생성된 시프팅제어신호(SOUT)는 제어신호(SIN)를 제1 반전내부클럭(ICLKB1) 또는 제2 반전내부클럭(ICLKB2)의 제1 에지에 동기하여 시프팅한 신호로 생성될 수 있다. 클럭래치회로(13)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3 내지 도 10을 참고하여 후술한다.
도 2를 참고하면 래치클럭생성회로(12)는 낸드게이트(NAND11) 및 낸드게이트(NAND12)를 포함할 수 있다. 낸드게이트(NAND11)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)을 입력받아 부정논리곱 연산을 수행하여 반전래치클럭(LCLKB)을 생성할 수 있다. 낸드게이트(NAND11)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2) 중 적어도 하나가 로직로우레벨인 경우 로직하이레벨을 갖는 반전래치클럭(LCLKB)을 생성할 수 있다. 낸드게이트(NAND11)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)이 모두 로직하이레벨인 경우 로직로우레벨을 갖는 반전래치클럭(LCLKB)을 생성할 수 있다. 낸드게이트(NAND12)는 제1 반전내부클럭(ICLKB1) 및 제2 반전내부클럭(ICLKB2)을 입력받아 부정논리곱 연산을 수행하여 래치클럭(LCLK)을 생성할 수 있다. 낸드게이트(NAND12)는 제1 반전내부클럭(ICLKB1) 및 제2 반전내부클럭(ICLKB2) 중 적어도 하나가 로직로우레벨인 경우 로직하이레벨을 갖는 래치클럭(LCLK)을 생성할 수 있다. 낸드게이트(NAND12)는 제1 반전내부클럭(ICLKB1) 및 제2 반전내부클럭(ICLKB2)이 모두 로직하이레벨인 경우 로직로우레벨을 갖는 래치클럭(LCLK)을 생성할 수 있다.
도 3에 도시된 바와 같이, 도 1에 도시된 클럭래치회로(13)의 일 예에 해당하는 클럭래치회로(13A)는 제1 클럭래치(31), 제2 클럭래치(32), 제3 클럭래치(33) 및 제4 클럭래치(34)를 포함할 수 있다. 제1 클럭래치(31)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 입력단(D)으로 입력되는 제어신호(SIN)를 래치하여 생성된 제1 래치신호(LS1)를 출력단(Q)으로 출력할 수 있다. 제1 내부클럭(ICLK1)의 라이징에지는 제1 내부클럭(ICLK1)이 로직로우레벨에서 로직하이레벨로 천이하는 시점으로 정의될 수 있다. 제2 클럭래치(32)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 제1 래치신호(LS1)를 래치하여 제2 래치신호(LS2)를 생성할 수 있다. 제3 클럭래치(33)는 래치클럭(LCLK)의 라이징에지에 동기하여 제2 래치신호(LS2)를 래치하여 제3 래치신호(LS3)를 생성할 수 있다. 제4 클럭래치(34)는 래치클럭(LCLK)의 라이징에지에 동기하여 제3 래치신호(LS3)를 래치하여 시프팅제어신호(SOUT)를 생성할 수 있다. 제1 클럭래치(31), 제2 클럭래치(32), 제3 클럭래치(33) 및 제4 클럭래치(34)는 D 플립플롭으로 구현될 수 있다.
도 4에 도시된 바와 같이, 제1 클럭래치(31)는 인버터들(IV31~IV37)을 포함할 수 있다. 인버터(IV31)는 제1 내부클럭(ICLK1)을 반전버퍼링하여 출력할 수 있다. 인버터(IV32)는 제1 내부클럭(ICLK1)의 폴링에지에 동기하여 제어신호(SIN)를 반전버퍼링하여 노드(nd31)로 출력할 수 있다. 제1 내부클럭(ICLK1)의 폴링에지는 제1 내부클럭(ICLK1)이 로직하이레벨에서 로직로우레벨로 천이하는 시점으로 정의될 수 있다. 인버터(IV33)는 노드(nd31)의 신호를 반전버퍼링하여 노드(nd32)로 출력할 수 있다. 인버터(IV34)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 노드(nd32)의 신호를 반전버퍼링하여 노드(nd31)로 출력할 수 있다. 인버터(IV35)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 노드(nd32)의 신호를 반전버퍼링하여 노드(nd33)로 출력할 수 있다. 인버터(IV36)는 노드(nd33)의 신호를 반전버퍼링하여 노드(nd34)로 출력할 수 있다. 인버터(IV37)는 제1 내부클럭(ICLK1)의 폴링에지에 동기하여 노드(nd34)의 신호를 반전버퍼링하여 노드(nd33)로 출력할 수 있다. 인버터(IV36)의 출력신호는 노드(nd34)를 통해 제1 래치신호(LS1)로 출력될 수 있다.
도 5를 참고하여 클럭래치회로(13A)의 동작을 살펴보되, 클럭(CLK)으로부터 생성된 제1 내부클럭(ICLK1) 및 제1 반전내부클럭(ICLKB1)과 클럭(CLK)으로부터 생성된 제2 내부클럭(ICLK2) 및 제2 반전내부클럭(ICLKB2) 사이에 td 구간만큼 스큐(skew)가 발생된 경우를 가정하여 살펴보면 다음과 같다.
클럭래치회로(13A)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 제어신호(SIN)를 2회 래치하여 제1 래치신호(LS1) 및 제2 래치신호(LS2)를 차례로 생성한 후 래치클럭(LCLK)의 라이징에지에 동기하여 제2 래치신호(LS2)를 2회 래치하여 제3 래치신호(LS3) 및 시프팅제어신호(SOUT)를 차례로 생성한다. 시프팅제어신호(SOUT)는 제1 래치신호(LS1)를 제1 내부클럭(ICLK1)의 3 주기구간만큼 시프팅함으로써 생성된다.
클럭래치회로(13A)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)의 라이징에지에 동기하여 제어신호(SIN)를 여러 번 시프팅하여 시프팅제어신호(SOUT)를 생성함에 있어 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2) 대신 래치클럭(LCLK)을 사용함으로써, 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2) 사이에 td 구간만큼 스큐(skew)가 발생하더라도 안정적으로 시프팅된 시프팅제어신호(SOUT)를 생성할 수 있다. 이는 래치클럭(LCLK)의 라이징에지가 제1 내부클럭(ICLK1)의 라이징에지와 동일 시점에 생성되기 때문이다.
도 6에 도시된 바와 같이, 도 1에 도시된 클럭래치회로(13)의 다른 예에 해당하는 클럭래치회로(13B)는 제1 클럭래치(51) 및 제2 클럭래치(52)를 포함할 수 있다. 제1 클럭래치(51)는 제1 내부클럭(ICLK1)에 동기하여 제어신호(SIN)를 래치하여 제1 래치신호(LS1) 및 제2 래지신호(LS2)를 생성할 수 있다. 제1 클럭래치(51)는 제1 내부클럭(ICLK1)의 폴링에지에 동기하여 입력단(D)으로 입력되는 제어신호(SIN)를 래치하여 생성된 제1 래치신호(LS1)를 제1 출력단(Q1)으로 출력할 수 있다. 제1 클럭래치(51)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 입력단(D)으로 입력되는 제어신호(SIN)를 래치하여 생성된 제2 래치신호(LS2)를 제2 출력단(Q2)으로 출력할 수 있다. 제2 클럭래치(52)는 반전래치클럭(LCLKB)의 라이징에지에 동기하여 입력단(D)으로 입력되는 제1 래치신호(LS1)를 래치하여 생성된 시프팅제어신호(SOUT)를 출력단(Q)으로 출력할 수 있다. 제1 클럭래치(51) 및 제2 클럭래치(52)는 D 플립플롭으로 구현될 수 있다.
도 7에 도시된 바와 같이, 제1 클럭래치(51)는 인버터들(IV51~IV57)을 포함할 수 있다. 인버터(IV51)는 제1 내부클럭(ICLK1)을 반전버퍼링하여 출력할 수 있다. 인버터(IV52)는 제1 내부클럭(ICLK1)의 폴링에지에 동기하여 제어신호(SIN)를 반전버퍼링하여 노드(nd51)로 출력할 수 있다. 인버터(IV53)는 노드(nd51)의 신호를 반전버퍼링하여 노드(nd52)를 통하여 제1 래치신호(LS1)로 출력할 수 있다. 인버터(IV54)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 노드(nd52)의 신호를 반전버퍼링하여 노드(nd51)로 출력할 수 있다. 인버터(IV55)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 노드(nd52)의 신호를 반전버퍼링하여 노드(nd53)로 출력할 수 있다. 인버터(IV56)는 노드(nd53)의 신호를 반전버퍼링하여 노드(nd54)로 출력할 수 있다. 인버터(IV57)는 제1 내부클럭(ICLK1)의 폴링에지에 동기하여 노드(nd54)의 신호를 반전버퍼링하여 노드(nd53)로 출력할 수 있다. 인버터(IV56)의 출력신호는 노드(nd54)를 통해 제2 래치신호(LS2)로 출력될 수 있다.
도 8을 참고하여 클럭래치회로(13B)의 동작을 살펴보되, 클럭(CLK)으로부터 생성된 제1 내부클럭(ICLK1) 및 제1 반전내부클럭(ICLKB1)과 클럭(CLK)으로부터 생성된 제2 내부클럭(ICLK2) 및 제2 반전내부클럭(ICLKB2) 사이에 td 구간만큼 스큐(skew)가 발생된 경우를 가정하여 살펴보면 다음과 같다.
클럭래치회로(13B)는 제1 내부클럭(ICLK1)의 폴링에지에 동기하여 제어신호(SIN)를 래치하여 제1 래치신호(LS1)를 생성한 후 반전래치클럭(LCLKB)의 라이징에지에 동기하여 제1 래치신호(LS1)를 래치하여 시프팅제어신호(SOUT)를 생성한다. 시프팅제어신호(SOUT)는 제어신호(SIN)를 제1 내부클럭(ICLK1)의 폴링에지 및 반전래치클럭(LCLKB)의 라이징에지에 동기하여 순차적으로 시프팅되어 생성될 수 있다.
클럭래치회로(13B)는 제1 내부클럭(ICLK1)의 폴링에지 및 제2 반전내부클럭(ICLKB2)의 폴링에지에 동기하여 제어신호(SIN)를 순차적으로 시프팅하여 시프팅제어신호(SOUT)를 생성함에 있어 제2 반전내부클럭(ICLKB2) 대신 반전래치클럭(LCLKB)을 사용함으로써, 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2) 사이에 td 구간만큼 스큐(skew)가 발생하더라도 안정적으로 시프팅된 시프팅제어신호(SOUT)를 생성할 수 있다.
도 9에 도시된 바와 같이, 도 1에 도시된 클럭래치회로(13)의 또 다른 예에 해당하는 클럭래치회로(13C)는 제1 클럭래치(71), 제2 클럭래치(72), 래치신호합성회로(73) 및 제3 클럭래치(74)를 포함할 수 있다.
제1 클럭래치(71)는 제1 내부클럭(ICLK1)에 동기하여 제어신호(SIN)에 포함된 제1 제어신호(SIN1)를 래치하여 제1 래치신호(LS1) 및 제2 래지신호(LS2)를 생성할 수 있다. 제1 클럭래치(71)는 제1 내부클럭(ICLK1)의 폴링에지에 동기하여 입력단(D)으로 입력되는 제1 제어신호(SIN1)를 래치하여 생성된 제1 래치신호(LS1)를 제1 출력단(Q1)으로 출력할 수 있다. 제1 클럭래치(71)는 제1 내부클럭(ICLK1)의 라이징에지에 동기하여 제1 제어신호(SIN1)를 래치하여 생성된 제2 래치신호(LS2)를 제2 출력단(Q2)으로 출력할 수 있다.
제2 클럭래치(72)는 제2 반전내부클럭(ICLKB2)에 동기하여 제어신호(SIN)에 포함된 제2 제어신호(SIN2)를 래치하여 제3 래치신호(LS3)를 생성할 수 있다. 제2 클럭래치(72)는 제2 반전내부클럭(ICLKB2)의 라이징에지에 동기하여 제2 제어신호(SIN2)를 래치하여 생성된 제3 래치신호(LS3)를 출력단(Q)으로 출력할 수 있다.
래치신호합성회로(73)는 제1 래치신호(LS1) 및 제3 래치신호(LS3)를 합성하여 합성래치신호(LSUM)를 생성할 수 있다. 래치신호합성회로(73)는 노어게이트(NOR71) 및 인버터(IV71)를 포함할 수 있다. 래치신호합성회로(73)는 제1 래치신호(LS1) 또는 제3 래치신호(LS3)가 로직하이레벨인 경우 로직하이레벨의 합성래치신호(LSUM)를 생성할 수 있다.
제3 클럭래치(74)는 반전래치클럭(LCLKB)의 라이징에지에 동기하여 입력단(D)으로 입력되는 합성래치신호(LSUM)를 래치하여 생성된 시프팅제어신호(SOUT)를 출력단(Q)으로 출력할 수 있다. 제1 클럭래치(71), 제2 클럭래치(72) 및 제3 클럭래치(74)는 D 플립플롭으로 구현될 수 있다.
도 10을 참고하여 클럭래치회로(13C)의 동작을 살펴보되, 클럭(CLK)으로부터 생성된 제1 내부클럭(ICLK1) 및 제1 반전내부클럭(ICLKB1)과 클럭(CLK)으로부터 생성된 제2 내부클럭(ICLK2) 및 제2 반전내부클럭(ICLKB2) 사이에 td 구간만큼 스큐(skew)가 발생된 경우를 가정하여 살펴보면 다음과 같다.
클럭래치회로(13C)는 제1 내부클럭(ICLK1)의 폴링에지에 동기하여 제1 제어신호(SIN1)를 래치하여 제1 래치신호(LS1)를 생성한 후 반전래치클럭(LCLKB)의 라이징에지에 동기하여 제1 래치신호(LS1)로부터 생성된 합성래치신호(LSUM)를 래치하여 시프팅제어신호(SOUT)를 생성한다. 시프팅제어신호(SOUT)는 제1 제어신호(SIN1)를 제1 내부클럭(ICLK1)의 폴링에지 및 반전래치클럭(LCLKB)의 라이징에지에 동기하여 순차적으로 시프팅되어 생성될 수 있다.
클럭래치회로(13C)는 제2 반전내부클럭(ICLKB2)의 라이징에지에 동기하여 제2 제어신호(SIN2)를 래치하여 제3 래치신호(LS3)를 생성한 후 반전래치클럭(LCLKB)의 라이징에지에 동기하여 제3 래치신호(LS3)로부터 생성된 합성래치신호(LSUM)를 래치하여 시프팅제어신호(SOUT)를 생성한다. 시프팅제어신호(SOUT)는 제2 제어신호(SIN2)를 제2 반전내부클럭(ICLKB2)의 라이징에지 및 반전래치클럭(LCLKB)의 라이징에지에 동기하여 순차적으로 시프팅되어 생성될 수 있다.
본 발명에 의하면 멀티위상을 갖는 내부클럭들로부터 래치클럭을 생성하고, 내부클럭들과 래치클럭을 사용하여 제어신호를 시프팅함으로써, 내부클럭들 간에 스큐(skew)가 발생하더라도 제어신호를 안정적으로 시프팅할 수 있다.
1: 시프트레지스터 10: 제1 내부클럭생성회로
11: 제2 내부클럭생성회로 12: 래치클럭생성회로
13: 클럭래치회로 31: 제1 클럭래치
32: 제2 클럭래치 33: 제3 클럭래치
34: 제4 클럭래치

Claims (20)

  1. 제1 내부클럭, 제1 반전내부클럭, 제2 내부클럭 및 제2 반전내부클럭을 토대로 래치클럭 및 반전래치클럭을 생성하는 래치클럭생성회로; 및
    상기 제1 내부클럭, 상기 제1 반전내부클럭, 상기 제2 내부클럭 및 상기 제2 반전내부클럭 중 선택된 하나의 내부클럭에 동기하여 제어신호를 래치하고, 상기 래치클럭 또는 상기 반전래치클럭에 동기하여 상기 래치된 제어신호를 래치하여 시프팅제어신호를 생성 및 출력하는 클럭래치회로를 포함하는 시프트레지스터.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 반전내부클럭 또는 상기 제2 반전내부클럭이 제1 로직레벨일 때 상기 래치클럭은 제2 로직레벨을 갖고, 상기 제1 반전내부클럭 및 상기 제2 반전내부클럭이 상기 제2 로직레벨일 때 상기 래치클럭은 상기 제1 로직레벨을 갖는 시프트레지스터.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 내부클럭 또는 상기 제2 내부클럭이 제1 로직레벨일 때 상기 반전래치클럭은 제2 로직레벨을 갖고, 상기 제1 내부클럭 및 상기 제2 내부클럭이 상기 제2 로직레벨일 때 상기 반전래치클럭은 상기 제1 로직레벨을 갖는 시프트레지스터.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    클럭을 분주하여 상기 제1 내부클럭을 생성하고, 상기 제1 내부클럭을 반전시켜 상기 제1 반전내부클럭을 생성하는 제1 내부클럭생성회로를 더 포함하는 시프트레지스터.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 클럭을 분주하여 상기 제2 내부클럭을 생성하고, 상기 제2 내부클럭을 반전시켜 상기 제2 반전내부클럭을 생성하는 제2 내부클럭생성회로를 더 포함하는 시프트레지스터.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 클럭래치회로는
    상기 제1 내부클럭의 에지에 동기하여 상기 제어신호를 래치하고, 상기 래치클럭의 에지에 동기하여 상기 래치된 제어신호를 래치하여 상기 시프팅제어신호를 생성하는 시프트레지스터.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 제1 내부클럭의 에지는 상기 제1 내부클럭이 로직로우레벨에서 로직하이레벨로 천이하는 시점으로 설정되는 시프트레지스터.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 클럭래치회로는
    상기 제1 내부클럭에 동기하여 상기 제어신호를 래치하여 제1 래치신호를 생성하는 제1 클럭래치;
    상기 제1 내부클럭에 동기하여 상기 제1 래치신호를 래치하여 제2 래치신호를 생성하는 제2 클럭래치;
    상기 래치클럭에 동기하여 상기 제2 래치신호를 래치하여 제3 래치신호를 생성하는 제3 클럭래치; 및
    상기 래치클럭에 동기하여 상기 제3 래치신호를 래치하여 상기 시프팅제어신호를 생성하는 제4 클럭래치를 포함하는 시프트레지스터.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 클럭래치회로는
    상기 제1 내부클럭의 에지에 동기하여 상기 제어신호를 래치하고, 상기 반전래치클럭의 에지에 동기하여 상기 래치된 제어신호를 래치하여 상기 시프팅제어신호를 생성하는 시프트레지스터.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 제1 내부클럭의 에지는 상기 제1 내부클럭이 로직하이레벨에서 로직로우레벨로 천이하는 시점으로 설정되고, 상기 반전래치클럭의 에지는 상기 반전래치클럭이 로직로우레벨에서 로직하이레벨로 천이하는 시점으로 설정되는 시프트레지스터.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어신호는 제1 제어신호 및 제2 제어신호를 포함하고,
    상기 클럭래치회로는
    상기 제1 내부클럭의 에지에 동기하여 상기 제1 제어신호를 래치하여 제1 래치신호를 생성하는 제1 클럭래치;
    상기 제2 반전내부클럭의 에지에 동기하여 상기 제2 제어신호를 래치하여 제2 래치신호를 생성하는 제2 클럭래치;
    상기 제1 래치신호 및 제2 래치신호를 합성하여 합성래치신호를 생성하는 래치신호합성회로; 및
    상기 반전래치클럭의 상기 에지에 동기하여 상기 합성래치신호를 래치하여 상기 시프팅제어신호를 생성하는 제3 클럭래치를 포함하는 시프트레지스터.
  12. 제1 내부클럭, 제1 반전내부클럭, 제2 내부클럭 및 제2 반전내부클럭을 토대로 래치클럭 및 반전래치클럭을 생성하는 래치클럭생성회로;
    상기 제1 내부클럭의 에지에 동기하여 제어신호를 래치하는 제1 클럭래치; 및
    상기 래치클럭의 에지에 동기하여 상기 제1 클럭래치에서 출력되는 신호를 래치하여 시프팅제어신호를 생성하는 제2 클럭래치를 포함하는 시프트레지스터.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 반전내부클럭 또는 상기 제2 반전내부클럭이 제1 로직레벨일 때 상기 래치클럭은 제2 로직레벨을 갖고, 상기 제1 반전내부클럭 및 상기 제2 반전내부클럭이 상기 제2 로직레벨일 때 상기 래치클럭은 상기 제1 로직레벨을 갖는 시프트레지스터.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 내부클럭 또는 상기 제2 내부클럭이 제1 로직레벨일 때 상기 반전래치클럭은 제2 로직레벨을 갖고, 상기 제1 내부클럭 및 상기 제2 내부클럭이 상기 제2 로직레벨일 때 상기 반전래치클럭은 상기 제1 로직레벨을 갖는 시프트레지스터.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    클럭을 분주하여 상기 제1 내부클럭을 생성하고, 상기 제1 내부클럭을 반전시켜 상기 제1 반전내부클럭을 생성하는 제1 내부클럭생성회로를 더 포함하는 시프트레지스터.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 클럭을 분주하여 상기 제2 내부클럭을 생성하고, 상기 제2 내부클럭을 반전시켜 상기 제2 반전내부클럭을 생성하는 제2 내부클럭생성회로를 더 포함하는 시프트레지스터.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 내부클럭의 에지는 상기 제1 내부클럭이 로직로우레벨에서 로직하이레벨로 천이하는 시점으로 설정되는 시프트레지스터.
  18. 제1 내부클럭, 제1 반전내부클럭, 제2 내부클럭 및 제2 반전내부클럭을 토대로 래치클럭 및 반전래치클럭을 생성하는 래치클럭생성회로;
    상기 제1 내부클럭의 에지에 동기하여 제어신호를 래치하는 제1 클럭래치; 및
    상기 반전래치클럭의 에지에 동기하여 상기 제1 클럭래치에서 출력되는 신호를 래치하여 시프팅제어신호를 생성하는 제2 클럭래치를 포함하는 시프트레지스터.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제1 내부클럭 또는 상기 제2 내부클럭이 제1 로직레벨일 때 상기 반전래치클럭은 제2 로직레벨을 갖고, 상기 제1 내부클럭 및 상기 제2 내부클럭이 상기 제2 로직레벨일 때 상기 반전래치클럭은 상기 제1 로직레벨을 갖는 시프트레지스터.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제1 내부클럭의 에지는 상기 제1 내부클럭이 로직하이레벨에서 로직로우레벨로 천이하는 시점으로 설정되고, 상기 반전래치클럭의 에지는 상기 반전래치클럭이 로직로우레벨에서 로직하이레벨로 천이하는 시점으로 설정되는 시프트레지스터.
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