CN1251243C - 以多相时序信号控制移位寄存器的方法 - Google Patents

Abstract

本发明涉及一种以多相时序信号控制移位寄存器的方法，主要由分为N等分的多相时序控制信号，控制移位寄存器阵列内数据的移动，其中移位寄存器阵列由基本单元依序组成宏单元、子阵列所构成，还使数据流向蜿蜒蛇行，并与时序信号流向保持垂直以减少相互间的耦合，藉此提供一可随意扩充提高数据存储容量，并且提高封装密度的移位寄存器。上述设计同时具备电路简单、无需专门的制作工艺、占用芯片面积小和工作频率范围宽而且稳定等优点。

Description

以多相时序信号控制移位寄存器的方法

技术领域

本发明为涉及一种以多相时序信号控制移位寄存器的方法，尤指一种可随意扩充移位寄存器而提高其数据存储容量，且可提高封装密度的方法。

背景技术

以往移位寄存器内数据的移动，传统电路是使用静态随机存取内存或动态随机存取内存，静态随机存取内存须要较多的组件及芯片面积，动态随机存取内存则须要特殊的制作工艺来制造，故其应用上有其局限性，而有改善的必要。

在1968年Y.T.Yen所提出的四相动态移位寄存器(Four Phase DynamicShift Register)电路中，为了产生四相时序控制信号曾提出一简单电路(如图17A所示)。该电路中使用一个的非重叠锁存器(Non-Overlap Latch)及两个单振电路(One Shot Circuit)来产生四相时序控制信号，其时序控制信号如图17B所示，利用非重叠锁存器(Non-Overlap Latch)来产生两个非重叠(Non-Overlap)使能(Enable)信号(EN0，EN1)，然后再利用单振电路(One ShotCircuit)产生两个充电(Pre-Charge)信号(PR0，PR1)。

此电路在系统时钟频率固定(使能(Enable)信号脉冲宽度(Pulse Width)不变)且不须推动大量的移位寄存器基本单元(Cell)(时序控制信号延迟时间很短)时尚可使用，但是如果系统时钟频率不固定时，充电(Pre-Charge)信号的脉冲宽度(Pulse Width)难以等于使能(Enable)信号脉冲宽度(Pulse Width)的二分之一，所以无法使用于一般的应用之中。另外由于延迟电路(Delay)及单振电路(One Shot Circuit)常常随着制作工艺参数与工作环境(温度、时间)的变动而无法精确的掌控其特性，使得如是的电路并不是一种安全可靠的电路。

发明内容

由于以上电路存在的诸多缺点，为此，本发明提供一种多相时序信号移位寄存器阵列控制电路，其中多相时序信号发生器是用来产生时序控制信号以控制移位寄存器阵列(Array)内数据的移位。移位寄存器阵列则是由移位寄存器基本单元(Cell)所组成，并经由特殊的驱动电路安排及数据流向(Data Flow)以确保数据能正确的传送。

在多相时序信号发生器中：

利用除N同步计数器及N译码器(N Decoder)将时序控制信号区分成N等分，以控制移位寄存器阵列(Array)内数据的移位。

利用去突波(De-Spike)电则确保N等分的时序控制信号没有突波(Spike)产生。

利用时序反馈控制电路及时序信号反馈电路(在移位寄存器阵列(Array)中)以保证时序控制信号能在各种延迟时间下皆能保持在非重叠(Non-Overlap)的状态。

并且，利用时钟延迟电路、充电(Pre-Charge)及使能(Enable)信号缓冲电路来产生时序控制信号，并能确保充电(Pre-Charge)信号脉冲宽度(PulseWidth)为使能(Enable)信号脉冲宽度(Pulse Width)的一半。

又移位寄存器阵列(Array)是由移位寄存器子阵列(Sub-Array)所构成，移位寄存器子阵列(Sub-Array)则由移位寄存器宏单元(Macro Cell)所构成，其中：

该移位寄存器宏单元(Macro Cell)是由移位寄存器基本单元(Cell)所组成，因此移位寄存器阵列(Array)具有弹性扩充的能力，而适用于各种电路应用中。至于移位寄存器阵列(Array)中的数据流向(Data Flow)则有如蛇行般蜿蜒而行，且数据(Data)是以最短路径传递，以免信号遭到噪声干扰；

数据流向(Data Flow)与时序控制信号(Signal Flow)流向亦保持垂直以减少相互之间的耦合(Couple)，而时序控制信号的安排亦使得时序控制信号的延迟时间相近，不易发生重叠(Overlap)的现象。

再者，移位寄存器阵列(Array)的数据缓冲输出电路则使用一个三态锁存器(Tri-State Latch)锁存移位寄存器阵列(Array)的动态(Dynamic)数据输出，使其能传送到远处输入端。

本发明的多相时序信号移位寄存器阵控制电路的独特电路安排将使得此电路易于扩充以适用于各种应用中，且不论工作在何频率范围，制作工艺参数如何变化，工作环境如何改变，皆能正确可靠的运作。

本发明为一种以多相时序信号控制移位寄存器的方法，主要是由一多相时序信号发生电路产生的多种相位时序信号以控制移位寄存器阵列内部数据的移位，该多相时序信号发生器是将系统时钟(FCLOCK)转换为可以控制移位寄存器阵列内数据移位的时序控制信号，并且产生一数据输出入控制信号(CKSHBIT)输出，以控制外界数据输入及数据输出到外界的定时，该移位寄存器阵列是接收外界的输入数据，并由前述多相时序信号发生器产生的充电(Pre-Charge)信号及使能(Enable)信号控制数据的移位与存储；另产生一个时序反馈控制信号(FBENZ)反馈到多相时序信号发生器，以确保所有时序信号能正常运作。

前述的以多相时序信号控制移位寄存器的方法，该多相时序信号发生电路包括有一除N同步计数器、一N译码器、一去突波电路、一时序反馈控制电路、一时钟延迟电路、一充电及使能信号缓冲电路。

前述的以多相时序信号控制移位寄存器的方法，该除N同步计数器及N译码器是用以将时序信号区分成N等分，以分别控制N级移位寄存器基本单元(Cell)内数据的移位。

前述的以多相时序信号控制移位寄存器的方法，该去突波电路则在去除时序控制信号经过N译码器(N Decoder)后所可能产生的突波。

前述的以多相时序信号控制移位寄存器的方法，该时序反馈控制电路是用来保证时序控制信号能在各种工作频率及延迟时间下皆能保持在非重叠状态。

前述的以多相时序信号控制移位寄存器的方法，该时钟延迟电路、充电和使能信号缓冲电路是产生所有时序控制信号，并提高驱动能力后送入移位寄存器阵列中。

前述的以多相时序信号控制移位寄存器的方法，该移位寄存器阵列内含移位寄存器子阵列、时序信号驱动电路、数据缓冲输出电路及时序信号反馈电路等。

前述的以多相时序信号控制移位寄存器的方法，该移位寄存器子阵列是由移位寄存器基本单元在二维方向延伸而成，其内数据流向有如蛇行般蜿蜒而行，数据流向与时序信号流向保持垂直以减少相互之间的耦合，相邻的移位寄存器子阵列是以最短路径来传递数据。

前述的以多相时序信号控制移位寄存器的方法，该时序信号驱动电路是在于使相邻时序控制信号的延迟时间相近，确保时序控制信号能保持在非重叠状态。

前述的以多相时序信号控制移位寄存器的方法，该数据缓冲输出电路包含一个三态锁存器以锁存移位寄存器子阵列的动态数据输出，使得数据能传送到远处的输入端。

前述的以多相时序信号控制移位寄存器的方法，该多相时序信号发生器的除N同步计数器是由K级的触发器组成(K＝log2(N))。

前述的以多相时序信号控制移位寄存器的方法，该除N同步计数器除第一级利用D型触发器进行分频外，其余均使用T型触发器。

前述的以多相时序信号控制移位寄存器的方法，该多相时序信号发生器的N译码器是由N个与门所构成。

前述的以多相时序信号控制移位寄存器的方法，该去突波电路是由一与门和一个锁存器(Latch)构成，与门的一输入端为N译码器的输出信号，另一输入端为系统时钟。

前述的以多相时序信号控制移位寄存器的方法，该时序反馈控制电路是由N组锁存器组成。

前述的以多相时序信号控制移位寄存器的方法，该时钟延迟电路是由多组长通道反相器构成。

前述的以多相时序信号控制移位寄存器的方法，该充电及使能信号缓冲电路是由一与门及两缓冲器组成，其中与门输入端分别为非重叠使能信号及时钟延迟信号。

前述的以多相时序信号控制移位寄存器的方法，该时序信号驱动电路是由多组非门构成。

前述的以多相时序信号控制移位寄存器的方法，该时序信号驱动电路是由多组非门构成。

前述的以多相时序信号控制移位寄存器的方法，该时序信号驱动电路是由多组非门构成。

前述的以多相时序信号控制移位寄存器的方法，该数据缓冲输出电路是由一三态锁存器构成。

前述的以多相时序信号控制移位寄存器的方法，该时序信号反馈电路是由一与门与若干非门组成，其中非门输入端是与移位寄存器子阵列连接，与门输出端则产生一个时序反馈控制信号(FBENZ)连接至多相时序信号发生电路。

前述的以多相时序信号控制移位寄存器的方法，该移位寄存器基本单元是由三个N沟道晶体管组成。

附图说明

以下结合附图进一步说明本发明的具体结构特征及目的。

附图简要说明：

图1为本发明的基本架构示意图。

图2A为本发明的移位寄存器阵列基本单元(Cell)的实施例图。

图2B为本发明的移位寄存器阵列基本单元(Cell)实施例的时序信号图。

图3A为本发明移位寄存器宏单元(Macro Cell)结构示意图。

图3B为本发明移位寄存器宏单元时序信号图。

图4为本发明移位寄存器阵列(Array)实施例结构示意图。

图5为本发明的多相时序信号发生器结构实施例方块图。

图6为本发明多相时序信号发生器结构实施例中除N同步计数器的结构图。

图7为本发明多相时序信号发生器结构实施例中N译码器(N Decoder)结构图。

图8A为本发明多相时序信号发生器结构实施例中的去突波(De-Spike)电路。

图8B为本发明多相时序信号发生器的去突波电路工作时序图。

图9为本发明多相时序信号发生器中的时序反馈控制电路结构图。

图10A为本发明多相时序信号发生器中的时钟延迟电路结构图。

图10B为本发明多相时序信号发生器的时钟延迟电路时序图。

图11为本发明多相时序信号发生器中的充电(Pre-Charge)及使能(Enable)信号缓冲电路结构图。

图12为本发明移位寄存器阵列(Array)结构示意图。

图13A为本发明移位寄存器阵列(Array)中的移位寄存器子阵列(Sub-Array)结构图。

图13B为相邻两移位寄存器子阵列(Sub-Array)数据流向(Data Flow)示意图。

图14为本发明移位寄存器阵列(Array)中的时序信号驱动电路结构图。

图15为移位寄存器子阵列(Sub-Array)的数据缓冲输出电路结构图。

图16为本发明移位寄存器阵列(Array)中的相位时序信号反馈电路结构图。

图17A为现有四相时序控制信号发生器结构示意图。

图17B为现有四相时序控制信号的工作波形图。

具体实施方式

有关本发明的电路及工作原理请参考如图1所示，为本发明的基本架构示意图，是由多相时序信号发生器1及移位寄存器阵列2所组成，主要是能将外界输入的数据经过一段时间的移位与寄存之后，送到数据输出端，而数据移位寄存的时间长短则取决于系统时钟(FCLOCK)频率的高低及移位寄存器阵列2内移位寄存器数目的多寡。

数据输入(MDI)的作用是将外界数据输入此控制电路中，系统时钟(FCLOCK)则由外界输入一时钟信号以控制电路中数据的移位，复位信号(PORB)则是在电源开启后的一小段时间之内复位(Reset)控制电路内部所有的计数器及锁存器(Latch)的初始值。

数据输出(MDQ)则将存储于此控制电路中的数据输出到外界，数据输出入控制信号(CKSHBIT)则是控制外界数据输入和数据输出到外界的定时。

多相时序信号发生器1的作用是将系统时钟(FCLOCK)转换为可以控制移位寄存器阵列2内数据移位的时序控制信号，并且产生一数据输出入控制信号(CKSHBIT)送到外界以控制外界数据输入及数据输出到外界的定时。而控制多相移位寄存器阵列(Array)的时序控制信号有充电(Pre-Charge)信号及使能(Enable)信号，两种信号分别由若干条信号线所组合而成。

而移位寄存器阵列2则接收外界的输入数据并且由多相时序信号发生器1产生的充电信号(PR0～PR(N-1))及使能信号(EN0～EN(N-1))控制数据的移位与存储，另外亦产生一个时序反馈控制信号(FBENZ)反馈到多相时序信号发生器1，以确保所有时序信号能正常运作。

又图2A是本发明的移位寄存器阵列基本单元(Cell)的实施例图，图2B是前述实施例的时序信号波形图，此种移位寄存器基本单元(Cell)是由三个N沟道晶体管所组合而成，其动作方式为一开始时充电(Pre-Charge)信号与使能(Enable)信号同时上升为高电位，此时将会对移位寄存器2的所有内部节点电容进行充电，然后充电(Pre-Charge)信号先回复到低电位，若此时输入数据为低电位，则输出电压继续保持在高电位，如果输入数据为高电位，则输出节点电容上的电荷将经由MN2及MN3漏电至零电位。为了让充电(Pre-Charge)及使能(Enable)的动作能顺利完成，充电(Pre-Charge)信号脉冲宽度(PulseWidth)必须足以让所有内部节点完成充电(Pre-Charge)的动作，使能(Enable)信号脉冲宽度(Pulse Width)大约是充电(Pre-Charge)信号脉冲宽度的两倍，使得内部节点所存储的电荷有充足的时间放电(Discharge)。

前述移位寄存器2的最大优点是不会有电荷分享(Charge Sharing)的效应发生，因此无须加大数据输入端的电容值，所有晶体管的大小可选择最小值，因此可缩小占用芯片的面积。

图3A为本发明移位寄存器宏单元(Macro Cell)结构示意图，是由N个移位寄存器基本单元(Cell)串联而成，N值的大小则视实际应用与需求而定，一般皆为2的次方值(2，4，8，16，…)，N值越小，时序控制信号越少且越容易产生，但是移位寄存器阵列(Array)所能存储的数据也越少，若N值越大，时序控制信号越多且不易产生，但移位寄存器阵列(Array)所能存储的数据越多。图3B为移位寄存器宏单元(Macro Cell)的时序信号波形图，该时序信号的运作方式为：先进入移位寄存器宏单元(Macro Cell)的数据亦先从移位寄存器宏单元(Macro Cell)输出，但是内部数据的移动并非同时进行，而是一个一个数据循序移位，第N个数据先移出移位寄存器宏单元(Macro Cell)，然后将第N-1个数据移到第N个位置，如此运作才不会在移位的过程中将原先保存在移位寄存器基本单元(Cell)中的数据破坏掉。而数据移出一移位寄存器宏单元(Macro Cell)之后可继续送入另一移位寄存器宏单元(Macro Cell)继续数据的移位动作。在此种移位方式运作之下，不同级的充电(Pre-Charge)及使能(Enable)信号必须保持非重叠(Non-Overlap)状态，数据在移位时才不会发生错误。

在本发明中移位寄存器阵列2实施例中，若订定N值为16，则此移位寄存器宏单元(Macro Cell)共串联16级移位寄存器基本单元(Cell)，因此充电(Pre-Charge)信号及使能(Enable)信号则各有16条(PR0～PR15，EN0～EN15)。

另外在评估移位寄存器阵列2内数据存储的参数时，若封装密度(PackingDensity)值越高，移位寄存器阵列2能存储的数据越多，其定义为：

封装密度(Packing Density)P＝(N-1)/N

其中N是移位寄存器宏单元(Macro Cell)内移位寄存器基本单元(Cell)的个数。故在本发明的多相动态移位寄存器阵列控制系统(Multiple Phase DynamicShift Register Array system)中，若N值定为16，则其封装密度(PackingDensity)P为15/16，这表示移位寄存器内十六个移位寄存器基本单元(Cell)可存放十五个数据(Data)，或是说数据(Data)在移位寄存器内移动十六个位置须十五组时序控制信号(PR0～PR15，EN0～EN15)。

该移位寄存器宏单元(Macro Cell)可据以组成移位寄存器子阵列(Sub-Array)，而由移位寄存器子阵列(Sub-Array)组成移位寄存器阵列(Array)，因此移位寄存器阵列(Array)可弹性并且无限扩充。如图4所示为移位寄存器阵列(Array)2一较佳实施例的结构示意图，其中包含时序信号驱动电路21、数据缓冲输出电路22及时序信号反馈电路23，此处不多做说明。假设该移位寄存器阵列(Array)2是由L个移位寄存器子阵列(Sub-Array)所构成，而移位寄存器子阵列(Sub-Array)是由M个移位寄存器宏单元(Macro Cell)所构成，则此移位寄存器阵列(Array)共含有L×M×N个移位寄存器基本单元(Cell)。若套用封装密度(Packing Density)P的公式则可算出数据在移位寄存器阵列(Array)移位所花费的时间tShift

tShift＝L×M×N×(N-1)/FCLOCK

其中FCLOCK为系统时钟的频率。

又如图5所示，是本发明多相时序信号发生器1一较佳实施例的结构方块图，其作用是将系统时钟(FCLOCK)转换为可以控制移位寄存器阵列2内数据移位的时序控制信号，并且产生数据输出入控制信号(CKSHBIT)送到外界，以控制外界数据输入及数据输出到外界的定时。其中包含：

一除N同步计数器11、一N译码器12、一去突波(De-Spike)电路13，一时序反馈控制电路14、一时钟延迟电路15、充电(Pre-Charge)及使能(Enable)信号缓冲电路16。

其输入信号中的系统时钟(FCLOCK)是由外界输入的系统时钟信号，进入多相时序信号发生器1之后直接送入除N同步计数器11及时钟延迟电路15。复位信号(PORB)是在电源刚开启时复位(Reset)电路的初始值，此信号进入多相时序信号发生器1之后重设所有计数器及锁存器(Latch)的初始值。时序反馈控制信号(FBENZ)是检测使能(Enable)信号是否已经完全回到逻辑”0”并送入时序反馈控制电路14中以确保多相时序信号为非重叠(Non-Overlap)状态。

其输出信号有N条充电(Pre-Charge)信号(PR0～PR(N-1))，N条使能(Enable)信号(EN0～EN(N-1))及数据输出入控制信号(CKSHBIT)。其中，N条充电(Pre-Charge)信号(PR0～PR(N-1))及N条使能(Enable)信号(EN0～EN(N-1))是由充电(Pre-Charge)及使能(Enable)信号缓冲电路16产生，其自多相时序信号发生器1送出后即进入移位寄存器阵列2，用以控制移位寄存器阵列2内数据的移位。数据输出入控制信号(CKSHBIT)是控制外部电路输入数据和输出数据的定时，数据输出入控制信号(CKSHBIT)的上升沿(Rising Edge)设定在时序控制信号的中央。

除N同步计数器11及N译码器12的功用是将时序信号区分成N等分，以分别控制N级移位寄存器基本单元(Cell)内数据的移位，并在同一时间内仅有一信号处于使能状态(Enable)，其余信号均只能处于禁止状态(Disable)中，因移位寄存器内数据的移位乃一个一个循序移动而非同时移动。去突波(De-Spike)电路13主要用以去除在译码过程中可能因信号延迟时间不一所产生的突波(Spike)，以避免移位过程中发生错误。

时序反馈控制电路14是用来接收由移位寄存器阵列2送来的时序反馈控制信号(FBENZ)，当时序反馈信号(FBENZ)为逻辑”1”时，可确定所有时序信号皆回复到逻辑”0”的状态，此时才能让下一时序信号变为逻辑”1”状态，以此方法来确保时序信号为非重叠(Non-Overlap)状态。

时钟延迟电路15是将输入时钟(FCLOCK)延迟一段时间使得充电(Pre-Charge)信号的脉冲宽度为使能(Enable)信号的二分之一，让充电(Pre-Charge)及使能(Enable)动作均能顺利完成。

充电(Pre-Charge)及使能(Enable)信号缓冲电路16是将已分成N等分非重叠(Non-Overlap)使能(Enable)输出信号(NOE0～NOE(N-1))更进一步区分成N条充电(Pre-Charge)信号(PR0～PR(N-1))及N条使能(Enable)信号(EN0～EN(N-1))来控制移位寄存器阵列(2)内数据的移位。

图6是前述多相时序信号发生器1实施例结构中除N同步计数器11的结构图，除了第一级是以D型触发器111进行分频外，其余均使用T型触发器112合计共有K级的触发器(K＝log2(N))。它接收输入时钟(FCLOCK)信号以同步方式分频之后送出K个信号：除2信号(FDIV2)、除4信号(FDIV4)、...、除N信号(FDIV(N))。此K个信号输出后直接送入N译码器12中。其中除N信号(FDIV(N))亦作为数据输出入控制信号(CKSHBIT)之用。

使用同步方式来完成计数功能的原因是因输入时钟信号(FCLOCK)的频率范围可非常广，当频率很高时，使用涟波计数器的方式来完成计数功能会造成各级的输出延迟时间不一，且经过的触发器级数越多，延迟时间越长，若将这些信号送入译码器12中译码将会使得译码器12的输出会伴随着许多难以消除的突波(Spike)。若使用同步方式来完成计数功能将会使得突波(Spike)数量及其脉冲宽度(PulseWidth)大大减少，而使随后的去突波(De-Spike)电路13能轻易的去除突波(Spike)。

图7为本发明多相时序信号发生器结构实施例中N译码器12结构图，接收由除N同步计数器送来的K个信号(K＝log2(N))：除2信号(FDIV2)、除4信号(FDIV4)、...、除N信号(FDIV(N))后将之译码后产生N个译码信号(DEC0、DEC1、...，DEC(N-1))。它是使用N个K-输入端与门(K-Input ANDGate)来完成译码的动作。经过译码之后DEC0、DEC1、..DEC(N-1)这N个信号在同一时间内只有一个信号是处于逻辑”1”的状态，但是在波形转换的瞬间仍然有可能产生突波(Spike)，由于各个K-输入端与门的延迟时间相近，所以突波(Spike)的脉冲宽度(Pulse Width)很小，而且是发生在波形转换之后的一小段时间内，所以去除突波(Spike)的工作就可由如下的去突波(De-Spike)电路来完成。

图8A本发明多相时序信号发生器结构实施例中的去突波(De-Spike)电路，它接收由N译码器12的译码信号(DEC0～DEC(N-1))及系统时钟(FCLOCK)经处理后送出去突波(De-Spike)信号(DS0～DS(N-1))给时序反馈控制电路14，由图中可知电路中仅仅使用到一个与门(AND Gate)及一个锁存器(Latch)。图8B是时序图，是以系统时钟(FCLOCK)的下降沿(Falling Edge)做为触发之用，以系统时钟(FCLOCK)与译码信号(DEC0～DEC(N-1))经过一个与门(AND Gate)的作用之后就可以消除不必要的突波(Spike)，再经过一锁存器(Latch)之后更能避免突波(Spike)的发生。但是这样产生的去突波(De-Spike)信号(DS0～DS(N-1))尚不能被接下来的电路直接采用，仍须经由后续的处理之后才可输入移位寄存器阵列2。

图9是本发明多相时序信号发生器1结构实施例中的时序反馈控制电路14，它接收由去突波(De-Spike)电路送来的去突波(De-Spike)信号(DS0～DS(N-1))将之处理后产生N条非重叠(Non-Overlap)使能(Enable)信号(NOE0～NOE(N-1))送入充电(Pre-Charge)及使能(Enable)信号缓冲电路。

时序反馈控制信号(FBENZ)是由路径最远，延迟时间最长的移位寄存器子阵列(Sub-Array)内的使能(Enable)输出信号经由简单处理之后拉回，只有当所有使能(Enable)输出信号(ENQ0～ENQ(N-1))均为逻辑”0”时，这个信号才会为逻辑”1”，只要有使能(Enable)输出信号(ENQ0～ENQ(N-1))仍在逻辑”1”的状态，这个信号就会保持在逻辑”0”的状态，须注意的是：使能(Enable)输出信号只是非重叠(Non-Overlap)使能(Enable)信号经过充电(Pre-Charge)及使能(Enable)信号缓冲电路16及移位寄存器阵列2的延迟信号而已，其逻辑状态完全相同。

此电路在电源刚开启时设定NOE0为逻辑”1”，而其它非重叠(Non-Overlap)使能(Enable)信号(NOE1～NOE(N-1))均设为逻辑”0”，由图中可注意到第一级锁存器(Latch)中复位信号(PORB)位置与其它级锁存器(Latch)的不同。但是当DS1脉冲送入时，此信号同时进入第一级及第二级的锁存器(Latch)之中，此时因时序反馈控制信号(FBENZ)为逻辑”0”，因此只能重设(Reset)第一级非重叠(Non-Overlap)使能(Enable)信号(NOE0)而不能设定(Set)第二级的非重叠(Non-Overlap)使能(Enable)信号(NOE1)，此时该时序反馈控制信号(FBENZ)才会变为逻辑”1”，此时DS1信号才能设定此级的非重叠(Non-Overlap)使能(Enable)信号(NOE1)，所以NOE0与NOE1一定不会有重叠(Overlap)的状况发生。其余非重叠(Non-Overlap)使能(Enable)信号(NOE2～NOE(N-1))的设定(Set)与重设(Reset)方式与上述方法相同，因此可产生N条非重叠(Non-Overlap)使能(Enable)信号(NOE0～NOE(N-1))，此N条信号随后送入充电(Pre-Charge)及使能(Enable)信号缓冲电路16处理并加大驱动能力后产生N条充电(Pre-Charge)信号(PR0～PR(N-1))及N条使能(Enable)信号(EN0～EN(N-1))。

如图10A所示，是本发明多相时序信号发生器1结构实施例中的时钟延迟电路15，是由数个长通道反相器(Long Cannel Inverter)150串联而成，其目的是使充电(Pre-Charge)信号的脉冲宽度(Pulse Width)为使能(Enable)信号的脉冲宽度(Pulse Width)的一半。

它的输入是系统时钟(FCLOCK)而输出是延迟一段时间的时钟延迟信号(DLFCLOCK)。图10B为时钟延迟电路时序图。由图中可以看到非重叠(Non-Overlap)使能(Enable)信号(NOE0～NOE(N-1))与系统时钟(FCLOCK)会有一段延迟时间(ted)，若系统时钟(FCLOCK)的脉冲宽度为tp，则实际使能(Enable)信号的脉冲宽度为tp-ted，如果直接将此信号与未延迟的系统时钟(FCLOCK)来做”与(AND)”的动作，则所得到的充电(Pre-Charge)信号的脉冲宽度将变成tp/2-ted，如果在系统时钟(FCLOCK)频率不高的情况下(tp＞＞ted)，充电(Pre-Charge)信号的脉冲宽度(Pulse Width)大约等于使能(Enable)信号的脉冲宽度(Pulse Width)的一半。但是在系统时钟(FCLOCK)频率很高的情况下，充电(Pre-Charge)信号的脉冲宽度(Pulse Width)将会越来越小，以致于有可能会影响到整个充电(Charge)动作的完成。如果能产生一系统时钟的延迟信号(DLFCLOCK)，其延迟时间td＝ted/2，那么充电(Pre-Charge)信号的脉冲宽度(Pulse Width)(tp/2-td)将会是使能(Enable)信号的脉冲宽度(PulseWidth)(tp-ted)的一半，如此才能确保充电(Pre-Charge)及使能(Enable)的动作均能正确达成。

如图11所示，是本发明多相时序信号发生器1结构实施例中的充电(Pre-Charge)及使能(Enable)信号缓冲电路16，它接收由时序信号反馈控制电路14所送来的N条非重叠(Non-Overlap)使能(Enable)信号(NOE0～NOE(N-1))及由时钟延迟电路15产生的时钟延迟信号(DLFCLOCK)后，经过一与门(AND Gate)作用及缓冲器(Buffer)调整信号的输出驱动能力后分别产生N级充电(Pre-Charge)信号(PR0～PR(N-1))及N级使能(Enable)信号(EN0～EN(N-1))。这些信号就可直接送入移位寄存器阵列(Array)2中来控制数据(Data)的移位。

图12是本发明移位寄存器阵列(Array)2结构实施例，此实施例中的安排区分为上、下两大部分，时序控制信号由左侧统一输入移位寄存器阵列(Array)2中以确保时序信号的延迟时间相近，时序控制信号由移位寄存器阵列(Array)2中央穿过送至两侧的时序信号驱动电路21加大驱动能力后，送到移位寄存器子阵列(Sub-Array)20内控制数据的移位。在上、下两大部分的输出各有一数据缓冲输出电路22，因为此处数据都将传送到远处输入端。时序反馈控制电路23则放置在距离多相时序信号发生电路1最远的移位寄存器子阵列(Sub-Array)20末端，接收此移位寄存器子阵列(Sub-Array)20末端的使能(Enable)输出信号，并处理后送出时序反馈控制信号(FEBNZ)到多相时序信号发生器1以确保时序控制信号正常运作。

图13A为本发明移位寄存器阵列(Array)2结构实施例之移位寄存器子阵列(Sub-Array)20，功能为数据的存储与移位，其数量与扩充方式依实际应用而定。是由M个移位寄存器宏单元(Macro Cell)所组成，而移位寄存器宏单元(Macro Cell)是由N个移位寄存器基本单元(Cell)所组成，因此移位寄存器子阵列(Sub-Array)20共含有M×N个移位寄存器基本单元(Cell)。数据流向(Data Flow)与时序控制信号流向(Signal Flow)垂直，如此可减少移位寄存器的输出数据与时序控制信号相互耦合(Couple)的机会，以降低数据错误的发生。图中值得注意的是移位寄存器宏单元(Macro Cell)的输出送入另一移位寄存器宏单元(Macro Cell)输入端数据流向(Data Flow)，此时的数据流向(DataFlow)是将数据流向(Data Flow)反向拉回下一移位寄存器宏单元(Macro Cell)的输入端，此数据流向(Data Flow)亦同时与时序控制信号流向(Signal Flow)垂直，如此可减少与时序控制信号相互耦合(Couple)的机会。

图13B是相邻两移位寄存器子阵列(Sub-Array)数据流向(Data Flow)图，当数据(Data)由外界输入移位寄存器子阵列(Sub-Array)时，数据(Data)是由下而上蜿蜒而行，但是当数据(Data)要送到相邻的另一移位寄存器子阵列(Sub-Array)时，则就近直接输入而不再拉回下端，因此数据(Data)在此是由上而下蜿蜒而行。此种数据流向(Data Flow)的安排主要有两个优点：

数据(Data)行走的路径最短，而且其时序控制信号的延迟时间相近：因为左侧数据(Data)由最上端输出后送入右侧数据(Data)最上端，其时序控制信号都是经过整个移位寄存器子阵列(Sub-Array)2的延迟，因此其时序控制信号虽然延迟了一段时间，原本非重叠(Non-Overlap)的时序控制信号至此依然保持非重叠(Non-Overlap)的状态，所以数据(Data)传递时不会出错。

如图14所示，为本发明移位寄存器阵列(Array)2结构实施例之时序信号驱动电路21，其接收由多相时序信号发生器1送来的时序控制信号(PR0～PR(N-1)，EN0～EN(N-1))，加大驱动能力后送出另一组时序控制信号(PRQ0～PRQ(N-1)，ENQ0～ENQ(N-1))来驱动移位寄存器子阵列(Sub-Array)20。由于每一移位寄存器子阵列(Sub-Array)20分别有独立的多时序信号驱动电路21，其输入端则须为负载(Loading)最小的非门(NOT)，如此可减少多相时序信号发生器的输出负载(Loading)。其驱动能力也是到此处才做最后的调整，因为充电(Pre-Charge)信号必须对所有移位寄存器的内部节点充电(Pre-Charge)所以其驱动能力的要求较大，经过约略的计算得知充电(Pre-Charge)信号的负载(Loading)约为使能(Enable)信号的三倍以上。在图中所有时序控制信号均是由左至右排列(EN(N-1)-PR(N-1)-EN(N-2)-PR(N-2)-·…··-EN0-PR0)，如此安排时序控制信号可使相邻的移位寄存器子阵列(Sub-Array)20在数据(Data)传递时减小错误发生的机率，因为移位寄存器时序控制信号的要求是要完全非重叠(Non-Overlap)，即使是相邻的移位寄存器子阵列(Sub-Array)20的时序信号亦须同时符合这样的要求，所以ENQ0必须与相邻的ENQ(N-1)信号亦能保持非重叠(Non-Overlap)状态，而ENQ0与相邻的ENQ(N-1)彼此紧邻，信号的延迟时间相近，因此能保证彼此为非重叠(Non-Overlap)状态。

图15为移位寄存器子阵列(Sub-Array)的数据缓冲输出电路，数据缓冲输出电路22的目的为将移位寄存器阵列2的动态(Dynamic)数据输出转换成为稳态(Static)数据输出使其能传送到远处输入端。其输入的数据为移位寄存器子阵列(Sub-Array)20的输出数据，而输出数据则送往远处输入端，须注意的是并非每一个移位寄存器子阵列(Sub-Array)20均透过数据缓冲输出电路22作为输出，只要相邻的两移位寄存器子阵列(Sub-Array)20距离很接近，其数据路径可直接相连，因此只有当移位寄存器子阵列(Sub-Array)20的输出数据须传送到远处输入端时才须加入数据缓冲输出电路22。数据缓冲输出电路22是由一个三态锁存器(Tri-State Latch)所构成，与其它锁存器(Latch)的最大不同点在于使用了三态非门(Tri-State Inverter)来代替传输闸(Transmission Gate)做为输入端，其目的在于使数据输入端的负载(Loading)不随输出锁存器(Latch)的开关而改变，因此可降低电荷分享(Charge Sharing)的现象发生。另外输入端的三态非门(Tri-State Inverter)的驱动能力必须要较反馈端的三态非门(Tri-StateInverter)的驱动能力强，这样可以降低输入数据进入三态锁存器(Tri-StateLatch)时的噪声，另外输入端的三态非门(Tri-State Inverter)的转态电压也需要调低，在本发明的移位寄存器基本单元(Cell)实施例中输出电压在逻辑”0”时为0伏，但是在逻辑”1”时约为3.5伏，此值远低于正常状态下的5伏，如果转态电压仍然保持在2.5伏左右的话将会使得逻辑”1”的状态遭到误判，此三态非门(Tri-State Inverter)的转态电压目前是定在约2伏特左右。另外三态锁存器(Tri-State Latch)的控制时钟则就近取自于邻近的使能(Enable)输出信号(ENQ1)，因为在EN1为逻辑”1”时，输入数据已成稳定状态而且漏电(Leakage)状况并不严重，此时将数据锁存才不会锁存器到错误的数据。

如图16所示，为本发明移位寄存器阵列(Array)2结构实施例中相位时序信号反馈电路23，目的在于检测使能(Enable)输出信号是否均为逻辑”0”，并送出一时序反馈控制信号(FEBNZ)回多相时序信号发生器1中。接收由移位寄存器子阵列(Sub-Array)20末端的N条使能(Enable)输出信号(ENQ0～ENQ(N-1))，经处理后将时序反馈控制信号(FBENZ)送回多相时序信号发生器1。它是由N个非门(NOT Gate)及1个N-输入端与门(N-Input AND Gate)所组成。它主要的作用在于检测所有使能(Enable)输出信号(ENQ0～ENQ(N-1))是否为逻辑”0”，如果均为逻辑”0”则时序反馈信号(FBENZ)变为逻辑”1”，并传送回时序信号发生器1中处理。

另外可将N个非门的转态电压调低，因为使能(Enable)输出信号送到此处时其下降的速度已经相当缓慢，如果要确定所有使能(Enable)输出信号均回到逻辑”0”状态的话，可将非门的转态电压调低以确定使能(Enable)输出信号均回到逻辑”0”状态，这样更能避免发生相邻两条使能(Enable)输出信号均为逻辑”1”的情况。此外须注意时序信号反馈电路的摆设位置必须紧邻移位寄存器子阵列(Sub-Array)20以免加大N条使能(Enable)输出信号(ENQ0～ENQ(N-1))的额外负载(Loading)。

经由以上说明可看出本发明的电路设计和工作原理，其具有如下的功效：

1.可存储更多数据：移位寄存器阵列2是由移位寄存器子阵列(Sub-Array)20、时序信号驱动电路21、数据缓冲输出电路22及时序信号反馈电路23组合而成；其中，移位寄存器子阵列(Sub-Array)20是由移位寄存器宏单元(MacroCell)所组成，移位寄存器宏单元(Macro Cell)是由移位寄存器基本单元(Cell)所组合而成。移位寄存器宏单元(Macro Cell)由N个移位寄存器基本单元(Cell)串联而成，其中N值可大于2，N值越大，所须的时序控制信号越多越复杂，但是移位寄存器阵列(Array)中可存储越多数据，在本发明实施例中N设定为16，此时封装密度(Packing Density)P可到达15/16，优于一般移位寄存器的封装密度(Packing Density)(其值为1/2)，因此移位寄存器阵列(Array)可存储更多数据。至于时序控制信号部分，则有32条时序控制信号(16条充电(Pre-Charge)信号(PR0～PR15)及16条使能(Enable)信号(EN0～EN15))。

2.移位寄存器阵列(2)具有弹性扩充的能力：假设移位寄存器宏单元(Macro Cell)由N个移位寄存器基本单元(Cell)串联而成，移位寄存器子阵列(Sub-Array)是由M个移位寄存器宏单元(Macro Cell)所组成，而移位寄存器阵列(Array)又是由L个移位寄存器子阵列(Sub-Array)所构成，则整个移位寄存器阵列(Array)共含有L×M×N个移位寄存器基本单元(Cell)，因此可适用于各种不同应用中。

3.移位寄存器子阵列(Sub-Array)的数据流向(Data Flow)有如蛇行般蜿蜒而行，如此安排的目的在于能使数据(Data)能可靠的传送而不受到时序控制信号干扰，因为移位寄存器的数据(Data)平时是呈浮接(Floating)的状态，极易受到时序控制信号的干扰，在此数据流向(Data Flow)方式下，因数据流向(DataFlow)是与时序控制信号流向(Signal Flow)相互垂直，因此可减少与时序控制信号相互耦合(Couple)的机会，减低错误的发生。

4.移位寄存器阵列(Array)2经常是由许多移位寄存器子阵列(Sub-Array)20所构成，每一移位寄存器子阵列(Sub-Array)均有各自的时序信号驱动电路21，如此可减少多相时序信号发生器1的输出负载(Loading)。又数据在移位寄存器子阵列(Sub-Array)20的流向有如蛇行般蜿蜒而行，可使得数据流向(Data Flow)与时序控制信号流向(Signal Flow)相互垂直，减少耦合(Couple)的发生，而移位寄存器子阵列(Sub-Array)20要送数据到相邻的移位寄存器子阵列(Sub-Array)20时，数据(Data)可直接就近相连，如此安排数据流向(Data Flow)不但使得数据(Data)行走的距离更加缩短，而且亦考虑到相邻的移位寄存器子阵列(Sub-Array)20的时序控制信号延迟问题，在此种数据流向(Data Flow)的安排下可确保相邻的移位寄存器的1时序控制信号延迟时间为最相近。

5.移位寄存器子阵列(Sub-Array)2的输出数据要传送到远处输入端，其输出仅须加上一个数据缓冲输出电路22，数据缓冲输出电路22是由一个三态锁存器(Tri-State Latch)所构成。使用三态锁存器(Tri-State Latch)可使移位寄存器阵列2的输出数据能正确的被锁存并能传送到远处，并且能防止电荷分享(Charge Sharing)的效应发生。

6.时序信号反馈电路23位于距离多相时序信号发生器1最远程的移位寄存器子阵列(Sub-Array)2的末端，因为此处的时序控制信号路径与延迟时间最长，此电路的功用是检测使能(Enable)输出信号的状态是否均为逻辑”0”，以确保时序控制信号能正常运作。

7.本发明多相时序信号发生器1包括有：

一除N同步计数器11；

一N译码器12；

一去突波电路13；

一时序反馈控制电路14；

一时钟延迟电路15；

一充电及使能信号缓冲电路16；其中：

使用除N同步计数器11及N译码器12将时序控制信号区分成N等分来分别控制N级移位寄存器基本单元(Cell)内数据的移位，此除N同步计数器11具有噪声免除的能力，即使数据一旦发生错误仍然能够迅速回到正常状态，而N译码器12则具有延迟时间相近不易产生突波(Spike)的特点；

使用去突波(De-Spike)电路13则确保N等分的时序控制信号能完全没有突波(Spike)产生，此电路的特点是仅仅使用简单的与门(AND Gate)及锁存器(Latch)，并且利用时序控制信号的特性来去除突波(Spike)的产生；

使用时序反馈控制电路14则是来保证时序控制信号能在各种延迟时间下皆能保持在非重叠(Non-Overlap)的状态，此部份的特点在于从移位寄存器子阵列(Sub-Array)中时序控制信号延迟时间最长的区块的末端加入一时序信号反馈电路，判断N条使能(Enable)输出信号(ENQ0～ENQ(N-1))的状态是否均为逻辑”0”，并产生一时序反馈信号(FEBNZ)送回多相时序信号发生器中，以此来确保时序控制信号为非重叠(Non-Overlap)状态；

而时序反馈控制电路14则运用了”要设定(Set)此级信号必先重设(Reset)前一级的信号”的概念来使得时序控制信号非重叠(Non-Overlap)。

而时钟延迟电路15及充电(Pre-Charge)及使能(Enable)信号缓冲电路16则用来产生所有时序控制信号(PR0～PR(N-1)，EN0～EN(N-1))并能确保充电(Pre-Charge)信号的脉冲宽度(Pulse Width)为使能(Enable)信号脉冲宽度(Pulse Width)的一半，此部份的特点在于考虑时序控制信号产生延迟之后，利用估算的延迟时间来调整充电(Pre-Charge)信号的脉冲宽度(Pulse Width)。

8.本发明以三态锁存器(Tri-State Latch)做为移位寄存器阵列(Array)的数据缓冲输出电路22，因为其输入端为一个三态非门(Tri-State Inverter)，因此亦可避免电荷分享效应(Charge Sharing)的发生，此电路的特点是电路较为简单且只需要一条时序控制信号来控制三态锁存器(Tri-State Latch)，并且此时序控制信号可直接使用使能(Enable)输出信号ENQ1即可。

Claims (23)

1.一种以多相时序信号控制移位寄存器的方法，其特征在于，由一多相时序信号发生电路产生的多相时序信号控制移位寄存器阵列内部数据的移位，

其中，该多相时序信号发生器将系统时钟(FCLOCK)转换为可以控制移位寄存器阵列内数据移位的时序控制信号，同时生成并输出一数据输出输入控制信号，以控制外部数据输入的输入时序或数据输出到外部的输出时序，。

该移位寄存器阵列接收外界的输入数据，并由前述多相时序信号发生器产生的充电信号(PR0～PR(N-1))及使能信号(EN0～EN(N-1))控制数据的移位与存储；另产生一个时序反馈控制信号(FBENZ)反馈到多相时序信号发生器，以确保所有时序信号能正常运作。

2.如权利要求1所述的以多相时序信号控制移位寄存器的方法，其特征在于，该多相时序信号发生电路包括有一除N同步计数器、一N译码器、一去突波电路、一时序反馈控制电路、一时钟延迟电路、一充电及使能信号缓冲电路。

3.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该除N同步计数器和N译码器用以将时序信号分成N等分，以分别控制N级移位寄存器基本单元内数据的移位。

4.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该去突波电路去除时序控制信号经过N译码器后可能产生的突波。

5.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时序反馈控制电路用来保证时序控制信号能在各种工作频率和延迟时间下均处于非重叠状态。

6.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时钟延迟电路、充电及使能信号缓冲电路产生所有时序控制信号，在提高驱动能力后送入移位寄存器阵列。

7.如权利要求1所述的以多相时序信号控制移位寄存器的方法，其特征在于，该移位寄存器阵列内含移位寄存器子阵列、时序信号驱动电路、数据缓冲输出电路和时序信号反馈电路等。

8.如权利要求7所述的以多相时序信号控制移位寄存器的方法，其特征在于，该移位寄存器子阵列由移位寄存器基本单元在二维方向延伸而成，其内数据流向蜿蜒蛇行，数据流向与时序信号流向保持垂直以减少相互间的耦合，相邻移位寄存器子阵列以最短路径来传递数据。

9.如权利要求7所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时序信号驱动电路使相邻时序控制信号的延迟时间相近，确保时序控制信号处于非重叠状态。

10.如权利要求7所述的以多相时序信号控制移位寄存器的方法，其特征在于，该数据缓冲输出电路包含一个三态锁存器以锁存移位寄存器子阵列的动态数据输出，使得数据能传送到远处输入端。

11.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该多相时序信号发生器的除N同步计数器由K级触发器组成，其中K＝log2(N)。

12.如权利要求11所述的以多相时序信号控制移位寄存器的方法，其特征在于，该除N同步计数器除第一级利用D型触发器进行分频外，其余均采用T型触发器。

13.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该多相时序信号发生器的N译码器由N个与门所构成。

14.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该去突波电路是由一与门和一锁存器构成，与门的一输入端为N译码器的输出信号，另一输入端为系统时钟。

15.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时序反馈控制电路由N组锁存器组成。

16.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时钟延迟电路由多组长通道反相器构成。

17.如权利要求2所述的以多相时序信号控制移位寄存器的方法，其特征在于，该充电及使能信号缓冲电路由一与门和两缓冲器组成，其中与门输入端分别为非重叠使能信号和时钟延迟信号。

18.如权利要求7所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时序信号驱动电路由多组非门构成。

19.如权利要求9所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时序信号驱动电路由多组非门构成。

20.如权利要求8所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时序信号驱动电路由多组非门构成。

21.如权利要求7所述的以多相时序信号控制移位寄存器的方法，其特征在于，该数据缓冲输出电路由一三态锁存器构成。

22.如权利要求7所述的以多相时序信号控制移位寄存器的方法，其特征在于，该时序信号反馈电路由一与门和若干非门组成，其中非门输入端与移位寄存器子阵列连接，与门输出端则产生一个时序反馈控制信号(FBENZ)连接至多相时序信号发生电路。

23.如权利要求8所述的以多相时序信号控制移位寄存器的方法，其特征在于，该移位寄存器基本单元由三个N沟道晶体管组成。

Images