CN1274200A - 时间数字转换器以及利用该转换器的锁定电路和方法 - Google Patents

时间数字转换器以及利用该转换器的锁定电路和方法 Download PDF

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Abstract

提供一种具有锁定电路的集成电路和利用该锁定电路的方法。该锁定电路包含时间数字转换器。时间数字转换器包含按照预定间隔延迟2个输入信号中之一的第一和第二延迟链路。还包含将延迟信号和另一信号比较以产生数字信号的第一和第二相位检测器。锁定电路将反馈信号和内部时钟信号之间的相位差转换为延迟控制信号组。该延迟控制信号组控制镜像延迟电路的延迟时间使反馈信号和内部时钟信号之间的相位差迅速降至最小。

Description

时间数字转换器以及利用该 转换器的锁定电路和方法
本发明涉及一种集成电路，更具体地说，涉及一种用于将2个信号输入的时间差转换为数字信号的转换器，以及用于利用该转换器产生例如为时钟信号的周期信号的锁定电路和方法。
高速工作的集成电路需要锁定电路，用于产生与基准时钟信号具有同步关系的周期信号。更具体地说，半导体产品例如同步动态随机存取存储器(SDRAM)需要锁定电路。
在SDRAM中的锁定电路产生与基准时钟信号同步的内部时钟信号。SDRAM根据内部时钟信号驱动其与数据输入和命令输入/输出相关的内部电路。通常，锁定电路利用反馈电路产生具有与基准时钟信号相同相位的内部时钟信号。利用由锁定电路产生的内部时钟信号的内部电路物理上在存储器芯片中可以位于与锁定电路不同的位置。因此，可能产生相位偏移，即在其中内部电路中实际利用的内部时钟信号不具有与由反馈电路控制的反馈信号相同的相位。该相位偏移引起在内部电路中实际利用的内部时钟信号和基准时钟信号之间的相位差。
锁定电路的设计者试图将在内部电路中实际利用的内部时钟信号和基准时钟信号之间产生相位差降至最小。一种代表性的锁定电路是锁定延迟的环路。
如图1中所示，在常规的锁定延迟的环路中，相位检测器105将基准时钟信号ECLK和反馈信号FCLK1相比较。相位检测器105向延迟单元101提供相位差信号DET。相位差信号DET响应于基准时钟信号ECLK和反馈信号FCLK1之间的相位差并在其起用宽度内受到控制。延迟单元101的延迟时间由相位差信号DET的起用宽度控制。利用由延迟单元101输出的延迟时钟信号DCLK驱动时钟驱动器103并产生内部时钟信号ICLK。镜像延迟电路107反映由时钟驱动器103的输出端到实际利用的内部时钟信号ICLK的点的通道延迟。换句话说，镜像延迟电路107延迟辅助时钟信号FCLK0，该辅助时钟信号FCLK0利用内部时钟信号ICLK的通道延迟具有与在时钟驱动器103的输出端的内部时钟信号ICLK相同的相位以产生反馈信号FCLK1。
由于制造条件、温度和电源电压的数值可能改变镜像延迟电路107的延迟时间。延迟时间的改变引起反馈信号和在内部电路中实际利用的内部时钟信号之间的相位差。此外，在常规锁定延迟的环路中的镜像延迟电路具有固定的延迟时间。因此，反馈信号和内部时钟信号之间的相位差不能控制。因而，存在的一个问题是，反馈信号和内部时钟信号之间的相位差引起由常规锁定延迟的环路提供的内部时钟信号和基准时钟信号之间产生相位差。
为了解决上述问题，本发明的一个目的是提供一种具有锁定电路的集成电路，用于使基准时钟信号和内部时钟信号之间的相位差降至最小。
本发明的另一个目的是提供一种锁定方法，用于利用锁定电路使基准时钟信号和内部时钟信号之间的相位差降至最小。
按照一个方面，本发明提供一种集成电路，具有用于产生与输入基准时钟信号同步的内部时钟信号锁定电路。内部时钟信号是当在锁定电路输出端的起始内部时钟信号延迟预定时间时得到的信号，在该预定时间内起始内部时钟信号由该输出端发送到在该输出端预定距离处的一个电路的输入端。该锁定电路包含：内部时钟信号发生器，用于将基准时钟信号延迟第一延迟时间，该第一延迟时间与基准时钟信号和反馈信号之间的相位差相对应，控制该反馈信号信号使之具有与内部时钟信号相同的相位，以及根据经延迟的基准时钟信号产生起始内部时钟信号；镜像延迟电路，用于响应于预定延迟控制信号组将起始内部时钟信号延迟第二延迟时间，以及产生反馈信号；以及时间数字转换器，用于产生一控制镜像延迟电路的延迟控制信号组，以降低反馈信号和内部时钟信号之间的相位差。
按照另一个方面，本发明提供一种集成电路，具有用于产生与输入基准时钟信号同步的内部时钟信号的锁定电路。内部时钟信号是当在锁定电路输出端的起始内部时钟信号延迟预定时间时得到的信号，在该预定时间内起始内部时钟信号由该输出端发送到与该输出端预定距离处的一个电路的输入端。该锁定电路包含：内部时钟信号发生器，用于将基准时钟信号延迟第一延迟时间，该第一延迟时间与基准时钟信号和反馈信号之间的相位差相对应，控制该反馈信号信号使之具有与内部时钟信号相同的相位，以及根据经延迟的基准时钟信号产生起始内部时钟信号和辅助时钟信号；镜像延迟电路，用于响应于预定延迟控制信号组将辅助时钟信号延迟第二延迟时间，以及产生反馈信号；以及时间数字转换器，用于产生一控制镜像延迟电路的延迟控制信号组，以降低反馈信号和内部时钟信号之间的相位差。
按照再一个方面，本发明提供一种集成电路，具有用于产生与输入基准时钟信号同步的内部时钟信号的锁定电路。内部时钟信号是当在锁定电路输出端的起始内部时钟信号延迟预定时间时得到的信号，在该预定时间内起始内部时钟信号由该输出端发送到在该输出端预定距离处的一个电路的输入端，该锁定电路包含：内部时钟信号发生器，用于响应于基准时钟信号和反馈信号之间的相位差将基准时钟信号延迟第一延迟时间，控制该反馈信号使之具有与内部时钟信号相同的相位，以及根据经延迟的基准时钟信号产生预时钟信号和反馈信号；可变延迟电路，用于响应于预定延迟控制信号组将预时钟信号延迟第二延迟时间，以及产生起始内部时钟信号；以及时间数字转换器，用于产生该用于控制可变延迟电路的延迟控制信号组，以降低反馈信号和内部时钟信号之间的相位差。
按照再一个方面，本发明提供一种锁定方法，用于产生与输入基准时钟信号同步的内部时钟信号，该锁定方法包含的步骤有：将基准时钟信号延迟第一延迟时间，该第一延迟时间与基准时钟信号和反馈信号之间的相位差相对应，控制该反馈信号使之具有与内部时钟信号相同的相位；根据经延迟的基准时钟信号产生起始内部时钟信号和辅助时钟信号；将辅助时钟信号延迟第二延迟时间；产生反馈信号；检测内部时钟信号和反馈信号之间的相位差；将内部时钟信号和反馈信号之间的相位差转换为数字信号；根据该数字信号产生预定延迟控制信号组；以及根据延迟控制信号组控制笫二延迟时间以降低反馈信号和内部时钟信号之间的相位差。
根据本发明的具有锁定电路的集成电路，迅速将2个输入信号之间的相位差转换为数字信号。此外，根据本发明的锁定电路和方法，在短的时间内迅速降低反馈信号和内部时钟信号之间的相位差。
通过阅读对附图中所表示的本发明的各优选实施例的如下更详细的介绍，将会使本发明的上述和其它目的、特征及优点变得更明显，在各不同的附图中相似的字符针对相同的部分。各不同的附图无需标定，而重点放在介绍本发明的原理。
图1是常规的锁定延迟的环路的方块图。
图2是根据本发明的一个优选实施例的锁定延迟的环路的示意方块图。
图3是图2中所示镜像延迟电路的一个实施例的详细电路图。
图4是图2中所示时间数字转换器的一个实施例的详细电路图。
图5是图4中所示相位比较器的一个实施例的方块图。
图6是图5中所示预锁存电路的一个实施例的详细电路图。
图7和8是图6中所示预锁存电路的输出信号的时序图，分别表示第一输入信号相位领先第二输入信号的情况和第二输入信号相位领先第一输入信号的情况。
图9是图5中所示最终锁存电路的一个实施例的详细电路图。
图10是根据本发明的另一个实施例的锁定延迟的环路的示意方块图。
图11是根据本发明的一个实施例的锁定方法的流程图。
下面参照表示本发明的优选实施例的附图更全面地介绍本发明。本发明可以应用于各种类型的锁定电路。然而，为了说明，在本说明书中以锁定延迟的电路作为锁定电路的范例。
参照图2，根据本发明的一个实施例的锁定延迟的环路200包含：相位检测器201、延迟单元203、时钟驱动器205、镜像延迟电路207和时间数字转换器(TDC)211。相位检测器201检测基准时钟信号ECLK和反馈信号FCLK11之间的相位差并产生其电压电平对应于检测的相位差的相位差信号DET1。延迟单元203将基准时钟信号ECLK延迟由相位差信号DET1控制的第一延迟时间，以产生延迟时钟信号DCLK1。
延迟时钟信号DCLK1驱动时钟驱动器205。时钟驱动器205产生起始内部时钟信号PICLK1和辅助时钟信号FCLK01。辅助时钟信号FCLK01可以是与内部时钟信号ICLK1相同的信号，这用将辅助时钟信号FCLK01和起始内部时钟信号PICLK01相连的虚线表示。时钟驱动器205最终产生内部时钟信号ICLK1。如前所述，希望锁定电路例如锁定延迟的环路产生精确地与基准时钟信号ECLK同步的时钟信号。在本说明书中为了方便，时钟驱动器205输出端(即锁定延迟的环路的输出端)的信号称为起始内部时钟信号PICLK1。该实际使用时钟信号的电路处的时钟信号称为内部时钟信号ICLK1。将在起始内部时钟信号PICLK1和内部时钟信号ICLK1之间可能形成的寄生电阻和电容模型化并用标号209来代表。标号209表示通常当起始内部时钟信号PICLK1作为内部时钟信号ICLK1发送时形成的电阻和电容元件并且不能由电路设计者消除。在本说明书中，将相位检测器201、延迟单元203和时钟驱动器205的组合称为内部时钟信号发生器。
镜像延迟电路207反映由时钟驱动器205的输出端到使用内部时钟信号ICLK1的电路的延迟。镜像延迟电路207将作为时钟驱动器205的另一输出信号的辅助时钟信号FCLK01延迟笫二延迟时间，以产生反馈信号FCLK1。同时，镜像延迟电路207可以延迟起始内部时钟信号PICLK1，如由虚线所示。最好，笫二延迟时间与由用标号209代表的模型化寄生电阻和电容产生的延迟时间相同。辅助时钟信号FCLK01可以是与起始内部时钟信号PICLK1相同的信号。在该优选实施例中，利用由时间数字转换器(TDC)211输出的延迟控制信号组GDC控制镜像延迟电路207的笫二延迟时间。
图3是图2中所示镜像延迟电路207的一个特定实例的详细电路图。参阅图3，镜像延迟电路207连接到信号发送通道，其由多个反相器和电容器301、303、305和307组成，在各反相器之间连接有可变电容。分别利用延迟控制信号组GDC的反相信号Ka、Kb、Kc和Kd控制电容器的电容。电容器的电容最好按照不同的尺寸实现，以改变镜像延迟电路207的延迟时间。在一个实施例中，电容器303和307的电容是电容器301和305的电容的2倍。
例如在本申请人1998年申请的申请号为48168名称为“延迟电路和利用该延迟电路延迟信号的方法”的韩国专利申请中以及在1999年申请的申请号为15892名称为“在半导体集成电路中具有负载控制器的信号发送电路和利用该电路控制发送时间的方法”的韩国专利申请中公开了镜像延迟电路207的各种其它结构，对该延迟电路进行控制使之具有各种延迟时间。这里引用这些申请，其全文可供参考。
参阅图2，TDC211响应于反馈信号FCLK11和内部时钟信号ICLK1之间的相位差产生延迟控制信号组GDC。延迟控制信号组GDC调节镜像延迟电路207的延迟时间以降低反馈信号FCLK11和内部时钟信号ICLK1之间的相位差。
开关213和215响应于使能信号EN被使能并向TDC211提供一些分别具有与反馈信号FCLK1和内部时钟信号ICLK1相同的定时的信号。因此，为了方便，将通过开关213和215发送之前和之后的信号不加区分并分别称为反馈信号FCLK1和内部时钟信号ICLK1。
图4是图2中所示时间数字转换器TDC211的一个实施例的详细电路图。参阅图4，TDC211将反馈信号FCLK11和内部时钟信号ICLK1之间的相位差转换为延迟控制信号组GDC。TDC211包含第一相位比较器组401、402、403和第二相位比较器组404、405和406以及逻辑单元421。
第一相位比较器组401、402、403顺序延迟内部时钟信号ICLK1并将利用由延迟单元411、412、413组成的延迟链路延迟的信号与反馈信号FCLK1相比较。换句话说，第一相位比较器403将内部时钟信号ICLK1延迟0.5T并将延迟的信号与反馈信号FCLK1相比较。这里，T可以表示利用图3中的电容器301、303、305和307改变的最小延迟时间。第一相位比较器402和401分别将内部时钟信号ICLK1延迟1.5T和2.5T并将延迟的信号与反馈信号FCLK1相比较。
第二相位比较器组404、405、406顺序延迟反馈信号FCLK1并将利用由延迟单元414、415、416组成的延迟链路延迟的信号与内部时钟信号ICLK1相比较。换句话说，第二相位比较器404将反馈信号FCLK1延迟0.5T并将延迟的信号与内部时钟信号ICLK1相比较。第二相位比较器405和406分别将反馈信号FCLK1延迟1.5T和2.5T并将延迟的信号与内部时钟信号ICLK1。
可以通过起用该使能信号EN(未示出)使TDC211工作。通过起用该使能信号使能的电路结构十分易于由技术领域的技术人员实现。在正常工作的起始状态或者在非读出操作期间或非写入操作期间产生使能信号EN。
利用逻辑单元421综合第一相位比较器组401、402、403和第二相位比较器组404、405、406的输出信号P1到P6以产生延迟控制信号组GDC中的信号Ka、Kb、Kc和Kd。在表1中表示了用于产生延迟控制信号组GDC的第一相位比较器组和第二相位比较器组的输出信号的组合的一个例子。
                                  表1
第一相位比较器和第二相位比较器的输出信号   延迟控制信号组(GDC)
 例     P1     P2     P3     P4     P5     P6    Ka    Kb    Kc    Kd
  1     0     0     0     0     0     0     0     0     0     0
  2     1     0     0     0     0     0     1     0     0     0
  3     1     1     0     0     0     0     0     1     0     0
  4     1     1     1     0     0     0     1     1     0     0
  5     1     1     1     1     0     0     1     1     1     0
  6     1     1     1     1     1     0     1     1     0     1
  7     1     1     1     1     1     1     1     1     1     1
这里，“1”代表逻辑高，“0”代表逻辑低。
在这一实施例中，在表1中的情况4中，反馈信号FCLK11的相位几乎与内部时钟信号ICLK1的相位相同。换句话说，在例4中，反馈信号FCLK11和内部时钟信号ICLK1之间的相位差小于0.5T。在这种情况下，信号Ka和Kb为逻辑高。因此，图3中的电容器301和303对于发送的信号起延迟因数的作用，但电容器305和307对于发送的信号不起延迟因数的作用。
在表1中的情况3中，内部时钟信号ICLK1的相位领先反馈信号FCLK11，其范围为0.5T到1.5T。在这种情况下，仅信号Kb为逻辑高。换句话说，与情况4相比较，反馈信号FCLK11的相位领先时间T。
在情况5中，内部时钟信号ICLK1的相位落后反馈信号FCLK11，其范围为0.5T到1.5T。在这种情况下，信号Ka、Kb和Kc为逻辑高。换句话说，与情况4相比较，反馈信号FCLK11的相位延迟时间T。
在图4所示的各相位比较器中，在左边表示的第一相位比较器组401、402、403当内部时钟信号ICLK1的相位领先于反馈信号FCLK11时降低图2所示的镜像延迟电路207的延迟时间。在右边表示的第二相位比较器组404、405、406当内部时钟信号ICLK1的相位滞后于反馈信号FCLK11时增加镜像延迟电路207的延迟时间。控制反馈信号FCLK11的相位以降低内部时钟信号ICLK1和反馈信号FCLK11之间的相位差。
在TDC211工作时，一旦起用该使能信号EN，则对反馈信号FCLK11和内部时钟信号ICLK1采样。将采样的反馈信号FCLK11和内部时钟信号ICLK1经过具有相同物理和电特性的通道发送到TDC211。TDC211将反馈信号FCLK11和内部时钟信号ICLK1之间的相位差转换为数字代码。
图5是表示图4中所示第一和笫二相位比较器中之一的一个实施例的方块图。在一个实施例中，第一和笫二相位比较器具有相同的结构。在本说明书中代表性地介绍第一相位比较器401。
第一相位比较器401包含预锁存电路501和最终锁存电路502。预锁存电路501接收分别经过第一和笫二输入端输入的2个输入信号IN1和IN2。然后，预锁存电路501产生第一和笫二检测信号SEN1和SEN2。第一和笫二检测信号SEN1和SEN2根据第一和笫二输入信号IN1和IN2的相位顺序被激活。最终锁存电路503接收第一和笫二检测信号SEN1和SEN2并产生第一和笫二输出信号OUT1和OUT2。
参阅图4，经过第一输入端输入的第一输入信号IN1耦合到反馈信号FCLK1。经过第二输入端输入的第二输入信号IN2耦合到通过利用延迟单元411、412和413延迟内部时钟信号ICLK1得到的信号。第一输出信号OUT1耦合到第一相位比较器401的输出信号P1。
图6是图5中所示预锁存电路的一个实施例的详细电路图。参阅图6，预锁存电路501包含锁存器601以及第一和笫二预充电单元603和605。
锁存器601接收第一和笫二输入信号IN1和IN2并产生第一和笫二检测信号SEN1和SEN2。在一个实施例中，锁存器601包含多个NMOS晶体管611、613、615和617和多个PMOS晶体管619和621。
利用第一输入信号IN1门控NMOS晶体管611。NMOS晶体管611的第一结耦合到第一检测信号SEN1的结点。利用第二输入信号IN2门控NMOS晶体管613。NMOS晶体管613的第一结耦合到第二检测信号SEN2的结点。
NMOS晶体管615包含第一结和第二结，它们分别耦合到NMOS晶体管611的第二结和地电位VSS。利用第二检测信号SEN2门控NMOS晶体管615。NMOS晶体管617包含第一结和第二结，它们分别耦合到NMOS晶体管613的第二结和地电位VSS。利用第一检测信号SEN1门控NMOS晶体管617。
PMOS晶体管619包含第一结和第二结，它们分别耦合到NMOS晶体管611的第一结和电源电压VDD。利用第二检测信号SEN2门控PMOS晶体管619。PMOS晶体管621包含第一结和第二结，它们分别耦合到NMOS晶体管613的第一结和电源电压VDD。利用第一检测信号SEN1门控PMOS晶体管621。
第一预充电单元603由PMOS晶体管603a和603b组成，它们分别利用第一和笫二输入信号IN1和IN2门控。PMOS晶体管603a和603b串联在电源电压VDD和第一检测信号SEN1的结点之间。因此，在其中第一和笫二输入信号IN1和IN2为逻辑低的预充电状态，第一检测信号SEN1为逻辑高。
第二预充电单元605由PMOS晶体管605a和605b组成，它们分别利用第一和笫二输入信号IN1和IN2门控。PMOS晶体管605a和605b串联在电源电压VDD和第二检测信号SEN2的结点之间。因此，在其中第一和笫二输入信号IN1和IN2为逻辑低的预充电状态，第二检测信号SEN2为逻辑高。
图7是图6中所示预锁存电路501的输出信号的时序图，其表示第一输入信号IN1相位领先第二输入信号IN2的情况。参阅图6和7，在其中第一和笫二输入信号IN1和IN2为逻辑低的状态中，第一检测信号SEN1和笫二检测信号SEN2预充电到逻辑高。在时间点T1，当第一输入信号IN1变为逻辑高时第一检测信号SEN1变为逻辑低。然而，在时间点T2，当笫二输入信号IN2变为逻辑高时笫二检测信号SEN2保持逻辑高状态。笫二检测信号SEN2维持在逻辑高状态的原因在于，由于第一检测信号SEN1已经变为逻辑低，NMOS晶体管617已经由其关断。在时间点T3，当第一输入信号IN1和笫二输入信号IN2为逻辑低时第一检测信号SEN1变为逻辑高。
图8是图6中所示预锁存电路501的输出信号的时序图，其表示第一输入信号IN1相位滞后第二输入信号IN2的情况。在图8中，第一检测信号SEN1具有与图7中所示笫二检测信号SEN2相同的相位，笫二检测信号SEN2具有与图7中所示笫一检测信号SEN1相同的相位。
图9是图5中所示最终锁存电路503的详细电路图。最终锁存电路503包含锁存器901以及第一和笫二预充电单元903和905。
锁存器901响应于第一检测信号SEN1和笫二检测信号SEN2产生第一和笫二输出信号OUT1和OUT2。在一个实施例中，锁存器901包含多个NMOS晶体管911、913、915和917和多个PMOS晶体管919和921。
利用第一检测信号SEN1门控NMOS晶体管915。NMOS晶体管915的第一结耦合到地电位VSS。利用第二检测信号SEN2门控NMOS晶体管917。NMOS晶体管917的第一结耦合到地电位VSS。
利用第一输出信号OUT1门控NMOS晶体管913。NMOS晶体管913的第一结和第二结，它们分别连接到笫二输出信号OUT2的结点和NMOS晶体管917的第二结。利用第二输出信号OUT2门控NMOS晶体管911。NMOS晶体管911的第一结和第二结，它们分别连接到笫一输出信号OUT1的结点和NMOS晶体管915的第二结。
利用第二输出信号OUT2门控PMOS晶体管919。PMOS晶体管919的第一结和第二结，它们分别耦合到电源电压VDD和笫一输出信号OUT1的结点。利用第一输出信号OUT1门控PMOS晶体管921。PMOS晶体管921的第一结和第二结分别耦合到电源电压VDD和笫二输出信号OUT2的结点。
在一个实施例中，第一预充电单元903是一利用第一检测信号SEN1门控的PMOS晶体管903a。PMOS晶体管903a连接在电源电压VDD和笫一输出信号OUT1的结点之间。因此，当第一检测信号SEN1为逻辑低时，笫一输出信号OUT1预充电到逻辑高。
第二预充电单元905是一利用第二检测信号SEN2门控的PMOS晶体管905a。PMOS晶体管905a连接在电源电压VDD和笫二输出信号OUT2的结点之间。因此，当第二检测信号SEN2为逻辑低时，笫二输出信号OUT2预充电到逻辑高。
因此，在表2中表示根据第一和第二检测信号SEN1和SEN2的逻辑状态的第一和笫二输出信号OUT1和OUT2的逻辑状态。
                         表2
    情况     SEN1     SEN2     OUT1     OUT2
    1     低     低     高     高
    2     高     低     低     高
    3     低     高     高     低
    4     高     高   先前状态   先前状态
在情况1中，第一检测信号SEN1和笫二检测信号SEN2为逻辑低的情况下，第一和笫二输出信号OUT1和OUT2为逻辑高。然而，如由图7和8的时序图可了解，没有出现第一和笫二检测信号SEN1和SEN2均为逻辑低的情况。相应地，情况1不出现。
在情况2中，第一检测信号SEN1为逻辑高和笫二检测信号SEN2为逻辑低的情况下，第一输出信号OUT1为逻辑低和笫二输出信号OUT2为逻辑高。在情况3中，第一检测信号SEN1为逻辑低和笫二检测信号SEN2为逻辑高的情况下，第一输出信号OUT1为逻辑高和笫二输出信号OUT2为逻辑低。在情况4中，第一检测信号SEN1和笫二检测信号SEN2为逻辑高的情况下，第一和笫二输出信号OUT1和OUT2维持它们的先前状态。
如上所述由于情况1被排除在外，没有出现第一和笫二输出信号OUT1和OUT2为相同逻辑状态的情况。换句话说，图9中所示的最终锁存电路503防止出现第一和笫二输出信号OUT1和OUT2为相同逻辑状态。
如上所述，在图4到图9中所示的TDC根据反馈信号FCLK11和内部时钟信号ICLK1之间的相位差产生延迟控制信号组GDC。利用延迟控制信号组GDC控制反馈信号FCLK11和内部时钟信号ICLK1之间的相位差使之降低。
返回参阅图2根据本发明的一个实施例的锁定延迟的环路将反馈信号FCLK11和内部时钟信号ICLK1之间的相位差转换为作为数字信号的延迟控制信号组GDC。然后，锁定延迟的环路利用延迟控制信号组GDC控制镜像延迟电路207的笫二延迟时间，以此迅速降低内部时钟信号ICLK1和反馈信号FCLK11之间的相位差。
图10是根据本发明的另一个实施例的锁定延迟的环路的示意方块图。图10中的锁定延迟的环路与图2相似。因此，在图2与图10中具有相同最后两位数字和相同字符的标号代表相同的元件。
图10中的锁定延迟的环路包含在内部时钟信号ICLK2的发送的通道上的可变延迟电路1017。利用由TDC1011输出的延迟控制信号组GDC控制可变延迟电路1017的延迟时间。镜像延迟电路1007的延迟时间可以是固定的。可变延迟电路1017可以与图3中的镜像延迟电路相似。
图10所示实施例中的其余部分基本上与图2所示实施例相同。因此，为了避免重复，略去对图10所示实施例的其余部分的详细介绍。
图11是根据本发明的一个实施例的锁定方法的流程图。该锁定方法可以利用根据本发明的一个实施例的图2所示锁定延迟的环路实施。
首先参阅图2和11，在步骤1101延迟基准时钟信号ECLK以产生起始内部时钟信号PICLK1和辅助时钟信号FCLK01。在步骤1103利用镜像延迟电路207延迟辅助时钟信号FCLK01并产生反馈信号FCLK11。在步骤1105利用TDC211检测内部时钟信号ICLK1和反馈信号FCLK11之间的相位差。在步骤1107利用TDC211将检测的内部时钟信号ICLK1和反馈信号FCLK11之间的相位差转换为数字信号。在步骤1109根据转换的数字信号产生延迟控制信号组GDC。在步骤1111，利用延迟控制信号组GDC控制镜像延迟电路207的延迟时间，以降低内部时钟信号ICLK1和反馈信号FCLK11之间的相位差。
已经参照一些优选实施例具体表示和介绍了本发明，本技术领域的技术人员会理解在不脱离由如下权利要求所限定的本发明的构思和范围的情况下可以对结构和细节进行各种变化。

Claims (34)

1.一种集成电路，具有用于产生与输入基准时钟信号同步的内部时钟信号的锁定电路，其中内部时钟信号是当在锁定电路输出端的起始内部时钟信号延迟预定时间时得到的信号，在该预定时间内起始内部时钟信号由该输出端发送到在该输出端预定距离处的一个电路的输入端，该锁定电路包含：
内部时钟信号发生器，用于(i)将基准时钟信号延迟第一延迟时间，该第一延迟时间与基准时钟信号和反馈信号之间的相位差相对应，控制该反馈信号信号使之具有与内部时钟信号相同的相位，以及(ii)根据经延迟的基准时钟信号产生起始内部时钟信号；
镜像延迟电路，用于(i)响应于预定延迟控制信号组将起始内部时钟信号延迟第二延迟时间，以及(ii)产生反馈信号；以及
时间数字转换器，用于产生一控制镜像延迟电路的延迟控制信号组，以降低反馈信号和内部时钟信号之间的相位差。
2.一种集成电路，具有用于产生与输入基准时钟信号同步的内部时钟信号的锁定电路，其中内部时钟信号是当在锁定电路输出端的起始内部时钟信号延迟预定时间时得到的信号，在该预定时间内起始内部时钟信号由该输出端发送到在该输出端预定距离处的一个电路的输入端，该锁定电路包含：
内部时钟信号发生器，用于(i)将基准时钟信号延迟第一延迟时间，该第一延迟时间与基准时钟信号和反馈信号之间的相位差相对应，控制该反馈信号信号使之具有与内部时钟信号相同的相位，以及(ii)根据经延迟的基准时钟信号产生起始内部时钟信号和辅助时钟信号；
镜像延迟电路，用于(i)响应于预定延迟控制信号组将辅助时钟信号延迟第二延迟时间，以及(ii)产生反馈信号；以及
时间数字转换器，用于产生一控制镜像延迟电路的延迟控制信号组，以降低反馈信号和内部时钟信号之间的相位差。
3.根据权利要求2所述的锁定电路，其中还包含第一和第二开关，分别由内部时钟信号和反馈信号驱动，能使所述开关导通预定一段时间，以将输出信号提供到时间数字转换器。
4.根据权利要求2所述的锁定电路，其中起始内部时钟信号和辅助时钟信号是相同信号。
5.根据权利要求2所述的锁定电路，其中内部时钟信号发生器包含：
相位检测器，用于检测基准时钟信号和反馈信号之间的相位差及产生与该相位差对应的相位差信号；
延迟单元，用于将基准时钟信号延迟第一延迟时间，以产生延迟时钟信号，其中利用相位差信号控制第一延迟时间，以降低基准时钟信号和反馈信号的之间的相位差；以及
时钟驱动器，由延迟时钟信号驱动，用于产生起始内部时钟信号和辅助时钟信号。
6.根据权利要求2所述的锁定电路，其中时间数字转换器将内部时钟信号和反馈信号之间的相位差转换为数字信号以产生延迟控制信号组。
7.根据权利要求6所述的锁定电路，其中时间数字转换器包含：
多个第一相位比较器，用于顺序延迟内部时钟信号和将所延迟的信号和反馈信号相比较；以及
多个第二相位比较器，用于顺序延迟反馈信号和将所延迟的信号和内部时钟信号相比较；
其中延迟控制信号组由第一相位比较器和第二相位比较器的输出信号组成。
8.根据权利要求2所述的锁定电路，其中时间数字转换器包含：
第一延迟链路，用于延迟第一输入信号；
第二延迟链路，用于延迟第二输入信号；
第一相位比较器，用于产生输出信号，该输出信号的逻辑状态依分别通过第一相位比较器的第一和第二输入端输入的第一延迟链路的输出信号和第二输入信号之间的相位差的符号而变化；以及
第二相位比较器，用于产生输出信号，该输出信号的逻辑状态依分别通过第二相位比较器的第一和第二输入端输入的第二延迟链路的输出信号和第一输入信号之间的相位差的符号而变化。
9.根据权利要求8所述的时间数字转换器，其中第一相位比较器和第二相位比较器均包含：
预锁存电路，用于响应于分别通过第一和笫二输入端输入的输入信号产生第一和第二检测信号，其中在由其中一个相位领先的输入信号跃变到第一状态到其中一个相位滞后的输入信号跃变到第二状态的间隔期间，激活第一和笫二检测信号的其中一个；以及
最终锁存电路，用于将在第一和笫二检测信号的之中被激活的信号锁存和反相锁存，以产生第一和笫二锁存信号。
10.根据权利要求9所述的时间数字转换器，其中预锁存电路包含：
锁存器，用于(i)产生第一检测信号，该信号响应于通过第一输入端输入的信号跃变到第一状态而被激活，以及然后响应于通过第二输入端输入的信号跃变到第二状态而被去激活，通过第一输入端输入的信号的相位领先于通过第二输入端输入的信号的相位，(ii)产生第二检测信号，该信号响应于通过第二输入端输入的信号跃变到第一状态而被激活，以及然后响应于通过第一输入端输入的信号跃变到第二状态而被去激活，通过第二输入端输入的信号的相位领先于通过第一输入端输入的信号的相位；以及
第一和第二预充电单元，分别用于预充电第一和笫二检测信号。
11.根据权利要求10所述的时间数字转换器，其中锁存器包含：
第一MOS晶体管，利用通过第一输入端输入的输入信号门控，具有的第一结用于产生第一检测信号；
第二MOS晶体管，利用通过第二输入端输入的输入信号门控，具有的第一结用于产生第二检测信号；
第三MOS晶体管，连接在第一MOS晶体管的第二结和地电位之间，利用第二检测信号门控；
第四MOS晶体管，连接在第二MOS晶体管的第二结和地电位之间，利用第一检测信号门控；
第五MOS晶体管，连接在第一MOS晶体管的第一结和电源电压之间，利用第二检测信号门控；以及
第六MOS晶体管，连接在第二MOS晶体管的第一结和电源电压之间，利用第一检测信号门控。
12.根据权利要求11所述的时间数字转换器，其中第一到笫四MOS晶体管是NMOS，第五和笫六晶体管MOS晶体管是PMOS晶体管。
13.根据权利要求10所述的时间数字转换器，其中第一预充电单元包含利用第一检测信号门控的第一PMOS晶体管以及第二预充电单元包含利用第二检测信号门控的第二PMOS晶体管。
14.根据权利要求9所述的时间数字转换器，其中最终锁存电路包含：
锁存器，用于响应于第一和笫二检测信号产生第一和笫二输出信号；
第一预充电单元，用于响应于第一检测信号预充电第一输出信号；以及
第二预充电单元，用于响应于第二检测信号预充电第二输出信号。
15.根据权利要求14所述的时间数字转换器，其中锁存器包含：
第一MOS晶体管，利用第二输出信号门控，具有的第一结用于产生第一输出信号；
第二MOS晶体管，利用第一输出信号门控，具有的第一结用于产生第二输出信号；
第三MOS晶体管，连接在第一MOS晶体管的第二结和地电位之间，利用第一检测信号门控；
第四MOS晶体管，连接在第二MOS晶体管的第二结和地电位之间，利用第二检测信号门控；
第五MOS晶体管，连接在第一MOS晶体管的第一结和电源电压之间，利用第二输出信号门控；以及
第六MOS晶体管，连接在第二MOS晶体管的第一结和电源电压之间，利用第一输出信号门控。
16.根据权利要求15所述的时间数字转换器，其中第一到笫四MOS晶体管是NMOS，第五和笫六晶体管MOS晶体管是PMOS晶体管。
17.根据权利要求14所述的时间数字转换器，其中第一预充电单元包含利用第一检测信号门控的第一PMOS晶体管以及第二预充电单元包含利用第二检测信号门控的第二PMOS晶体管。
18.一种集成电路，具有用于产生与输入基准时钟信号同步的内部时钟信号的锁定电路，其中内部时钟信号是当在锁定电路输出端的起始内部时钟信号延迟预定时间时得到的信号，在该预定时间内起始内部时钟信号由该输出端发送到在该输出端预定距离处的一个电路的输入端，该锁定电路包含：
内部时钟信号发生器，用于(i)响应于基准时钟信号和反馈信号之间的相位差将基准时钟信号延迟第一延迟时间，控制该反馈信号使之具有与内部时钟信号相同的相位，以及(ii)根据经延迟的基准时钟信号产生预时钟信号和反馈信号；
可变延迟电路，用于(i)响应于预定延迟控制信号组将预时钟信号延迟第二延迟时间，以及(ii)产生起始内部时钟信号；以及
时间数字转换器，用于产生该用于控制可变延迟电路的延迟控制信号组，以降低反馈信号和内部时钟信号之间的相位差。
19.根据权利要求18所述的锁定电路，其中还包含第一和笫二开关，分别由内部时钟信号和反馈信号驱动，能使该第一和笫二开关导通预定一段时间，以将输出信号提供到时间数字转换器。
20.根据权利要求18所述的锁定电路，其中内部时钟信号发生器包含：
相位检测器，用于检测基准时钟信号和反馈信号之间的相位差及产生与该相位差对应的相位差信号；
延迟单元，用于将基准时钟信号延迟第一延迟时间，以产生延迟时钟信号，其中利用相位差信号控制第一延迟时间，以降低基准时钟信号和反馈信号的之间的相位差；
时钟驱动器，由延迟时钟信号驱动，用于产生预时钟信号和辅助时钟信号；以及
镜像延迟电路，用于将辅助时钟信号延迟第三延迟时间，以产生反馈信号，该第三延迟时间反映由预时钟信号到内部时钟信号的延迟时间。
21.根据权利要求20所述的锁定电路，其中预时钟信号和辅助时钟信号是相同信号。
22.根据权利要求18所述的锁定电路，其中时间数字转换器将内部时钟信号和反馈信号之间的相位差转换为数字信号以产生延迟控制信号组。
23.根据权利要求22所述的锁定电路，其中时间数字转换器包含：
多个第一相位比较器，用于顺序延迟内部时钟信号和将所延迟的信号和反馈信号相比较；以及
多个第二相位比较器，用于顺序延迟反馈信号和将所延迟的信号和内部时钟信号相比较；
其中延迟控制信号组由第一相位比较器和第二相位比较器的输出信号组成。
24.根据权利要求18所述的锁定电路，其中时间数字转换器包含：
第一延迟链路，用于延迟第一输入信号；
第二延迟链路，用于延迟第二输入信号；
第一相位比较器，用于产生输出信号，该输出信号的逻辑状态依分别通过第一相位比较器的第一和第二输入端输入的第一延迟链路的输出信号和第二输入信号之间的相位差的符号而变化；以及
第二相位比较器，用于产生输出信号，该输出信号的逻辑状态依分别通过第二相位比较器的第一和第二输入端输入的第二延迟链路的输出信号和第一输入信号之间的相位差的符号而变化。
25.根据权利要求24所述的时间数字转换器，其中第一和笫二相位比较器均包含：
预锁存电路，用于分别响应于通过第一和笫二输入端输入的输入信号产生第一和第二检测信号，其中在由其中一个相位领先的输入信号跃变到第一状态到其中一个相位滞后的输入信号跃变到第二状态的间隔期间，激活第一和笫二检测信号的其中一个；以及
最终锁存电路，用于将在第一和笫二检测信号的之中被激活的信号锁存和反相锁存，以产生第一和笫二锁存信号。
26.根据权利要求25所述的时间数字转换器，其中预锁存电路包含：
锁存器，用于(i)产生第一检测信号，响应于通过第一输入端输入的信号跃变到第一状态而被激活，以及然后响应于通过第二输入端输入的信号跃变到第二状态而被去激活，通过第一输入端输入的信号的相位领先于通过第二输入端输入的信号的相位，(ii)产生第二检测信号，响应于通过第二输入端输入的信号跃变到第一状态而被激活，以及然后响应于通过第一输入端输入的信号跃变到第二状态而被去激活，通过第二输入端输入的信号的相位领先于通过第一输入端输入的信号的相位；以及
第一和第二预充电单元，分别用于预充电第一和笫二检测信号。
27.根据权利要求26所述的时间数字转换器，其中该锁存器包含：
第一MOS晶体管，利用通过第一输入端输入的输入信号门控，具有的第一结用于产生第一检测信号；
第二MOS晶体管，利用通过第二输入端输入的输入信号门控，具有的第一结用于产生第二检测信号；
第三MOS晶体管，连接在第一MOS晶体管的第二结和地电位之间，利用第二检测信号门控；
第四MOS晶体管，连接在第二MOS晶体管的第二结和地电位之间，利用第一检测信号门控；
第五MOS晶体管，连接在第一MOS晶体管的第一结和电源电压之间，利用第二检测信号门控；以及
第六MOS晶体管，连接在第二MOS晶体管的第一结和电源电压之间，利用第一检测信号门控。
28.根据权利要求27所述的时间数字转换器，其中第一到笫四MOS晶体管是NMOS，第五和笫六晶体管MOS晶体管是PMOS晶体管。
29.根据权利要求26所述的时间数字转换器，其中第一预充电单元包含利用第一检测信号门控的第一PMOS晶体管以及第二预充电单元包含利用第二检测信号门控的第二PMOS晶体管。
30.根据权利要求25所述的时间数字转换器，其中最终锁存电路包含：
锁存器，用于响应于第一和笫二检测信号产生第一和笫二输出信号；
第一预充电单元，用于响应于第一检测信号预充电第一输出信号；以及
第二预充电单元，用于响应于第二检测信号预充电第二输出信号。
31.根据权利要求30所述的时间数字转换器，其中锁存器包含：
第一MOS晶体管，利用第二输出信号门控，具有的第一结用于产生第一输出信号；
第二MOS晶体管，利用第一输出信号门控，具有的第一结用于产生第二输出信号；
第三MOS晶体管，连接在第一MOS晶体管的第二结和地电位之间，利用第一检测信号门控；
第四MOS晶体管，连接在第二MOS晶体管的第二结和地电位之间，利用第二检测信号门控；
第五MOS晶体管，连接在第一MOS晶体管的第一结和电源电压之间，利用第二输出信号门控；以及
第六MOS晶体管，连接在第二MOS晶体管的第一结和电源电压之间，利用第一输出信号门控。
32.根据权利要求31所述的时间数字转换器，其中第一到笫四MOS晶体管是NMOS，第五和笫六晶体管MOS晶体管是PMOS晶体管。
33.根据权利要求30所述的时间数字转换器，其中第一预充电单元包含利用第一检测信号门控的第一PMOS晶体管以及第二预充电单元包含利用第二检测信号门控的第二PMOS晶体管。
34.一种锁定方法，用于产生与输入基准时钟信号同步的内部时钟信号，该锁定方法包含以下步骤：
将基准时钟信号延迟第一延迟时间，该第一延迟时间与基准时钟信号和反馈信号之间的相位差相对应，控制该反馈信号使之具有与内部时钟信号相同的相位；
根据经延迟的基准时钟信号产生起始内部时钟信号和辅助时钟信号；
将辅助时钟信号延迟第二延迟时间；
产生反馈信号；
检测内部时钟信号和反馈信号之间的相位差；
将内部时钟信号和反馈信号之间的相位差转换为数字信号；
根据该数字信号产生预定延迟控制信号组；以及
根据延迟控制信号组控制笫二延迟时间以降低反馈信号和内部时钟信号之间的相位差。
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