CN1767055A - 延迟锁定回路及其锁定方法 - Google Patents

延迟锁定回路及其锁定方法 Download PDF

Info

Publication number
CN1767055A
CN1767055A CNA2005100730433A CN200510073043A CN1767055A CN 1767055 A CN1767055 A CN 1767055A CN A2005100730433 A CNA2005100730433 A CN A2005100730433A CN 200510073043 A CN200510073043 A CN 200510073043A CN 1767055 A CN1767055 A CN 1767055A
Authority
CN
China
Prior art keywords
clock
output
signal
order
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100730433A
Other languages
English (en)
Other versions
CN100470670C (zh
Inventor
李铉雨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Covenson wisdom N.B.868 company
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=36723570&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1767055(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1767055A publication Critical patent/CN1767055A/zh
Application granted granted Critical
Publication of CN100470670C publication Critical patent/CN100470670C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明提供一种用以防止卡住故障的半导体存储装置的延迟锁定回路。本发明的DDL包括：缓冲器，用于输出与外部时钟的同相位相对应的第一时钟，并输出与外部时钟的异相位相对应的第二时钟；相位比较器，用于在比较第一时钟与反馈时钟的相位之后，输出控制信号以增加/减少延迟量；移位寄存器，用以依据该控制信号来输出移位信号；多任务单元，用于通过利用相位比较器的输出与移位寄存器的输出来选择第一和第二时钟中的一个。

Description

延迟锁定回路及其锁定方法
技术领域
本发明涉及一种半导体存储装置，尤其涉及一种半导体存储装置的延迟锁定回路以及其锁定方法。
背景技术
通常，系统或电路的时钟信号被用作为用于同步化执行时序和保证零错误高速操作的参考。当外部电路的外部时钟信号用于内部电路时，由于外部时钟信号与内部时钟信号之间的时序间隙(timing gap)，从内部电路产生一种时钟信号跳动。延迟锁定回路(下称DLL)补偿该时钟信号跳动，用于使内部时钟信号的相位等于外部时钟信号的相位。
此外，DLL广泛地应用于含有双重数据率同步动态随机存取存储器(DDR SDRAM)的同步半导体存储装置中，因为它与相锁回路(下称PLL)相比而言具有不受噪声影响的优点。在各种类型的DLL之中，最通常地使用寄存器受控DLL。
同步半导体存储装置中的寄存器受控DLL是通过在接收外部时钟信号、补偿数据与时钟信号路径的延迟值之后，提前反映(fore-reflecting)负延迟，来使数据输出与外部时钟信号同步。
第1图是用于半导体存储装置中的常规寄存器受控DLL的方框图。
如第1图所示，常规的寄存器受控DLL包括：第一时钟缓冲器111、第二缓冲器112、时钟除法器(divider)113、延迟线单元110、相位比较器119、延迟控制信号产生器123、第一DLL驱动器120、第二DLL驱动器121、及延迟模型122。此处，延迟线单元设有第一延迟线114、第二延迟线115、及第三延迟线116。延迟控制信号产生器123设有移位寄存器117及移位控制器118，用以控制第一、第二及第三延迟线114、115及116。
第一时钟缓冲器111接收外部时钟信号/clk，并产生与外部时钟信号的下降沿同步的第一内部时钟信号fall_clk。第二时钟缓冲器112接收外部时钟信号clk，并产生与外部时钟信号clk的上升沿同步的第二内部时钟信号rise_clk。
时钟除法器113将第二内部时钟信号rise_clk除以N，以产生延迟监视时钟dly_in及参考时钟ref，其中N是正整数，且一般将N设定为8。第一DLL驱动器120驱动第一延迟线114的第一延迟内部时钟ifclk，以产生第一DLL时钟fclk_dll，第二驱动器121驱动第二延迟线115的第二延迟内部时钟irclk，并产生第二DLL时钟rclk_dll。
延迟模型122在这样的条件下来实现，即：第三延迟线116的输出与实际的时钟具有相同的时钟路径。相位比较器119将从延迟模型122反馈输出的反馈时钟的上升沿相位与参考时钟ref的上升沿相位做比较。移位控制器118输出移位控制信号SR及SL，用以对第一、第二、第三延迟线114、115、116的时钟相位进行移位，并响应于从相位比较器119输出的控制信号ctrl而输出延迟锁定信号dll_lockb。
移位寄存器117借助移位控制器118的移位控制信号SR和SL，来控制第一、第二、第三延迟线114、115、116的各延迟量，其中：第一、第二、第三延迟线114、115、116分别接收第一内部时钟信号fall_clk、第二内部时钟信号rise_clk、延迟监视时钟dly_in。
此处，被称为复制电路的延迟模型122包含虚设(dummy)时钟缓冲器和虚设负载。
第2A、2B图是描述所需延迟量的时序图，从而可在常规DLL中锁定时钟。
如第2A图所示，在延迟监视时钟dly_in被作为经由延迟模型122反馈的反馈时钟而输出的情况下，反馈的反馈时钟的相位比参考时钟ref的相位超前了预定期间D。因此，延迟单元100将反馈时钟延迟了预定期间D，以使反馈的反馈时钟与参考时钟ref同步。
然而，如第2B图所示，在反馈时钟的上升沿落后于参考时钟ref上升沿的情况下，反馈的反馈时钟被延迟了与反馈的反馈时钟的一个周期相对应的预定延迟时间，并与参考时钟ref上升沿同步。其原因在于，反馈的反馈时钟的延迟量再也无法被减少，因为DLL在DLL的初始工作状态下被预置为使用最少数量的延迟单元。
因此，需要足够数量的延迟单元，用于将反馈的反馈时钟延迟预定的延迟时间，该延迟时间与DLL中反馈的反馈时钟的一个周期相对应。而且在此情况中，应当注意，需要考虑关于最慢工作频率的延迟量。
此外，为了将反馈时钟延迟与时钟信号的一个周期相对应的预定延迟时间，应当放大延迟线单元110，因而毕竟会导致大量电流消耗。事实上，在DLL内的组件之中，延迟线单元通常占有较大面积。而且，由于反馈的反馈时钟被延迟一个周期，然后与参考时钟ref同步，所以出现的问题是必须增大锁定时间。
第3图是说明了用于半导体存储装置中用以克服上述问题的另一常规DLL的方框图。
如第3图所示，相位比较器313比较外部时钟clk的相位与反馈的反馈时钟的相位，然后确定直接将外部时钟施加于延迟线或者将反相的外部时钟施加于延迟线317。因此，按照另一常规DLL，仅预备与工作频率的半个周期相对应的延迟单元数量就足够了。
第4A、4B图是说明另一常规DLL的锁定程序的时序图。
如第4A图所示，反馈的反馈时钟的延迟时间4D少于工作频率的半个周期tCK/2。此此情况下，由于用以使得反馈的反馈时钟与外部时钟clk同步的延迟量大于半个周期tCK/2，所以使用外部时钟条信号/clk，取代外部时钟信号clk。结果，因为反馈的反馈时钟被延迟与tCK/2-tD相对应的延迟时间，所以借助较少的延迟量即可使反馈的反馈时钟同步。
如第4B图所示，延迟时间tD大于一半周期tCK/2，从而由于延迟量少于一半周期tCK/2，所以将外部时钟clk用来延迟所反馈的反馈时钟。
但是，第3图中所示的另一常规DLL还由于如下原因而具有缺点。
也就是，如果反馈的反馈时钟和外部时钟clk相互甚为接近，则相位比较器313无法比较所反馈的反馈时钟的相位和外部时钟clk的相位，在相位比较器313中将发生错误。此处，反馈时钟非常靠近外部时钟的区被称为死区(dead zone)。
第5图是说明了另一常规DLL中发生的上述错误的时序图。
假设反馈时钟具有约为一半周期Tck/2的延迟时间tD，反馈时钟feedback_clk理想地具有与第5图中所示第三时钟信号一样的时序，在这样的理想情况中，相位比较器313命令增加当前的反馈时钟feedback_clkb_i的延迟量，则反馈时钟的feedback_clkb_i的相位被逐渐延迟，以与外部时钟同步。
然而，在实际上发生这样的相位错误，即：实际的反馈时钟feedback_clkb_r的上升沿依据各种不同因素而位于外部时钟clk的上升沿之外。也就是，在反馈时钟feedback_clkb_r在相位比较器313的死区内时或者在施加于DLL的电压被改变时，或者DLL的温度有变化时，可能发生相位错误。因此，相位比较器313依据该相位错误而命令减少延迟量。也就是，相位比较器313命令将反馈时钟feedback_clkb_r的相位超前。然而，由于DLL被预设为经由最小数量的延迟单元来初始实行延迟动作，所以DLL无法对反馈时钟feedback_clkb_r的相位再作任何延迟。
结果，另一常规DLL表现出严重的问题，即：内部时钟无法依据各种不同因素状况而与外部时钟同步。这被称为卡住故障(stuck_fail)。
发明内容
因此，本发明的目的是提供一种防止卡住故障的半导体存储装置的延迟锁定回路。
因此，本发明的另一目的是提供一种防止卡住故障的半导体存储装置的延迟锁定回路锁定方法。
依据本发明的一方面，提供一种具有至少一个延迟线的延迟锁定回路，其包括：缓冲装置，用于输出与外部时钟的同相位相对应的第一时钟，并输出与该外部时钟的异相位相对应的第二时钟；相位比较装置，用于在比较第一时钟与反馈时钟的相位后，输出控制信号以增加/减少延迟量；移位寄存器，用于依据该控制信号来输出移位信号；多任务(multiplexing)装置，用于利用该相位比较器的输出和该移位寄存器的输出来选择该第一与第二时钟中的一个。
依据本发明的另一方面，提供一种具有至少一个延迟线的延迟锁定回路的锁定方法，包括步骤：a)输出与外部时钟的同相位相对应的第一时钟，并输出与该外部时钟的异相位相对应的第二时钟；b)通过比较该外部时钟的相位和反馈时钟的相位，输出命令以增加或减少延迟量；c)依据该命令，输出移位信号以增加或减少延迟量；以及d)利用该命令和该移位信号，选择第一与第二时钟中的一个。
附图说明
从与附图相结合的优选实施例的如下描述中，本发明的上述和其他目的及特征将变得明显，在附图中：
第1图是说明了用于半导体存储装置中的常规寄存器受控DLL的方框图；
第2A、2B图是说明了所需延迟量的时序图，从而内部时钟可在常规DLL中与外部时钟同步；
第3图是说明了用于半导体存储装置中的用以克服上述问题的另一常规DLL的方框图；
第4A、4B图是说明了另一常规DLL的锁定程序的时序图；
第5图是说明了依据另一常规DLL的相位错误的时序图；
第6图是说明了依据本发明优选实施例的半导体存储装置的延迟锁定回路的方框图；
第7、8图是说明了依据本发明优选实施例的DLL锁定程序的时序图；
第9图是说明了依据本发明优选实施例的DLL多任务器的电路图；以及
第10图是说明了依据本发明优选实施例的多任务器的多数表决器的方框图。
具体实施方式
下文将参照附图，具体说明依据本发明优选实施例的半导体存储装置的延迟锁定回路。
第6图是说明了依据本发明优选实施例的半导体存储装置的延迟锁定回路(DLL)的方框图。
如第6图所示，本发明的DLL包括第一及第二输入缓冲器611、612、相位比较器613、移位寄存器614、多任务器选择器615、多任务器616、延迟线617、及输出缓冲器619。依据本发明，本发明的DLL的多任务器选择器615利用移位寄存器的输出及相位比较器613的输出之中的最大移位位MSB及最小移位位LSB。
具体来说，第一输入缓冲器611经由正端子接受收外部时钟信号CLK，经由负端子接收外部时钟杠信号/CLK，以输出上升的时钟信号rclk。也就是，第一输入缓冲器611输出与外部时钟信号CLK的同相(in-phase)相对应的上升时钟信号rclk。第二输入缓冲器612经由正端子接收外部时钟条信号/CLK，经由负端子接收外部时钟信号CLK，以输出下降的时钟信号fclk。也就是，第二输入缓冲器612输出与外部时钟信号CLK的异相位相对应的下降时钟信号fclk。
在初始动作状态时，对多任务器选择器615进行操作，从而多任务器616输出与外部时钟CLK的同相位相对应的预定时钟。在初始动作状态下，多任务器616的上升时钟rclk经过延迟线617内最少数量的延迟单元而被输出。
从延迟线617输出的时钟信号被输入到延迟模型618。然后，相位比较器613比较上升时钟rclk的上升沿相位和从延迟模型618反馈输出的反馈时钟的上升沿相位。也就是，当上升的时钟在反馈的反馈时钟的上升时钟处是逻辑低电平时，相位比较器613输出用以增加延迟量的向上信号UP。反之，当上升的时钟在反馈的反馈时钟的上升时钟处是逻辑高电平时，相位比较器613输出用以减少延迟量的向下信号DN。
第7、8图是说明了依据本发明优选实施例的DLL锁定操作的时序图。
如第7图所示，如果在初始动作状态处从相位比较器613输出向下信号DN，则无法额外地减少延迟量，因此，在此情况下，从多任务器616输入至延迟线617的时钟信号的相位必须被反相，从而下降的时钟fclk取代上升的时钟rclk而被施加于延迟线617。结果，上升的时钟rclk在反馈的反馈时钟的上升沿处变成逻辑低电平，从而相位比较器613输出向上信号UP以增加延迟量。
另一方面，如第8图所示，如果尽管极大地增加延迟线617的延迟量，仍然输出向上信号UP，则输入至延迟线617的时钟相位应当被反相，用于输出向下信号DN以减少延迟量。
第9图是说明了依据本发明优选实施例的DLL的多任务器616的电路图。
如第9图所示，本发明的多任务器616设有：第一NAND门901，用以对最小移位的位信号LSB和向下信号DN执行逻辑NAND操作；第二NAND门902，用以执行最大移位的位信号MSB和向上信号UP；NOR门903，用以执行第一NAND门与第二NAND门901、902的输出；多数表决器(majority voter)904，用以传送由控制信号控制的NOR门903的输出；开关905，用于借助多数表决器904的输出信号来执行切换操作，以及借助重置的条信号/Reset来执行重置操作；锁存器906，用以锁存开关905的输出。此处，开关905配置有：PMOS晶体管，用以输出由重置条信号/Reset控制的电源电压；以及NMOS晶体管，用以输出由多数表决器904控制的接地电压。
第10图是说明了依据本发明优选实施例的多任务器616的多数表决器904的方框图。
在第10图中，多数表决器904配置有：第一、第二及第三D触发器；以及NAND门，其中输入了第一至第三D触发器的输出。具体来说，多任务器616中NOR门903的输出被输入到第一D触发器。此处，依据不同的状况，控制信号可变为上升的时钟或划分后的上升时钟。
如上所述，本发明提供有利的优点：能够防止由外部噪声引起的卡住故障。而且，依据本发明，可利用与工作频率的一半周期相对应的延迟线，以减少不必要的电流消耗。此外，由于未采用除法器(divider)，所以另一优点是可消除相位偏差，尽管是低的工作频率，仍可有助于实现锁定操作。
本申请包含与2004年10月29日在韩国专利局提交的韩国专利申请号KR 2004-87313有关的主题内容，这里通过参照，援引其全篇内容。
尽管已关于特定实施例描述了本发明，但是对于本领域技术人员明显的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下，可做出各种变化和改型。
【符号说明】
100  延迟单元
111  第一时钟缓冲器
112  第二时钟缓冲器
113  时钟除法器
114  第一延迟线
115  第二延迟线
116  第三延迟线
117  移位寄存器
118  移位控制器
119  相位比较器
120  第一DLL驱动器
121  第二DLL驱动器
122  延迟模型
313  相位比较器
314  多任务器控制器
315  多任务器
316  延迟线控制器
317  延迟线
318  延迟模型
319  输出缓冲器
611  第一输入缓冲器
612  第二输入缓冲器
613  相位比较器
614  移位寄存器
615  多任务器选择器
616  多任务器
617  延迟线
618  延迟模型
619  输出缓冲器
901  第一NAND门
902  第二NAND门
903  NOR门
904  多数表决器
905  开关
906  锁存器。

Claims (18)

1.一种具有至少一个延迟线的延迟锁定回路，包括：
缓冲装置，用于输出与外部时钟的同相位相对应的第一时钟，并输出与该外部时钟的不同相位相对应的第二时钟；
相位比较器，用于在比较第一时钟与反馈时钟的相位之后，输出控制信号以增加/减少延迟量；
移位寄存器，用于依据该控制信号来输出移位信号；
多任务装置，用于通过利用该相位比较器的输出和该移位寄存器的输出来选择第一和第二时钟中的一个。
2.如权利要求1所述的延迟锁定回路，其中，当第一时钟落后于反馈时钟而将减少延迟量的控制信号输入于该多任务装置时，该多任务装置选择第二时钟。
3.如权利要求1所述的延迟锁定回路，其中，当该第二时钟超前于反馈时钟而将增加延迟量的控制信号输入于该多任务装置时，该多任务装置选择第一时钟。
4.如权利要求1所述的延迟锁定回路，其中，输入到该多任务装置中的移位寄存器的输出是最大移位的位信号或最小移位的位信号。
5.如权利要求1所述的延迟锁定回路，其中，该相位比较器在第一信号在该反馈时钟的上升沿处是逻辑低电平时输出控制信号以增加延迟量，并在第一信号在该反馈时钟上的升沿处是逻辑高电平时输出控制信号以减少延迟量。
6.如权利要求4所述的延迟锁定回路，其中，该多任务装置包括：
多任务器选择器，用于通过利用该相位比较器的输出与该移位寄存器的输出来选择该第一及第二时钟中的一个；以及
多任务器，用以输出在该缓冲器的第一与第二时钟中所选的一个。
7.如权利要求6所述的延迟锁定回路，其中，该多任务器选择器包括：
第一NAND门，用以对最小移位的位信号和减少延迟量的命令执行逻辑NAND操作；
第二NAND门，用以对最大移位的位信号和增加延迟量的命令执行逻辑NAND操作；
NOR门，用以对第一及第二NAND门的输出执行逻辑NOR操作；
多数表决器，用以在该NOR门的输出维持了预定时间时输出预定信号；
开关，其由该多数表决器的输出进行切换，并由重置信号进行重置；以及
锁存器，用以锁存该开关的输出。
8.如权利要求7所述的延迟锁定回路，其中，该多数表决器包括：
串联连接的第一至第三D触发器，用以接收该多数表决器的NOR门的输出；以及
AND门，用以对该第一至第三D触发器执行逻辑AND操作。
9.如权利要求8所述的延迟锁定回路，其中，该缓冲器包括：
第一输入缓冲器，用以经由其正端子接收外部时钟信号，并经由其负端子接收外部时钟杠信号；以及
第二输入缓冲器，用以经由其负端子接收外部时钟信号，并经由其正端子接收外部时钟杠信号。
10.一种具有至少一个延迟线的延迟锁定回路，包括：
缓冲装置，用于输出与外部时钟的同相位相对应的第一时钟，并输出与外部时钟的异相位相对应的第二时钟；
相位比较装置，用于在比较该外部时钟与反馈时钟的相位之后，输出控制信号以增加/减少延迟量；
移位寄存器，用于依据该控制信号来输出移位信号；以及
多任务装置，用于通过利用该相位比较器的输出和该移位寄存器的输出来选择该第一与第二时钟中的一个。
11.如权利要求10所述的延迟锁定回路，其中，当第二时钟超前于该反馈时钟而将增加延迟量的控制信号输入到该多任务装置时，该多任务装置选择第一时钟。
12.如权利要求10所述的延迟锁定回路，其中，当第一时钟落后于该反馈时钟而将减少延迟量的控制信号输入到该多任务装置时，该多任务装置选择第二时钟。
13.如权利要求10所述的延迟锁定回路，其中，该多任务装置包括：
多任务器选择器，用于通过利用该相位比较器的输出及该移位寄存器的输出，来输出选择信号以选择第一和第二时钟中的一个；以及
多任务器，用以输出来自该缓冲器的第一和第二时钟中的所选时钟。
14.如权利要求13所述的延迟锁定回路，其中，该多任务器选择器包括：
第一NAND门，用以对最小移位的位信号和减少延迟量的命令执行逻辑NAND操作；
第二NAND门，用以对最大移位的位信号和增加延迟量的命令执行逻辑NAND操作；
NOR门，用以对第一和第二NAND门的输出执行逻辑NOR操作；
多数表决器，用以在NOR门的输出维持了预定时间时输出预定信号；
开关，其由该多数表决器进行切换，并由重置信号进行重置；以及
锁存器，用以锁存该开关的输出。
15.一种具有至少一个延迟线的延迟锁定回路的锁定方法，包括下列步骤：
a)输出与外部时钟的同相位相对应的第一时钟和与外部时钟的异相位相对应的第二时钟；
b)通过比较外部时钟的相位与反馈时钟的相位，输出命令以增加或减少延迟量；
c)依据该命令输出移位信号，以增加或减少延迟量；以及
d)通过利用该命令和该移位信号，来选择第一与第二时钟中的一个。
16.如权利要求15所述的锁定方法，其中，当穿过该延迟线的第一和第二时钟中一个时钟的相位被最小地延迟而输入减少延迟量的命令时，执行步骤d)以选择另一时钟。
17.如权利要求15所述的锁定方法，其中，当穿过该延迟线的第一和第二时钟中一个时钟相位被最大地延迟而输入增加延迟量的命令时，执行步骤d)以选择另一时钟。
18.如权利要求15所述的锁定方法，其中，步骤d)包含下列步骤：
d1)通过利用该命令和该移位信号，输出选择信号，用以选择第一和第二时钟中的一个；以及
d2)输出由控制信号控制的第一和第二时钟中的所选时钟。
CNB2005100730433A 2004-10-29 2005-05-30 延迟锁定回路及其锁定方法 Active CN100470670C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040087313 2004-10-29
KR1020040087313A KR100639616B1 (ko) 2004-10-29 2004-10-29 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법

Publications (2)

Publication Number Publication Date
CN1767055A true CN1767055A (zh) 2006-05-03
CN100470670C CN100470670C (zh) 2009-03-18

Family

ID=36723570

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100730433A Active CN100470670C (zh) 2004-10-29 2005-05-30 延迟锁定回路及其锁定方法

Country Status (5)

Country Link
US (1) US6943602B1 (zh)
JP (1) JP4192273B2 (zh)
KR (1) KR100639616B1 (zh)
CN (1) CN100470670C (zh)
TW (1) TWI293520B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101562450B (zh) * 2008-04-16 2012-07-18 北京兆易创新科技有限公司 逐位逼近延迟锁相环电路以及调整时钟信号的方法
CN104184472A (zh) * 2013-05-22 2014-12-03 美格纳半导体有限公司 延迟锁相环电路设备及延迟锁相环锁定方法
CN105913873A (zh) * 2016-04-08 2016-08-31 上海电机学院 一种用于超高速非易失性存储器的精准读时序控制电路
CN106529067A (zh) * 2016-11-23 2017-03-22 中国电子科技集团公司第五十四研究所 一种双时钟触发器、低功耗时钟动态管理电路及管理方法
CN107919149A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件
CN109714145A (zh) * 2018-12-29 2019-05-03 杭州迪普科技股份有限公司 一种多通道数据对齐的方法及装置
CN111868831A (zh) * 2018-03-16 2020-10-30 美光科技公司 用于调整相位混合器电路的设备及方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법
KR100733471B1 (ko) * 2005-02-28 2007-06-28 주식회사 하이닉스반도체 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법
US7428284B2 (en) * 2005-03-14 2008-09-23 Micron Technology, Inc. Phase detector and method providing rapid locking of delay-lock loops
US7274236B2 (en) * 2005-04-15 2007-09-25 Micron Technology, Inc. Variable delay line with multiple hierarchy
US7495494B2 (en) * 2005-05-31 2009-02-24 Agere Systems Inc. Parallel trimming method and apparatus for a voltage controlled delay loop
KR100732760B1 (ko) * 2005-06-29 2007-06-27 주식회사 하이닉스반도체 지연고정루프회로
US7233170B2 (en) * 2005-08-25 2007-06-19 International Business Machines Corporation Programmable driver delay
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
KR100809692B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법
KR100815187B1 (ko) * 2006-08-31 2008-03-19 주식회사 하이닉스반도체 반도체 메모리 장치
TWI328177B (en) * 2007-01-30 2010-08-01 Ind Tech Res Inst Method of evolutionary optimization algorithm for structure design
KR100868015B1 (ko) * 2007-02-12 2008-11-11 주식회사 하이닉스반도체 지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체메모리 장치
KR100910853B1 (ko) * 2007-03-29 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7573307B2 (en) * 2007-08-01 2009-08-11 Texas Instruments Incorporated Systems and methods for reduced area delay locked loop
KR100930404B1 (ko) * 2007-12-10 2009-12-08 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100956770B1 (ko) * 2007-12-10 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100956771B1 (ko) * 2007-12-11 2010-05-12 주식회사 하이닉스반도체 디엘엘 클럭 생성 회로
KR100956774B1 (ko) * 2007-12-28 2010-05-12 주식회사 하이닉스반도체 지연 고정 루프 회로 및 그 제어 방법
KR100902058B1 (ko) * 2008-01-07 2009-06-09 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 제어 방법
KR100962017B1 (ko) * 2008-01-14 2010-06-08 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100929654B1 (ko) * 2008-04-15 2009-12-03 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
US8149038B1 (en) * 2010-03-22 2012-04-03 Altera Corporation Techniques for phase adjustment
KR101046274B1 (ko) * 2010-03-29 2011-07-04 주식회사 하이닉스반도체 클럭지연회로
KR101197462B1 (ko) * 2011-05-31 2012-11-09 주식회사 실리콘웍스 오동기 록 방지 회로, 방지 방법 및 그를 이용한 지연고정루프
KR20130002671A (ko) * 2011-06-29 2013-01-08 에스케이하이닉스 주식회사 반도체 장치
US8638145B2 (en) * 2011-12-30 2014-01-28 Advanced Micro Devices, Inc. Method for locking a delay locked loop
US9876501B2 (en) * 2013-05-21 2018-01-23 Mediatek Inc. Switching power amplifier and method for controlling the switching power amplifier

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3429977B2 (ja) * 1997-05-16 2003-07-28 富士通株式会社 スキュー低減回路及び半導体装置
JP2001060392A (ja) * 1999-08-24 2001-03-06 Mitsubishi Electric Corp 半導体装置
JP2001068650A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体集積回路装置
TW531147U (en) * 2000-09-14 2003-05-01 Foxconn Prec Components Co Ltd Heat sink device assembly
US6759911B2 (en) * 2001-11-19 2004-07-06 Mcron Technology, Inc. Delay-locked loop circuit and method using a ring oscillator and counter-based delay
KR100507877B1 (ko) * 2002-03-28 2005-08-18 주식회사 하이닉스반도체 면적 축소용 알디엘엘 회로
JP2004046686A (ja) * 2002-07-15 2004-02-12 Renesas Technology Corp クロック発生回路

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101562450B (zh) * 2008-04-16 2012-07-18 北京兆易创新科技有限公司 逐位逼近延迟锁相环电路以及调整时钟信号的方法
CN104184472A (zh) * 2013-05-22 2014-12-03 美格纳半导体有限公司 延迟锁相环电路设备及延迟锁相环锁定方法
CN105913873A (zh) * 2016-04-08 2016-08-31 上海电机学院 一种用于超高速非易失性存储器的精准读时序控制电路
CN105913873B (zh) * 2016-04-08 2020-01-24 上海电机学院 一种用于超高速非易失性存储器的精准读时序控制电路
CN107919149A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件
CN107919149B (zh) * 2016-10-06 2021-04-30 爱思开海力士有限公司 半导体器件
CN106529067A (zh) * 2016-11-23 2017-03-22 中国电子科技集团公司第五十四研究所 一种双时钟触发器、低功耗时钟动态管理电路及管理方法
CN106529067B (zh) * 2016-11-23 2019-03-15 中国电子科技集团公司第五十四研究所 一种低功耗时钟动态管理电路及管理方法
CN111868831A (zh) * 2018-03-16 2020-10-30 美光科技公司 用于调整相位混合器电路的设备及方法
CN111868831B (zh) * 2018-03-16 2024-04-09 美光科技公司 用于调整相位混合器电路的设备及方法
CN109714145A (zh) * 2018-12-29 2019-05-03 杭州迪普科技股份有限公司 一种多通道数据对齐的方法及装置
CN109714145B (zh) * 2018-12-29 2021-09-21 杭州迪普科技股份有限公司 一种多通道数据对齐的方法及装置

Also Published As

Publication number Publication date
TWI293520B (en) 2008-02-11
CN100470670C (zh) 2009-03-18
JP4192273B2 (ja) 2008-12-10
US6943602B1 (en) 2005-09-13
TW200614677A (en) 2006-05-01
KR20060038138A (ko) 2006-05-03
KR100639616B1 (ko) 2006-10-30
JP2006129422A (ja) 2006-05-18

Similar Documents

Publication Publication Date Title
CN1767055A (zh) 延迟锁定回路及其锁定方法
CN1716783B (zh) 寄存器控制的延迟锁定回路及其控制方法
CN1794580A (zh) 用于半导体存储器装置中的延迟锁定回路及其方法
CN1487669A (zh) 内部修正占空比的延时锁定环电路及其占空比修正方法
CN1224874C (zh) 安装存储装置不受数量限制的寄存器和存储模块
CN1574086A (zh) 数字延迟锁定回路及其控制方法
CN1158767C (zh) 时间数字转换器以及利用该转换器的锁定电路和方法
CN1801625A (zh) 延时锁定环路及具有该延时锁定环路的半导体存储器
CN1941633A (zh) 延迟锁定回路
CN1499523A (zh) 具有加速模式的寄存器控制的延迟锁定回路
CN101242184B (zh) 基于数字延迟线的频率合成器及相关方法
US7755405B2 (en) DLL circuit and method of controlling the same
KR101046227B1 (ko) Ｄｌｌ 회로
CN1945733A (zh) 半导体存储器件中的延迟锁定操作
CN1945732A (zh) 用于高速半导体存储器装置的延迟锁定环
CN1691203A (zh) 用在半导体存储器件中的工作周期校正设备及方法
CN1941170A (zh) 延迟锁定环路电路
CN1278420C (zh) 半导体器件内的延迟锁定回路
CN1759449A (zh) 多频同步时钟信号发生器
CN1589425A (zh) 无假信号的时钟选择切换
US8023553B2 (en) Circuits for generating delayed high frequency clock signals used in spread-spectrum clocking
CN1941171A (zh) 延迟锁定回路电路
CN1941165A (zh) 延迟锁定回路电路
CN1941177A (zh) 延迟锁定回路电路
CN1447557A (zh) 同步电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: 658868N.B. INC.

Free format text: FORMER OWNER: HAIRYOKSA SEMICONDUCTOR CO., LTD.

Effective date: 20120619

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120619

Address after: new brunswick

Patentee after: 658868N.B. company

Address before: Gyeonggi Do, South Korea

Patentee before: Hairyoksa Semiconductor Co., Ltd.

C56 Change in the name or address of the patentee

Owner name: CONVERSANT INTELLECTUAL PROPERTY N.B.868 INC.

Free format text: FORMER NAME: 658868N.B. INC.

CP01 Change in the name or title of a patent holder

Address after: new brunswick

Patentee after: Covenson wisdom N.B.868 company

Address before: new brunswick

Patentee before: 658868N.B. company