KR101197462B1

KR101197462B1 - 오동기 록 방지 회로, 방지 방법 및 그를 이용한 지연고정루프

Info

Publication number: KR101197462B1
Application number: KR1020110052148A
Authority: KR
Inventors: 문용환; 류영수; 심재륜; 정철수; 김상호
Original assignee: 주식회사 실리콘웍스
Priority date: 2011-05-31
Filing date: 2011-05-31
Publication date: 2012-11-09
Also published as: TWI504151B; CN102811053B; TW201249108A; JP5577381B2; CN102811053A; US20120306551A1; JP2012253762A; US8698527B2

Abstract

본 발명은 지연고정루프에 있어서 하모닉 록이나 스턱 록과 같은 오동기 록이 발생하였을 경우, 이로부터 탈출하는데 사용되는 오동기 록 방지회로, 방지방법 및 이를 이용한 지연고정루프를 개시한 것이다. 오동기 록 방지회로는 하모닉 록을 검출하는 검출기와 스턱 록을 검출하는 검출기로 구성된다. 하모닉 록 검출기는 상기 지연클럭들을 본 발명의 특징적인 방법으로 샘플링되는 복수개의 플립플롭 및 논리부로 구성된다. 하모닉 록 검출기에서는 기준 클럭과 기준클럭으로부터 지연된 복수 개의 지연 클럭들의 상승에지를 비교하여 이들 상승에지가 기준 클럭의 한 주기를 벗어난 경우를 검출한다. 이로 인해 지연고정루프는 하모닉 록 상태를 벗어나 정상 록 상태로 돌아온다. 스턱 록 검출기는 위상검출기의 출력신호와 상기 지연클럭 가운데 하나를 이용한 논리회로로서 논리연산의 결과가 위상검출기를 리셋시킨다. 이 리셋에 의해 지연고정루프는 스턱 록에서 탈출하여 정상 록으로 돌아온다.

Description

오동기 록 방지 회로, 방지 방법 및 그를 이용한 지연고정루프{CIRCUIT AND METHOD FOR PREVENTING FALSE LOCK AND DELAY LOCKED LOOP USING THEREOF}

본 발명은 지연고정루프(DLL: Delay Locked Loop)에 관한 것으로, 특히 기준클럭을 이용하여 다중 위상 클럭(Multi-phase clock)을 생성할 때 오동기 록(False Lock)을 방지하는 기술에 관한 것이다.

일반적으로 지연고정루프(DLL; Delay Locked Loop)는 지연라인(delay line)을 이용하여 기준클럭(REF; Reference Clock)이 지연된 다중위상클럭(multi phase clock)을 생성하는 회로를 말한다.

도 1은 종래 기술에 따른 지연고정루프의 구성을 나타내는 블록도이다.

도 1을 참조하면, 종래 기술에 따른 지연고정루프(30)는 기준클럭(REF)의 N번째 상승에지와 피드백클럭(FEB)의 N-1번째 상승에지의 위상차를 비교하여 위상차에 상응하는 위상차신호(UP, DOWN)를 출력하는 위상검출기(31), 위상차 신호(UP, DOWN)에 상응하는 위상차 전류를 생성하는 차지펌프(charge pump,32), 위상차 전류를 전압신호로 변환하여 제어전압(Vctrl)을 생성하는 저역필터(33), 및 제어전압(Vctrl)에 응답하여 기준클럭(REF)의 지연을 조절함으로써 다중위상클럭(multi phase clock)을 생성하는 전압제어지연라인(34)을 구비한다.

다중위상클럭은 기준클럭(REF)을 일정한 위상차로 지연시킨 지연클럭들로 구성된다. 다중위상클럭 중 기준클럭(REF)을 1주기만큼 지연시킴으로써 기준클럭(REF)에 동기화된 마지막 지연클럭은 위상검출기(31)로 제공되는 피드백클럭(FEB)이 된다.

도 2는 도 1에 도시된 위상검출기의 구성을 나타내는 블록도이다.

도 2를 참조하면, 기준클럭(REF)이 피드백클럭(FEB)보다 위상이 앞서면, 제1 플립플롭(FF1)은 먼저 업신호(UP)를 활성화시켜 출력한다. 제2플립플롭(FF2)은 기준클럭(REF)과 피드백클럭(FEB)의 위상차에 따른 시간 경과 후 다운신호(DOWN)를 활성화시켜 출력한다. 앤드게이트(AD)는 업신호(UP)와 다운신호(DOWN)가 모두 활성화되면 제1플립플롭(FF1)과 제2플립플롭(FF2)을 리셋(reset) 시킨다.

피드백클럭(FEB)이 기준클럭(REF)보다 위상이 앞서면, 제2플립플롭(FF2)은 먼저 다운신호(DOWN)을 활성화시켜 출력한다. 제1플립플롭(FF1)이 위상차에 따른 시간 경과 후 업신호(UP)를 활성화시켜 출력하면, 앤드게이트(AD)는 제1플립플롭(FF1)과 제2플립플롭(FF2)을 리셋(reset) 시킨다.

기준클럭(REF)와 피드백클럭(FEB)의 위상이 동일하면, 제1플립플롭(FF1)과 제2플립플롭(FF2)는 각각 업신호(UP)와 다운신호(DOWN)을 동시에 활성화시켜 앤드게이트(AD)에 의해 스스로 리셋(reset)된다. 피드백클럭(FEB)이 기준클럭(REF)보다 1주기만큼 지연되어 기준클럭(REF)에 동기되면 지연고정루프(30)는 정상적인 록(lock) 상태가 된다.

지연고정루프(30)를 설계할 때 중요한 점은 오동기 록(false lock)이 발생되지 않도록 설계하는 것이다. 지연고정루프(30)의 오동기 록 문제(false lock problem)는 하모닉 록(harmonic lock)과 스턱 록(stuck lock)을 포함한다.

하모닉 록(harmonic lock)이란 기준클럭(REF)으로부터 지연된 신호인 피드백클럭(FEB)의 지연시간이 기준클럭(REF)의 1주기(T1)가 아니라 2주기(T2), 3주기(T4) 및 4주기(T4) 등 1주기의 정수 배 지연 시간인 경우에 지연고정루프(30)가 오동기 록(lock)된 상태를 유지하는 것을 말한다. 하모닉 록은 기준클럭(REF)과 피드백클럭(FEB)이 서로 위상차가 없이 동기화된 상태이므로, 지연고정루프(30)는 하모닉 록 상태를 정상적인 록(lock) 상태로 판단해 버린다

도 3은 종래 지연고정루프가 정상 록 상태인 경우 다중위상클럭의 타이밍도를 나타낸 것이고, 도 4는 종래 지연고정루프가 하모닉 록 상태(2주기)인 경우 다중위상클럭의 타이밍도를 나타낸 것이고, 도 5는 종래 지연고정루프가 다른 하모닉 록 상태(3주기)인 경우 다중위상 클럭의 타이밍도를 나타낸 것이다.

도 3 내지 5에서 다중위상클럭은 제1 지연클럭 내지 제14 지연클럭(CLK1 ~ CLK14)으로 구성되며, 제14 지연클럭은 기준클럭(REF)을 최종적으로 지연시킨 피드백클럭(FEB)이 된다. 다운신호(DOWN) 하부에 표시된 화살표는 각각 기준클럭(REF)과 제1 지연클럭 내지 제14 지연클럭(CLK1 ~ CLK14)의 상승에지(positive edge)를 나타낸다. 여기서 14개의 지연클럭(CLK1 ~ CLK14)으로 구성된 다중위상클럭을 예로 들었으며 각 화살표 사이의 위상차는 동일하다. 그러므로 도3과 같이 정상 록(lock)일 경우에는 그 위상차는 클럭 1주기(1T)를 14개로 균분한 값이 된다. 더나아가, 같은 방식으로, 도 4와 같이 클럭 2주기(2T)의 하모닉 록 상태에서는 그 위상차가 클럭 2주기(2T)를 14개로 균분한 값이 되고, 도 5와 같이 클럭 3주기(3T)의 하모닉 록 상태에서는 그 위상차가 클럭 3주기(3T)를 14개로 균분한 값이 된다.

도 3 내지 도 5를 참조하면, 종래 지연고정루프의 정상적인 록(lock) 상태와 하모닉 록(harmonic lock) 상태에서 공통적으로 기준클럭(REF)과 피드백클럭(FEB)의 위상이 서로 일치된다. 그러므로 종래 지연고정루프는 록 상태와 하모닉 록 상태를 모두 정상적인 록 상태로 판단하는 문제점이 있다.

스턱 록(stuck lock)은 전압제어지연라인(34)의 지연시간이 이미 최소 지연시간에 도달하였음에도 불구하고 지연고정루프(30)가 계속적으로 지연시간을 줄이는 방향으로 동작할 경우에 발생된다. 위상 검출기(31)는 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N-1 번째 상승에지의 위상을 비교하여 위상차신호(UP, DOWN)을 생성하는데, 위상 검출기(31)가 기준클럭(REF)과 피드백클럭(FEB)을 잘못 비교하여 잘못된 위상차신호(UP, DOWN)를 생성하면 스턱 록 상태가 발생된다. 예를들어, 전압제어지연라인(34)이 최소 지연을 가지는 지연고정루프에서, 제어전압(Vctrl)이 전원전압(VDD)에 이미 도달한 경우를 가정해보면, 올바른 동작을 위하여 위상검출기(31)는 다운신호(DOWN)을 발생시켜 제어전압(Vctrl)이 낮아지도록 함에 의해 지연시간을 증가시켜야 한다. 그런데 위상 검출기(31)가 기준클럭(REF)과 피드백클럭(FEB)을 잘못 비교한 결과 제어전압(Vctrl)을 높이는 업신호(UP)를 발생시키면 제어전압(Vctrl)은 이미 최고 전압인 전원전압에 도달해 있기 때문에 이에 고정되어 버려 지연고정루프(30)는 더 이상 동작하지 못하는 스턱 록 상태에 빠지게 된다.

도 6은 종래 지연고정루프가 스턱 록 상태인 경우 다중위상클럭, 비정상 위상차신호 및 정상 위상차신호의 타이밍도를 나타낸 것으로서, 제어전압이 전원전압일 때 전압제어지연라인이 최소 지연을 가지는 지연고정루프를 예로 든 것이다.

도 6을 참조하면, 위상검출기(31)가 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N-1 번째 상승에지를 비교하여 피드백클럭(FEB)이 기준클럭(REF)보다 위상이 앞선다고 판단하여 다운신호(DOWN)인 정상 위상차신호(Normal Signal)를 출력하면 지연고정루프(30)가 올바르게 동작한다.

반면, 위상검출기(31)가 기준클럭(REF)과 피드백클럭(FEB)의 위상을 비교할 때 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N 번째 상승에지를 비교하여 기준클럭(REF)이 피드백클럭(FEB)보다 위상이 앞선다고 잘못 판단하여 비정상적인 업(UP)신호를 출력하면 지연고정루프(30)는 스턱 록 상태가 되어 올바르게 동작하지 못하게 된다.

도 6에 도시되지는 않았지만, 스턱 록은 제어전압(Vctrl)이 접지전압(VSS)일 때 전압제어지연라인(34)이 최소 지연을 가지는 지연고정루프에서도 발생될 수 있다.

제어전압(Vctrl)이 접지전압(VSS)인 경우, 올바른 동작을 위하여 위상검출기(31)는 업신호(UP)를 발생시켜 제어전압(Vctrl)이 높아지도록 하여 지연시간을 감소시켜야 한다. 그런데 위상 검출기(31)가 기준클럭(REF)과 피드백클럭(FEB)을 잘못 비교하여 제어전압(Vctrl)이 낮아지게 하는 다운신호(DOWN)를 발생시키면 제어전압(Vctrl)은 이미 최저 전압인 접지전압(VSS)에 도달해 있기 때문에 이에 고정되어 버려 지연고정루프(30)는 더 이상 동작하지 못하는 스턱 록 상태에 빠지게 된다.

도 7은 종래 지연고정루프의 위상 검출기의 상태도(state diagram)를 나타낸 것이다.

도 7을 참조하면, 기준클럭(REF)이 피드백클럭(FEB)보다 위상이 앞서면(Early REF) 업신호(UP)가 활성화('1')되고, 피드백클럭(FEB)이 기준클럭(REF)보다 위상이 앞서면(Late REF) 다운신호(DOWN)가 활성화('1')된다. 기준클럭(REF)과 피드백클럭(FEB)의 위상이 일치되어 서로 동기화 되면(Same REF & FEB) 최종적으로 업신호(UP)와 다운신호(DOWN)가 비활성화('0') 상태로 유지되어 록 상태를 그대로 유지하게 된다. 그러나, 도 7로부터 종래 지연고정루프의 위상 검출기의 상태도는 하모닉 록 및 스턱 록 등의 오동기(false lock)를 방지하기 위한 기능이 구비되어 있지 않음을 알 수 있다.

근래 들어, 지연고정루프(DLL)에서 오동기 록을 방지하고 록 레인지(lock range)를 확대하기 위한 연구가 활발하게 진행되고 있다. 그 중 하나는 리셋 회로(reset circuitry)를 구비한 위상검출기를 이용하는 방법이다(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 37, NO. 11, NOVEMBER 2002)(명칭: A Low-Power Small-Area +-7.28-ps-Jitter 1-GHz DLL-Based Clock Generator, 이하 '참고논문1'이라 칭함).

그러나, 참고논문1에 개시된 방법은, 최초 지연고정루프(DLL)가 동작하기 전 항상 전압제어지연라인(VCDL)의 지연이 가장 작은 시점부터 시작되어야 한다는 점과, 전압제어지연라인(VCDL)의 지연 범위(VCDL_delay)는 "0 < VCDL_delay < 1.5주기"를 만족해야만 하는 제약이 있다.

또한 참고논문1에 개시된 방법은 어떤 이유로 인하여 지연고정루프(DLL)의 초기 상태가 달라지거나, 지연고정루프(DLL) 동작 중 다양한 요인으로 인하여 위상검출기가 피드백클럭과 기준클럭을 잘못 비교하는 동작이 단 한번이라도 발생되는 경우에는 스턱 록이 발생될 수 있다.

지연고정루프(DLL)에서 오동기 록을 방지하고 록 레인지(lock range)를 확대하기 위한 또 다른 예로는 레플리카 지연라인(Replica Delay Line)을 이용한 방법을 들 수 있다(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 3, MARCH 2000)(명칭: An All-Analog Multiphase Delay-Locked Loop Using a Replica Delay Line for Wide-Range Operation and Low-Jitter Performance, 이하 '참고논문2'라 칭함).

참고논문2에서는 레플리카 지연라인(Replica delay line)을 이용한 광대역 지연고정루프(wide-range DLL)를 제안하고 있다. 참고문헌2에 개시된 방법에서 레플리카 지연라인은 전류제어형 위상검출기(CSPD,Current Steering Phase Detector)와 저역필터로 구성되며, 전류제어형 위상검출기(CSPD)의 차지펌프의 전류비율(Ip : In)은 정확하게 설정되어야 만 하는 문제점이 있다.

그러나, 참고논문2에서 제안하는 광대역 지연고정루프(DLL)는 기준클럭의 듀티비가 일정한 비율, 예컨대 50%일 때에만 사용 가능하고, 레플리카 지연라인에서 사용되는 전류펌프의 전류비율 역시 정확하게 설계하여야만 하는 많은 어려움이 있다.

따라서, 본 발명의 목적은 기준클럭을 지연시켜 동기화된 다중 위상 클럭을 생성할 때, 하모닉 록 상태를 검출하여 오동기 록(false lock)를 방지하는 오동기 록 방지회로 및 지연고정루프를 제공하는 데 있다.

본 발명의 또 다른 목적은 기준클럭을 지연시켜 동기화된 다중 위상 클럭을 생성할 때, 스턱 록 상태를 검출하여 스턱 록 상태를 방지하는 오동기 록 방지회로 및 지연고정루프를 제공하는 데 있다.

본 발명의 목적들은 앞에서 언급한 목적으로 제한되지 않는다. 본 발명의 다른 목적 및 장점들은 아래 설명에 의해 더욱 분명하게 이해될 것이다.

상기 기술적 과제를 해결하기 위한 본 발명의 오동기 록 방지회로는, 기준 클럭 신호로부터 지연된 복수 개의 지연 클럭 신호들을 만들고, 이 복수 개의 지연 클럭 신호들 가운데 적어도 하나 이상의 클럭들의 천이 에지(transition edge)가 기준 클럭 신호의 한 주기 내를 벗어나 2주기, 3주기 등의 정수 배 주기에서 오동기된 록(lock) 상태를 검출하고, 이에서 탈출하도록 하는 검출기를 구비한다. 이 검출기의 한 실시예는 복수개의 플립플롭으로 이루어진 클럭 샘플러와, 복수 개의 플립플롭으로 이루어진 다른 샘플러와, 논리연산부로 구성되고, 지연클럭들의 샘플링에 의해 오동기 록 상태를 검출한다.

상기 본 발명의 다른 기술적 과제를 해결하기 위한 본 발명의 지연고정루프는, 기준 클럭과 상기 피드백 클럭의 위상차를 검출하는 위상 검출기, 이 검출의 결과에 대응하여 전류를 쏘오싱(sourcing)하거나 전류를 싱킹(sinking)하는 차지 펌프(charge pump); 제어전압을 발생시키는 저역통과필터 제어전압의 변화에 따라 각 지연 시간 간격들이 늘어나거나 줄어드는 복수 개의 지연 클럭들을 발생하는 전압제어지연라인의 복수 개의 지연 클럭들을 이용하여 기준 클럭과 피드백 클럭의 오동기 록(false lock)을 검출하는 오동기 록 방지 회로를 구비한다. 이 오동기 록 방지 회로에는 서로 다른 원인을 가지는 두 가지 종류의 오동기 록을 각각 검출하는 검출기가 하나 이상이 포함된다.

상기 또 다른 기술적 과제를 해결하기 위한 본 발명의 오동기 록 방지회로는, 위상 검출기의 출력 신호와 기준클럭으로부터 지연된 복수 개의 지연 클럭 가운데 하나를 선택한 뒤 논리 연산을 수행하고, 연산 결과에 의해 오동기 록이 발생하였음을 검출하게 되고, 이 검출에 의해 결국 위상 검출기는 리셋되어 오동기 록으로부터 탈출 가능케 하는 오동기 록 검출기가 포함된다.

본 발명은 지연고정루프의 하모닉 록 상태를 검출함에 있어서 지연클럭들의 상승에지를 이용하여 하모닉 록 상태를 검출하므로 기준클럭의 듀티비에 영향을 받지 않고 오동기 록을 방지할 수 있으며, 지연클럭들 중 하나를 선택하여 하모닉 록 상태 검출을 위한 샘플링클럭으로 사용하므로써 최대 지연 범위를 확장시킬 수 있는 효과가 있다.

또한 본 발명은 기준클럭과 피드백클럭을 잘못 비교하는 경우 활성화되는 스턱록 신호를 이용하여 위상검출기를 리셋시킬 수 있으므로, 지연고정루프가 스턱 록 상태에 빠지는 것을 방지할 수 있는 또 다른 효과가 있다.

도 1은 종래 기술에 따른 지연고정루프의 구성을 나타내는 블록도이다.
도 2는 도 1에 도시된 위상검출기의 구성을 나타내는 블록도이다.
도 3은 종래 지연고정루프가 정상적인 록 상태인 경우 다중위상클럭의 타이밍도이다.
도 4는 종래 지연고정루프가 하모닉 록 상태(2주기)인 경우 다중위상클럭의 타이밍도이다.
도 5는 종래 지연고정루프가 하모닉 록 상태(3주기)인 경우 다중위상 클럭의 타이밍도이다.
도 6은 종래 지연고정루프가 스턱 록 상태인 경우 다중위상클럭, 비정상 위상차신호 및 정상 위상차신호의 타이밍도이다.
도 7은 종래 지연고정루프의 위상 검출기의 상태도(state diagram)를 나타낸 것이다.
도 8은 본 발명의 일실시예에 따른 지연고정루프의 블록도이다.
도 9는 도 8의 오동기 록 방지회로의 구성을 나타내는 블록도이다.
도 10은 도 9에 도시된 하모닉록 검출기의 일실시에 따른 구현 예를 보인 회로도이다.
도 11은 정상 록상태일 때 하모닉 록 검출기의 동작 타이밍도이다.
도 12는 정상 록 상태를 검출할 수 있는 최대 범위를 나타내는 하모닉 록 검출기의 동작 타이밍도이다.
도 13은 정상 록 상태를 검출할 수 있는 최대 범위를 벗어난 경우 하모닉 록 검출기의 동작 타이밍도이다.
도 14는 전압제어지연라인에서 출력되는 피드백클럭의 지연시간이 기준클럭의 2주기 사이에 있는 경우 하모닉 록 검출기의 동작 타이밍도이다.
도 15는 전압제어지연라인에서 출력되는 피드백클럭의 지연시간이 기준클럭의 3주기 사이에 있는 경우 하모닉 록 검출기의 동작 타이밍도이다.
도 16은 피드백클럭의 지연시간이 기준클럭의 1 주기보다 작은 경우 하모닉 록 검출기의 동작 타이밍도이다.
도 17은 도 9에 도시된 스턱 록 검출기의 일실시 구현예를 보인 회로도이다.
도 18은 도 8에 도시된 위상검출기의 블록도이다.
도 19는 전압제어지연라인의 지연시간이 기준클럭의 0.5 주기보다 작을 때, 기준클럭과 피드백클럭을 올바르게 비교하는 경우 위상검출기와 스턱 록 검출기의 동작 타이밍도이다.
도 20은 전압제어지연라인의 지연시간이 기준클럭의 0.5주기 보다 작을 때, 기준클럭과 피드백클럭을 잘못 비교하는 경우 위상검출기와 스턱 록 검출기의 동작 타이밍도이다.
도 21은 정상 록 상태를 판단할 수 있는 최대 범위 내에서, 기준클럭과 피드백클럭을 올바르게 비교하는 경우 위상검출기와 스턱 록 검출기의 동작 타이밍이다.
도 22는 정상 록 상태를 판단할 수 있는 최대 범위 내에서, 기준클럭과 피드백클럭을 잘못 비교하는 경우 위상검출기와 스턱 록 검출기의 동작 타이밍도이다.
도 23은 도8에 도시된 위상검출기의 상태도(state diagram)를 나타낸 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다. 본 명세서의 설명 과정에서 이용되는 숫자, 예를 들면, 제1, 제2 등은 동일 또는 유사한 개체를 구분하기 위한 식별 기호에 불과하다.

도 8은 본 발명의 일실시예에 따른 지연고정루프의 블록도이다.

도 8을 참조하면, 본 발명의 일실시예에 따른 지연고정루프(600)는 오동기 록 방지회로 (100), 위상 검출기(200), 차지 펌프(300), 저역필터(400) 및 전압제어지연라인(VCDL: Voltage Controlled Delay Line)(500)을 포함한다. 지연고정루프(600)는 전압제어지연라인(500)을 통하여 기준클럭(REF)을 1주기만큼 지연시켜 피드백클럭(FEB)을 생성하고 기준클럭(REF)과 피드백클럭(FEB)을 동기화 시키는 동작을 한다.

전압제어지연라인(500)은 제1 지연소자(DL1) 내지 제14 지연소자(DL14)를 포함하며, 저역필터(400)를 통해 공급되는 제어전압(Vctrl)에 응답하여 기준클럭(REF)의 위상 지연을 조절하여 지연클럭들(CK1~CK14)을 생성한다. 전압제어지연라인(500)은 제어전압(Vctrl)이 전원전압(VDD)일 때 최소 지연을 가지며, 제어전압(Vctrl)이 점점 낮아지면 지연시간이 증가하는 구조를 가진다.

제어전압(Vctrl)이 전원전압(VDD)일 때 전압제어지연라인(500)으로 하여금 최소 지연을 갖도록 할 것인지, 아니면 제어전압(Vctrl)이 접지전압(VSS)일 때 전압제어지연라인(500)으로 하여금 최소 지연을 갖도록 할 것인지의 여부는 설계자의 선택에 따라 달라질 수 있다.

지연클럭들(CK1~CK14)은 제1 지연소자(DL1) 내지 제14 지연소자(DL14)에 대응하여 생성된 제1 지연클럭(CK1) 내지 제14 지연클럭(CK14)을 포함한다. 제1지연클럭(CK1) 내지 제14지연클럭(CK14)들 간의 위상차는 서로 동일하다. 정상 록 상태에서 지연클럭들(CK1~CK14)간 위상차는 기준클럭(REF)의 1주기 시간을 지연클럭 갯수인 14로 나눈 값일 수 있다.

지연클럭들(CK1~CK14) 중 마지막으로 출력되는 최종 지연클럭인 제14지연클럭(CK14)은 위상검출기(200)로 입력되는 피드백클럭(FEB)으로 사용될 수 있다. 지연클럭들(CK1~CK14) 중 제4지연클럭(CK4), 제6지연클럭(CK6), 제8지연클력(CK8), 제10지연클럭(CK10), 및 제12지연클럭(CK12)는 오동기 록 방지회로 (100)로 입력되는 샘플링클럭으로 사용될 수 있다. 지연클럭들(CK1~CK14) 중 중간 정도의 지연을 가지는 지연클럭, 예를 들면 제5지연클럭(CK5)은 오동기 록 방지회로(100)로 입력되는 중간지연클럭으로 사용될 수 있다.

오동기 록 방지회로 (100)에서는 기준클럭(REF)을 클럭 CK4, CK6, CK8, CK10 및 CK12을 이용하여 샘플링한 후 하모니 록신호(HD)를 생성하며, 위상차신호(UP, DOWN)와 중간지연클럭(CK5)을 이용하여 스턱 록 신호(RST_CONT)를 생성한다. 위상차신호(UP, DOWN)는 제어전압(Vctrl)을 낮추는 다운신호(DOWN)와 제어전압(Vctrl)을 높이는 업신호(UP)를 포함한다.

위상검출기(200)는 기준클럭(REF)과 피드백클럭(FEB)의 위상차를 비교하여 기준클럭(REF)과 피드백클럭(FEB)의 위상차에 따른 위상차신호(UP, DOWN)를 출력한다. 위상검출기(200)는 기준클럭(REF)의 위상이 피드백클럭(FEB)의 위상보다 앞서는 경우 업신호(UP)를 활성화시켜 출력하고, 피드백클럭(FEB)의 위상이 기준클럭(REF)의 위상보다 앞서는 경우 다운신호(DOWN)를 활성화시켜 출력한다.

위상 검출기(200)는 기준클럭(REF)과 피드백클럭(FEB)을 올바르게 비교하기 위해 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N-1 번째 상승에지를 비교한다. 피드백클럭(FEB)의 N-1 번째 상승에지는 기준클럭의(REF)의 N 번째 상승에지가 전압제어지연라인(500)을 통하여 한 주기(1T) 지연된 것이다.

위상검출기(200)는 하모니 록 신호가 활성화되어 입력되면, 전압제어지연라인(500)의 위상지연을 줄일 수 있는 위상차신호(UP)를 생성한다. 위상검출기(200)는 스턱 록 신호(RST_CONT)가 활성화되어 입력되면, 리셋되어 기준클럭(REF)와 피드백클럭(FEB)을 올바르게 비교하는 동작을 처음부터 다시 수행한다.

차지펌프(300)는 업신호(UP)에 응답하여 업전류(up current)를 생성하고, 다운신호(DOWN)에 응답하여 다운전류(down current)를 생성한다. 차지펌프(300)는 전원전압(VDD)과 그라운드(GND) 사이에 직렬로 연결된 PMOS트랜지스터(P1)와 NMOS 트랜지스터(N1)를 포함할 수 있다. PMOS트랜지스터(P1)의 제어단자에는 인버터(I1)를 통하여 업신호(UP)가 입력되고, NMOS트랜지스터(N1)의 제어단자에는 다운신호(DOWN)가 입력되는 것이 바람직하다.

저역필터(400)는 업전류 또는 다운전류를 전압신호로 변환한 다음, 고주파 성분이 제거된 제어전압(Vctrl)을 생성한다. 저역필터(400)는 차지펌프(300) 출력단에 일단이 연결되고 그라운드(GND)에 타단이 연결된 커패시터(C1)을 포함할 수 있다.

도 9는 도 8의 오동기 록 방지회로의 구성을 나타내는 블록도이다.

도 9를 참조하면, 오동기 록 방지회로(100)는 클럭 신호 CK4, CK6, CK8, CK10 및 CK12을 가지고서 기준클럭(REF)를 샘플링한 뒤, 하모니 록 신호(HD)를 생성하는 하모닉 록 검출기(110)를 포함한다. 오동기 록 방지회로(100)는 위상차신호(UP, DOWN)와 중간지연클럭(CK5)을 이용하여 스턱 록 신호(RST_CONT)를 생성하는 스턱 록 검출기(120)을 포함한다. 오동기 록방지회로(100)는 하모니 록 검출기(110) 또는 스턱 록 검출기(120)만 구비하여도 되고, 하모니 록 검출기(110) 및 스턱 록 검출기(120) 둘 다 구비하여도 무방하다.

도 10은 도 9에 도시된 하모닉 록 검출기의 일실시에 따른 구현 예를 보인 회로도이다.

도 10을 참조하면, 하모닉 록 검출기(110)는 분주기(111), 제1샘플러(112A) 및 제2샘플러(112B), 앤드게이트(113)를 포함한다.

분주기(111)는 기준클럭(REF)으로부터 2분주된 2분주신호(REF_2)를 출력한다.

제1샘플러(112A)는 제1 내지 제5플립플롭(FF11-FF15)을 포함한다. 2분주신호(REF_2)는 클럭신호CK4,CK6,CK8,CK10,CK12에 의해 제1 내지 제5플립플롭(FF11-FF15)에서 각각 샘플된 다음, 출력신호(Q11-Q15)로 변환된다. 제1 내지 제5플립플롭(FF11-FF15)은 D형 플립플롭인 것이 바람직하다.

제2샘플러(112B)는 제6 내지 제9플립플롭(FF21-FF24)을 포함한다. 제 1 샘플러(112A)의 출력신호들(Q11-Q15) 가운데Q11, Q12, Q13, Q14는 Q12, Q13, Q14 및 Q15를 클럭 신호로 인식하도록 설계된 제6 내지 제9플립플롭(FF21-FF24)에서 재차로 각각 샘플된 다음 출력신호(Q21-Q24)로 변환된다. 제6 내지 제9플립플롭(FF21-FF24)은 D형 플립플롭인 것이 바람직하다.

앤드게이트(113)는 제6 내지 제9플립플롭(FF21-FF24)에서 출력되는 출력신호(Q21-Q24)를 앤드연산하여 하모닉 록 신호(HD)를 출력한다.

이하, 하모닉 록 검출기(110)가 하모닉 록을 검출하는 원리에 대하여 좀 더 상세히 설명하면 다음과 같다.

제1샘플러(112A)에서 사용되는 클럭신호CK4,CK6,CK8,CK10 및 CK12의 상승에지가 기준클럭(REF)의 1 주기 구간 내에 모두 존재할 때, 하모닉 록 검출기(110)는 하모닉 록 신호(HD)를 '하이'로 출력하여 지연고정루프(DLL, 600)가 정상동작하도록 한다. 하모닉 록 신호(HD)가 '하이'로 출력될 때 위상 검출기(200)는 기준클럭(REF)과 피드백클럭(FEB)의 위상을 비교하여 업신호(UP)나 다운신호(DOWN)를 출력한다. 즉, 하모닉 록은 발생되지 않은 상태이므로 지연고정루프는 업신호(UP) 또는 다운신호(DOWN)에 의해 기준클럭(REF)와 피드백클럭(FEB)의 동기상태를 지속적으로 유지하는 정상 록 상태에 있다.

제1샘플러(112A)에서 사용되는 클럭CK4,CK6,CK8,CK10 및 CK12의 상승에지 중 하나 이상이 기준클럭(REF)의 1 주기 구간 내에, 존재하지 않을 때, 하모닉록 검출기(110)는 하모닉 록 상태가 발생하였거나, 또는 올바른 록 상태를 검출할 수 있는 범위를 벗어난 것으로 판단하고 하모니 록 신호(HD)를 '로우'로 활성화시켜 출력한다(active low). 하모니 록 신호(HD)가 '로우'로 출력되면 하모닉 록이 발생되었음을 의미하므로 위상 검출기(200)는 기준클럭(REF)과 피드백클럭(FEB)의 위상차가 어떠한지에 상관없이 전압제어지연라인(500)의 지연시간을 줄이는 위상차 신호(DOWN)를 출력한다. 이 동작에 의해 피드백클럭(FEB)의 지연시간은 점차 줄어들고, 마침내 기준클럭(REF)로부터 한 주기의 지연을 가질 때 정상적인 록 상태에 머무르게 된다.

위의 설명에서는 클럭의 상승에지(rising edge)의 존재유무로 하모닉 록의 발생여부를 판단하였지만 설계의 변경에 따라서는 클럭의 하강에지(falling edge)의 존재유무로 하모닉 록의 발생여부를 판단 가능함은 물론이다.

본 실시예의 하모닉 록 검출기(110)는 하모닉 록 상태를 검출 하면 하모니록 신호(HD)를 '로우'로 활성화시켜 출력하고, 하모닉록 상태를 검출하지 못하면 하모니 록신호를 '하이'로 출력하는 것을 예시적으로 설명하였지만, 본 발명은 이에 한정되지 아니하며, 하모니 록 신호(HD)를 다른 로직 레벨로 출력할 수도 있다.

또한 제1샘플러(112A)가 5개의 플립플롭(FF11-FF15)을 이용하여 2분주신호(REF_2)를 샘플링하고, 제2샘플러(112B)가 4개의 플립플롭(FF21-FF24)을 이용하여 제1내지 제4샘플링신호(Q11-Q14)를 샘플링하는 것을 예로 하여 설명하였으나, 플립플롭의 개수 및 분주신호는 적용하는 회로 및 환경에 따라 다양하게 바뀔 수 있다.

도 11은 정상 록 상태일 때 하모닉 록 검출기의 동작 타이밍도이다. 도 11에 도시된 "4","6","8","10","12"는 하모닉 록 검출에 사용된 클럭 신호CK4,CK6,CK8,CK10 및 CK12의 상승에지(positive edge,rising edge)를 의미한다.

도 11을 참조하면, 기준클럭(REF)의 매 주기 내에 클럭 신호 CK2, CK4, CK6, CK8, CK10 및 CK12의 모든 상승에지가 존재하므로 하모닉 록 검출기(110)는 하모닉 록 신호(HD)를 '하이'로 출력한다. 이는 지연고정루프(600)가 정상동작 상태임을 의미한다. 이 경우, 제1샘플러(112A)의 제1내지 제5플립플롭(FF11-FF15)은 클럭신호 CK4, CK6, CK8, CK10 및 CK12간의 지연간격과 동일한 지연간격을 가지는 제1내지 제5출력신호(Q11-Q15)를 출력한다.

제2샘플러(112B)의 제6 내지 제9플립플롭(FF21-FF24)은 제1 내지 제4출력신호(Q11-Q14)를 제2내지 제5출력신호(Q12-Q15)를 가지고서 각각 샘플링한다. 제2내지 제5출력신호(Q12-Q15)의 상승에지 지점에서 제1내지 제4출력신호(Q11-Q14)가 각기 '하이' 상태이므로 제6 내지 제9출력신호(Q21-Q24)를 모두 '하이'로 출력한다. 따라서, 앤드게이트(113)는 하모니 록 신호(HD)를 '하이'로 출력하여 정상적인 록 상태임을 알린다.

도 12는 정상 록 상태를 검출할 수 있는 최대 범위를 나타내는 하모닉 록 검출기의 동작 타이밍도이다.

도 12를 참조하면, 제1내지 제5플립플롭(FF11-FF15)의 클럭 CK4, CK6, CK8, CK10 및 CK12 의 상승에지 중에서 위상이 가장 늦은 제12지연클럭(CK12)의 상승에지 "12"가 기준클럭(REF)의 상승에지와 일치하는 지점에 위치한다. 이와 같은 상태는 하모닉 록 검출기(110)가 올바른 록 상태를 검출할 수 있는 최대 범위를 나타낸다. 이와 같은 경우 모든 클럭 신호 CK4, CK6, CK8, CK10 및 CK12의 상승에지가 기준클럭(REF)의 매 주기 구간 내에 존재하므로 하모닉 록 검출기(110)의 앤드게이트(113)는 하모닉 록 신호(HD)를 '하이'로 출력한다. 따라서, 지연클럭들(CK1~CK14) 중 클럭 신호 CK4, CK6, CK8, CK10 및 CK12 와는 다른 위상을 가진 지연클럭들을 샘플링클럭으로 사용하는 경우, 하모닉록 검출기(110)가 정상 록 상태를 검출할 수 있는 최대 범위는 변경될 수 있다.

도 13은 정상 록 상태를 검출할 수 있는 최대 범위를 벗어난 경우 하모닉 록 검출기의 동작 타이밍도이다.

도 13을 참조하면, 클럭 신호 CK4, CK6, CK8, CK10 및 CK12의 상승에지 중에서 위상이 가장 늦은 제12지연클럭(CK12)의 상승에지 "12"는 기준클럭(REF)의 1 주기를 벗어나는데 비해, 제2지연클럭(CK2)에서 제10지연클럭(CK10)의 상승에지 "10"까지는 기준클럭(REF)의 1 주기 내에 속하는 것을 알 수 있다.

기준클럭(REF)의 매 주기 내에 클럭 CK4, CK6, CK8, CK10 및 CK12 의 모든 상승에지가 존재하지 아니하므로 하모닉 록 검출기(110)의 앤드게이트(113)는 하모닉 록 신호(HD)를 '로우'로 활성화시켜 출력한다. 이는 하모닉 록이 발생하였음을 의미한다. 하모닉 록 신호(HD)가 '로우'로 활성화되어 출력되면, 지연고정루프(600)의 위상검출기(200)는 하모닉 록을 제거할 수 있게끔 전압제어지연라인(500)의 지연 시간을 줄이는 방향으로 동작한다.

이를 보다 구체적으로 설명한다. 위와 같이 하모닉 록이 발생한 경우, 제1샘플러(112A)의 제5플립플롭(FF15)은 제12지연클럭(CK12)의 상승에지 지점에서 2분주신호(REF_2)의 논리 레벨을 샘플링하여 제5출력신호(Q15)를 출력한다.

제2샘플러(112B)의 제6내지 제9형플립플롭(FF21-FF24)은 제1내지 제4출력신호(Q11-Q14)를 제2내지 제5 출력신호(Q12-Q15)로 각각 샘플링한다. 제2내지 제4출력신호(Q12-Q14)의 상승에지 지점에서 제1내지 제3출력신호(Q11-Q13)가 각기 '하이' 상태이므로 제6내지 제8플립플롭(FF21-FF23)은 제6내지 제8출력신호(Q21-Q23)를 '하이'로 출력한다. 반면에, 제5출력신호(Q15)의 상승에지 지점에서 제4출력신호(Q14)가 '로우' 상태이므로 제9플립플롭(FF24)은 제9출력신호(Q24)를 '로우'로 출력한다. 따라서, 하모닉 록 검출기(110)의 앤드게이트(113)는 하모니 록 신호(HD)를 '로우'로 출력하여 하모니 록이 발생하였음을 알린다.

도 14 및 도 15는 전압제어지연라인에서 출력되는 피드백클럭(FEB)의 지연시간이 각각 기준클럭의 2주기 및 3주기 사이에 있을 경우 하모닉 록 검출기(110)의 동작 타이밍도이다.

도 14를 참조하면, 피드백클럭(FEB)의 지연시간이 기준클럭(REF)의 2 주기 사이에 있을 경우, 기준클럭(REF)의 1주기 범위를 벗어나 처음 맞이하는 신호인 제8지연클럭(CK8)에 의해 제2샘플러(112B)의 제7플립플롭(FF22)에서 '로우'의 신호가 출력된다. 이에 따라, 하모닉 록 검출기(110)의 앤드게이트(113)는 하모니 록 신호(HD)를 '로우'로 출력하여 하모닉 록 상태가 발생하였음을 알린다.

도 15를 참조하면, 피드백클럭(FEB)의 지연시간이 기준클럭(REF)의 3 주기 사이에 있을 경우, 기준클럭(REF)의 1주기 범위를 첫 번째로 벗어나 처음 맞이하는 신호인 제6지연클럭(CK6)에 의해 제2샘플러(112B)의 제6플립플롭(FF21)에서 '로우'의 신호(Q21)가 출력된다. 이에 따라, 하모닉 록 검출기(110)의 앤드게이트(113)는 하모니 록 신호(HD)를 '로우'로 출력하여 하모닉 록 상태가 발생하였음을 알린다.

도 16은 피드백클럭(FEB)의 지연시간이 기준클럭의 1 주기보다 작은 경우 하모닉 록 검출기의 동작 타이밍도이다.

도 16을 참조하면, 모든 지연클럭들(CK1-CK14)의 상승에지가 기준클럭(REF)의 1 주기 내에 존재하므로 하모닉 록 검출기(110)는 정상 록 상태인 것으로 판단하여 하모니 록신호(HD)를 '하이'로 출력한다.

그런데, 비록 모든 지연클럭들(CK1-CK14)의 상승에지가 기준클럭(REF)의 1 주기 내에 존재하고, 또 피드백클럭(FEB)의 지연시간 역시 기준클럭(REF)의 1 주기보다 작다 하더라도, 위상검출기(200)가 잘못된 위상차 신호, 예를 들면 업신호(UP)를 생성해버리면, 지연고정루프(600)가 전압제어지연라인(500)의 지연시간을 줄이는 방향으로 동작하게 되므로, 스턱 록(stuck lock) 상태가 발생될 수 있다.

이하, 스턱 록(stuck lock) 발생에 대해 설명한다. 도 17은 도 9에 도시된 스턱 록 검출기의 일실시 구현예를 보인 회로도이다.

도 17을 참조하면, 스턱 록 검출기(120)는 중간지연클럭(CK5)의 상승에지를 기준으로 미리 설정된 폭을 갖는 상승에지검출신호(RST_CK)를 생성하는 상승에지 검출부(121), 업신호(UP)와 상승에지검출신호(RST_CK)를 앤드연산하는 제2앤드게이트(AD12), 다운신호(DOWN)와 상승에지검출신호(RST_CK)를 앤드연산하는 제3앤드게이트(AD13) 및 제2앤드게이트(AD12)의 출력과 제3앤드게이트(AD13)의 출력을 오아연산하는 제1오아게이트(OR11)를 포함한다.

상승에지 검출부(121)는 중간지연클럭(CK5)의 위상을 반전시키는 제1인버터(I11), 제1인버터(I11)의 출력을 지연시키는 제1지연기(DL11) 및 제1지연기(DL11)의 출력(D_CK5_B)과 중간지연클럭(CK5)을 앤드연산하여 상승에지검출신호(RST_CK)로 출력하는 제1앤드게이트(AD11)를 포함한다. 미리 설정된 폭은 제1지연기(DL11)에 의해 결정될 수 있다. 본 실시예에서는 중간지연클럭(CK5)이 제5지연클럭(CK5)인 예를 들어 설명하였으나, 이에 한정되는 것이 아니라 제1지연클럭(CK1) 보다 지연 시간이 크고 제14지연클럭(CK14) 보다 지연시간이 작은 다른 지연클럭(CK2~CK4, CK6~CK13) 중 어느 하나를 사용하여도 동일한 효과를 얻을 수 있다.

도 18은 도 8에 도시된 위상검출기의 블록도이다.

도 18을 참조하면, 위상검출기(200)는 제1플립플롭(FF1), 제2플립플롭(FF2), 업신호 출력부(211), 다운신호 출력부(212) 및 리셋 제어부(213)을 포함한다.

제1플립플롭(FF1)의 데이터입력단자(D)에는 전원전압(VDD)이, 클럭단자(CK)에는 기준클럭(REF)이 연결되고, 출력신호로는 업신호(UP)가 출력단자(Q)에서 생성된다. 제2플립플롭(FF2)의 데이터입력단자(D)에는 전원전압(VDD)이, 클럭단자(CK)에는 피드백클럭(FEB)이 연결되고, 다운신호(DOWN)는 출력단자(Q)에서 생성된다. 기준클럭(REF)의 위상이 피드백클럭(FEB)의 위상보다 앞선 경우 제1플립플롭(FF1)으로부터 업신호(UP)가 출력되고, 피드백클럭(FEB)의 위상이 기준클럭(REF)의 위상보다 앞선 경우에는 제2플립플롭(FF2)으로부터 다운신호(DOWN)가 출력된다.

업신호 출력부(211)의 제1스위치(TG1)는 제1플립플롭(FF1)의 출력단자(Q)와 업신호(UP) 출력단자 사이에 위치되며 하모니 록 신호쌍(HD, HD_B)에 응답하여 업신호(UP)의 출력을 단속한다. 업신호 출력부(211)의 제2스위치(TG2)는 전원전압(VDD)과 업신호 출력단자 사이에 위치되며 하모니 록신호쌍(HD_B, HD)에 응답하여 전원전압(VDD) 출력을 단속한다. 제1스위치(TG1)와 제2스위치(TG2)는 하모니 록 신호쌍(HD, HD_B)에 응답하여 상보적으로 동작하는 것이 바람직하다.

다운신호 출력부(212)의 제3스위치(TG3)는 제2플립플롭(FF2)의 출력단자(Q)와 다운신호 출력단자 사이에 위치되며 하모니 록신호쌍(HD, HD_B)에 응답하여 다운신호(DOWN)의 출력을 단속한다. 제4스위치(TG4)는 그라운드(GND)와 다운신호 출력단자 사이에 위치되며 하모니 록신호쌍(HD_B, HD)에 응답하여 그라운드(GND)와 다운신호 출력패드의 연결을 단속한다. 제3스위치(TG3)와 제4스위치(TG4)는 하모니 록신호쌍(HD, HD_B)에 응답하여 상보적으로 동작하는 것이 바람직하다.

리셋 제어부(213)는 제1플립플롭(FF1) 및 제2플립플롭(FF2)의 출력단자(Q)에서 출력되는 출력신호를 앤드연산하는 앤드게이트(AD1) 및 스턱 록 신호(RST_CONST)와 앤드게이트(AD1)의 출력을 오어연산하는 오어게이트(OR1)를 포함한다.

전압제어지연라인(500)의 지연시간이 정상 록 상태를 검출 할 수 있는 최대 범위 내에 존재할 때, 오동기 록 방지회로(100)의 하모닉록 검출기(110)는 위상검출기(200)에 하모닉 록 신호(HD)를 '하이'로 공급한다. 따라서, 전원전압(VDD)은 업신호 출력부(211)의 제2스위치(TG2)에 의해 업신호(UP)로 출력되지 못하게 차단되고, 접지전원(GND)은 다운신호 출력부(212)의 제4스위치(TG4)에 의해 차단되어 다운신호(DOWN)으로 출력되지 못한다. 제1플립플롭(FF1)에서 출력되는 업신호(UP)는 업신호 출력부(211)의 제1스위치(TG1)를 통해 차지펌프(300) 측으로 출력되고, 제2플립플롭(FF2)에서 출력되는 다운신호(DOWN)는 다운신호 출력부(212)의 제3스위치(TG3)를 통해 차지펌프(300) 측으로 출력된다.

하모닉 록 신호(HD)가 '로우'로 활성화되어 위상검출기(200)에 공급되면, 기준클럭(REF)의 지연시간이 기준클럭(REF)의 1주기를 초과하거나 하모닉 록이 발생한 상태를 의미하므로 위상검출기(200)는 지연시간을 줄이기 위해 제어전압(Vctrl)의 레벨을 상승시켜야 한다. 이를 위해, 업신호 출력부(211)는 전원전압(VDD)을 제2스위치(TG2)를 통해 업신호(UP)로 출력하고, 다운신호 출력부(212)는 접지전원(GND)를 제4스위치(TG4)를 통해 다운신호(DOWN)로 출력한다. 이에 따라, 전압제어지연라인(500)에서 기준클럭(REF)의 지연시간이 빠르게 줄어들면서 하모닉 록 상태를 방지할 수 있게 된다.

한편, 전압제어지연라인(500)의 지연시간이 오동기 록 검출기(100)의 하모닉 록 검출기(110)가 정상 록 상태를 검출 할 수 있는 최대 범위 내에 존재할 때, 오동기 록 방지회로(100) 내의 하모닉 록 검출기(110)는 위상검출기(200)에 활성화된 리셋신호(RST_CONT)를 공급하지 않는다. 이에 따라, 위상검출기(200)의 제1 및 제2플립플롭(FF1,FF2)은 리셋 제어부(213)의 업신호(UP)와 다운신호(DOWN)의 연산결과에 따른 출력신호에 의해서만 리셋된다. 그러나, 오동기 록 방지회로(100)의 하모닉 록 검출기(110)가 위상검출기(200)에 스턱 록신호(RST_CONT)를 공급하면, 리셋 제어부(213)을 통해 제1 및 제2플립플롭(FF1,FF2)의 리셋되고, 곧이어 위상검출기(200) 전체가 리셋된다.

도 19는 전압제어지연라인의 지연시간이 기준클럭의 0.5 주기보다 작을 때, 기준클럭과 피드백클럭을 올바르게 비교하는 경우의 위상검출기 및 스턱 록 검출기의 동작 타이밍도이다.

도 19를 참조하면, 기준클럭(REF)의 N번째 상승에지 위상보다 피드백클럭(FEB)의 N-1번째 상승에지 위상이 앞서므로, 위상검출기(200)는 위상차에 해당하는 구간동안 다운신호(DOWN)를 '하이'로 활성화시켜 출력하고, 다운신호(DOWN)가 '로우'로 천이되는 하강에지에 동기된 순간적 펄스를 업신호(UP)(미도시)로 출력한다. 여기서 위상차는 정상 록 상태를 위해 증가시켜야 할 지연량을 나타낸다.

본 실시예는 제어전압(Vctrl)이 증가할수록 전압제어지연라인(500)의 지연시간이 감소하도록 설계된 경우이므로 정상 신호(Normal signal)는 다운신호(DOWN)가 된다. 업신호(UP)는 다운신호(DOWN)가 '하이'에서 '로우'가 될 때 매우 짧은 시간 동안 '로우'에서 '하이'로 다시 '로우'가 된다. 이때 다운신호(DOWN)가 '하이'에서 '로우'가 되는 시간과 업신호(UP)가 '하이'에서 '로우'가 되는 시간은 일치한다. 업신호(UP)의 '하이' 구간은 위상 검출기(200)의 플립플롭을 리셋시키기 위해 필요한 매우 짧은 시간이다.

하모닉 록 검출기(110)는 샘플링클럭(CK1~CK14) 모두가 기준클럭(REF)의 1주기내에 있으므로 하모닉 록 신호(HD)를 '하이'로 출력하여 하모닉 록 상태가 아님을 알린다. 스턱 록 검출기(120)의 상승에지 검출부(121)는 중간지연신호(CK5)와, 중간지연신호(CK5)를 반전시켜 지연시킨 신호(D_CK5_B)를 앤드연산하여 상승에지검출신호(RST_CK) 펄스를 생성한다. 상승에지검출신호(RST_CK)는 전압제어지연라인(500)에 의해 지연된 시간 내에 생성된다.

스턱 록 검출기(120)의 오어게이트(OR1)는 상승에지검출신호(RST_CK)와 다운신호(DOWN)가 동시에 '하이' 인 구간이 발생되면 스턱 록 신호(RST_CONT)를 '하이'로 활성화시킨다. 본 실시예에서, 다운신호(DOWN)과 상승에지검출신호(RST_CK)의 '하이' 구간이 중복되지 아니하므로 스턱 록 신호(RST_CONT)는 '로우' 상태를 유지한다. 이 경우, 다운신호(DOWN) 및 기준클럭(REF)의 상승에지에서 제1플립플롭(FF1)이 순간적으로 발생하는 업신호(UP)의 앤드연산에 의해 위상검출기(200)는 리셋된다.

도 20은 전압제어지연라인의 지연시간이 기준클럭의 0.5주기 보다 작을 때, 기준클럭과 피드백클럭을 잘못 비교하는 경우 위상검출기와 스턱 록 검출기의 동작 타이밍도이다.

도 20을 참조하면, 위상 검출기(200)가 초기값 오류 등 어떠한 이유에 의하여 기준클럭(REF)의 N-1 번째 상승에지와 피드백클럭(FEB)의 N-1 번째 상승에지를 비교하게 되면, 기준클럭(REF)의 N-1번째 상승에지의 위상이 피드백클록(FEB)의 위상보다 앞서므로 위상검출기(200)는 전압제어지연라인(500)에 의해 지연된 지연시간을 감소시켜야 할 위상차로 판단한다.

따라서, 위상 검출기(200)는 비정상 업신호(Abnormal UP)를 생성하여 제어전압(Vctrl)을 증가시키고, 지연고정루프(DLL)는 제어전압(Vctrl)에 응답하여 기준클럭(REF)의 N-1 번째 상승에지와 피드백클럭(FEB)의 N-1 번째 상승에지 사이의 위상차를 줄이는 방향으로 동작하게 된다. 비정상 업신호(Abnormal UP)가 '하이'인 구간은 위상 검출기(200)가 감소시켜야 할 위상차로 인식하는 지연시간이다. 비정상 다운신호(Abnormal DOWN)는 지연시간 경과 후 피드백클럭(FEB)의 상승에지에 의해 생성되는 신호이다.

여기서 비정상적인 업신호(Abnormal UP)란 오동기 록 상태에서의 업(UP) 신호를 의미하며, 정상적인 록 상태라면 발생하지 말았어야 할 신호 상태를 말한다. 비정상적인 다운신호(Abnormal DOWN) 또한 이와 같고, 이하에서 모두 같은 의미로 쓰인다.

만약 종래 지연고정루프와 같이, 본 실시예에 따른 스턱 록 검출기(120)가 존재하지 않는다면, 위상 검출기(200)는 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N 번째 상승에지를 다시 비교하게 되고, 지연고정루프(600)는 계속적으로 전압제어지연라인(500)의 지연시간을 줄이는 방향으로 동작하게 되어 스턱 록 상태에서 빠져나올 수 없게 된다.

그러나, 본 발명의 일실시예에 따른 스턱 록 검출기(120)를 구비한 경우, 스턱 록 검출기(120)의 상승에지검출부(121)는 전압제어지연라인(500)에 의해 지연된 지연시간 구간 내에 상승에지검출신호(RST_CK)를 생성한다. 스턱 록 검출기(120)는 앤드연산을 통하여 비정상 업신호(Abnormal UP)와 상승에지검출신호(RST_CK)의 '하이'가 중복되는 구간에서 활성화되는 스턱 록 신호(RST_CONT)를 출력한다. 스턱 록 신호(RST_CONT)는 리셋제어부(213)의 오어게이트(OR1)를 통해 위상검출기(200)의 제1플립플롭(FF1)과 제2플롭플롭(FF2)을 리셋시켜, 비정상 업신호(Abnormal UP)가 정상 업신호(Normal UP)로 정정될 수 있도록 한다.

이후, 스턱 록 신호(RST_CONT)에 의해 리셋된 위상 검출기(200)는 피드백클럭(FEB)의 N-1 번째 상승에지와 기준클럭(REF)의 N 번째 상승에지를 비교하게 되므로, 지연고정루프(600)가 전압제어지연라인(500)의 지연시간을 증가시키는 방향으로 동작하게 하는 정정된 정상 다운신호(Corrected DOWN)와 정정된 정상 업신호(Corrected UP)를 생성하여 정상적인 록 상태로 돌아온다.

따라서, 본 실시예에 따른 지연고정루프(600)는 위상 검출기(200)가 어떠한 이유에 의해 기준클럭의 N-1 번째 상승에지와 피드백클럭의 N-1 번째 상승에지를 비교하여 잘못된 업신호(Abnormal UP)를 생성하더라도, 스턱 록 검출기(120)에서 생성된 리셋신호(RST_CONT)에 의해 위상 검출기(200)가 리셋되어 기준클럭의 N 번째 상승에지와 피드백클럭의 N-1 번째 상승에지를 올바르게 비교 가능하다. 그리하여 지연고정루프(600)에서 스턱 록 상태가 발생되는 것을 방지할 수 있게 되고, 기준클럭(REF)을 1주기 만큼 지연시켜 그 기준클럭(REF)과 피드백클럭(FEB)을 동기화시킬 수 있게 된다.

도 21은 정상 록 상태를 판단할 수 있는 최대 범위 내에서, 기준클럭과 피드백클럭을 올바르게 비교하는 경우 위상검출기와 스턱 록 검출기의 동작 타이밍도이다.

도 21을 참조하면,기준클럭(REF)의 N번째 상승에지의 위상이 피드백클럭(FEB) N-1번째 상승에지의 위상보다 앞서므로, 위상검출기(200)는 업신호(UP)를 생성하여 제어전압(Vctrl)에 의해 전압제어지연라인(500)의 지연이 감소하는 방향으로 동작한다. 업신호(UP)의 '하이' 구간은 전압제어지연라인(500)이 감소시켜야 할 지연량에 대응된다. 스턱 록 검출기(120)의 상승에지검출부(121)는 전압제어지연라인(500)에 의해 지연된 지연시간 구간 내에 상승에지검출신호(RST_CK)를 생성한다.

하모닉 록 검출기(110)가 정상 록 상태로 판단할 수 있는 최대 범위 내에서, 위상 검출기(200)가 기준클럭(REF)과 피드백클럭(FEB)을 올바르게 비교 판단하면, 상승에지검출신호(RST_CK)와 업신호(UP)의 '하이'가 중복되는 구간이 존재하지 않으므로 스턱 록 검출기(120)는 스턱 록 신호(RST_CONT) 활성화시키지 않는다.

따라서, 위상 검출기(200)는 스턱 록 신호(RST_CONT)에 의해 리셋되지 않고 기준클럭(REF)과 피드백클럭(FEB)의 위상차를 줄이는 방향으로 정상동작하게 된다.

도 22는 정상 록 상태를 판단할 수 있는 최대 범위 내에서, 기준클럭과 피드백클럭을 잘못 비교하는 경우 위상검출기와 스턱 록 검출기의 동작 타이밍도이다.

도 22를 참조하면, 기준클럭(REF)이 피드백클럭(FEB)보다 기준클럭(REF)의 N 번째 상승에지에서 피드백클럭(FEB)의 N-1 번째 상승에지 사이 구간만큼 더 앞서 있어, 기준클럭(REF)과 피드백클럭(FBE)의 동기를 맞추기 위해서는 피드백클럭(FEB)의 지연을 감소시켜야 함을 알 수 있다.

그런데, 위상 검출기(200)가 초기값 오류 등 어떠한 이유로 인하여 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N-2 번째 상승에지를 비교하게 되면, 피드백클럭(FEB)이 기준클럭(REF)보다 피드백클럭(FEB)의 N-2번째 상승에지에서 기준클럭(REF)의 상승에지 사이 구간만큼 더 앞서므로, 위상검출기(200)는 기준클럭(REF)과 피드백클럭(FEB)의 동기를 맞추기 위해서 피드백클럭(FEB)의 지연을 증가시켜야 하는 것으로 판단하게 되어 비정상 다운신호(Abnormal DOWN)을 생성하게 된다.

본 실시예에 따른 스턱 록 검출기(120)가 존재하지 않는 종래의 지연고정루프에서는, 위상 검출기(200)는 계속해서 기준클럭의 N+1 번째 상승에지와 피드백클럭의 N-1 번째 상승에지를 비교한 다음, 연이어 기준클럭의 N+2 번째 상승에지와 피드백클럭의 N 번째 상승에지를 비교하게 되므로 지연고정루프(500)는 스턱 록 상태에서 빠져나오지 못하게 된다.

본 발명의 일실시예에 따른 스턱 록 검출기(120)를 구비한 경우, 스턱 록 검출기(120)의 상승에지검출부(121)는 전압제어지연라인(500)에 의해 지연된 지연시간 구간 내에 상승에지검출신호(RST_CK)를 생성한다. 스턱 록 검출기(120)는 상승에지검출신호(RST_CK)와 비정상 다운신호(Abnormal DOWN)를 앤드연산하여 비정상 다운신호(Abnormal DOWN)와 상승에지검출신호(RST_CK)의 '하이'가 중복되는 구간에서 활성화되는 스턱 록 신호(RST_CONT)를 출력한다. 스턱 록 신호(RST_CONT)는 리셋제어부(213)의 오어게이트(OR1)를 통해 위상검출기(200)의 제1플립플롭(FF1)과 제2플롭플롭(FF2)을 리셋시켜, 비정상 다운신호(Abnormal DOWN)를 정상 다운신호(Normal DOWN)로 정정한다.

이후, 스턱 록 신호(RST_CONT)에 의해 리셋된 위상 검출기(200)는 피드백클럭(FEB)의 N-1 번째 상승에지와 기준클럭(REF)의 N 번째 상승에지를 비교하게 되므로, 지연고정루프(600)가 전압제어지연라인(500)의 지연시간을 감소시키는 방향으로 동작하게 하는 정상 다운신호(Corrected UP)를 생성한다.

따라서, 상기와 같이 위상 검출기(200)가 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N-2 번째 상승에지를 잘못 비교 판단하는 경우에도 스턱 록 상태가 발생되는 것을 방지할 수 있게 되고, 기준클럭(REF)을 1주기만큼 지연시켜 그 기준클럭(REF)과 피드백클럭(FEB)을 동기화시킬 수 있게 된다.

본 발명의 실시예에 따른 지연고정루프(600)는 다음의 두 가지 상태 중 어느 하나의 상태로 될 수 있다.

첫째, 오동기 록 방지회로(100)가 하모닉 록 신호(HD)와 스턱 록 신호(RST_CONT)를 모두 '하이'로 출력하면, 위상검출기(200)는 도 20과 같이 기준클럭(REF)의 N-1 번째 상승에지와 상기 피드백클럭(FEB)의 N-1 번째 상승에지의 위상을 비교하는 경우, 및 도 22과 같이 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N-2 번째 상승에지의 위상을 비교하는 경우에도 모두 스턱 록 신호(RST_CONT)에 의해리셋될 수 있다. 위상검출기(200)가 스턱 록 신호(RST_CONT)에 의해 리셋되었으므로 이후에는 기준클럭(REF)의 N 번째 상승에지와 피드백클럭(FEB)의 N-1 번째 상승에지를 정상적으로 비교할 수 있게 된다. 즉, 기준클럭(REF)과 피드백클럭(FEB)의 위상을 올바르게 비교하여 지연고정루프(600)가 정상적으로 록 상태가 될 수 있다.

둘째, 오동기 록 방지회로(100)가 하모닉 록 신호(HD)를 '하이'로 출력하고, 스턱 록 신호(RST_CONT)를 계속 '로우'로 출력하는 경우, 기준클럭(REF)과 피드백클럭(FEB)의 위상을 올바르게 비교하고 있는 상태이므로 위상검출기(200)의 동작에 의해서 지연고정루프(600)는 정상적으로 록 상태가 될 수 있다.

도 23은 도8에 도시된 위상검출기의 상태도(State Diagram)를 나타낸 것이다.

도 23을 참조하면, 본 실시예에 따른 위상검출기(200)는 하모닉 록 신호(HD)가 '0'(로직 '로우')이면 지연고정루프(600)가 어떠한 상태에 있더라도 업신호(UP)는 '1'(로직 '하이')이고, 다운신호(DOWN)는 '0'이 되는 로직을 포함하고 있다. 따라서, 본 실시예에 따른 고정지연루프(600)는 하모닉 록 상태에서 기준클럭(REF)과 피드백클럭(FEB)의 위상을 동기시키기 위해 전압제어지연라인(500)의 지연을 감소시키는 방향으로 동작할 수 있게 된다.

하모닉 록 신호(HD)가 '1'이고, 기준클럭(REF)과 피드백클럭(FEB)의 위상을 비교하여 기준클럭(REF)이 앞서면, 업신호(UP)는 '1'이고, 다운신호는 '0'이 된다. 하모닉 록 신호(HD)가 '1'이고, 기준클럭(REF)과 피드백클럭(FEB)의 위상을 비교하여 기준클럭(REF)이 뒤지면, 업신호(UP)는 '0'이고, 다운신호는 '1'이 된다. 하모닉 록 신호(HD)가 '1'이고, 기준클럭(REF)과 피드백클럭(FEB)의 위상을 비교하여 서로 같은 것으로 판명되면, 업신호(UP)는 '0'이고, 다운신호 또한 '0'이 된다.

업신호(UP)는 '1'이고, 다운신호는 '0'이거나, 업신호(UP)는 '0'이고, 다운신호는 '1'인 상태에서, 리셋신호(RST_CONT)가 '1'이 되면, 이는 위상검출기(200)가 기준클럭(REF)과 피드백클럭(FEB)의 위상을 잘못 비교한 것이다. 본 실시예에 따른 위상검출기(200)는 어떤 이유에 의해서 기준클럭(REF)과 피드백클럭(FEB)를 잘못 비교하여 스턱 록 상태로 빠질 수 있는 상태가 되면 스턱 록 신호(RST_CONT)에 의해 정정될 수 있는 로직을 포함하고 있다.

따라서, 업신호(UP)는 '1'이고, 다운신호는 '0'인 상태에서 리셋신호(RST_CONT)가 '1'이 되면, 업신호(UP)는 '0', 다운신호는 '1' 상태로 정정되고, 업신호(UP)는 '0'이고, 다운신호는 '1'인 상태에서 리셋신호(RST_CONT)가 '1'이 되면, 업신호(UP)는 '1', 다운신호는 '0' 상태로 정정되어, 기준클럭(REF)과 피드백클럭(FEB)의 위상을 동기시킬 수 있게 된다.

록 상태는 업신호(UP)와 다운신호(DOWN) 모두 '0'인 상태에서 하모닉 록 신호(HD)가 '1'이고 기준클럭(REF)과 피드백클럭(FEB)의 위상차가 '0'으로 유지되는 상태이다.

본 발명의 실시예에 의한 오동기 록 방지회로(100)가 적용되는 지연고정루프(600)에서 전압제어지연라인(500)의 지연범위(VCDL delay)는 0 < VCDL delay < 2 * T * N 의 범위를 갖는다. 여기서, 'N'은 상기 제어지연라인(500)의 지연소자(DL1-DLn)의 갯수를 의미한다. 따라서, 도 8에서와 같이 상기 제어지연라인(500)이 14개의 지연소자를 이용하는 경우 제어지연라인(500)의 지연범위(VCDL delay)는 0 < VCDL delay < 28 * T의 범위를 갖는다.

또한, 본 발명의 실시예에 의한 오동기 록 방지회로(100)의 하모닉 록 검출기(110)와 스턱 록 검출기(120)는 전압제어지연라인(500)에서 생성된 제1 내지 제14(CK1 ~ CK14)의 상승에지를 사용하여 하모닉 록 및 스턱 록 상태를 검출하므로, 고정지연루프(600)는 기준클럭의 듀티비의 영향을 받지 않고 동작할 수 있는 이점을 가진다.

본 실시 예에서 전압제어지연라인(500)은 제어전압(Vctrl)이 전원전압(VDD)일 때 최소 지연을 가지며, 다운신호(DOWN)에 따라 제어전압(Vctrl)이 점점 낮아지면 지연시간이 증가하는 구조를 예시하여 설명하였지만, 본 발명은 이에 한정되지 아니한다. 예를 들면, 전압제어지연라인(500)은 제어전압(Vctrl)이 접지전압(VSS)일 때 최소 지연을 가지며, 업신호(UP)에 따라 제어전압(Vctrl)이 점점 높아지면 지연시간이 증가하는 구조를 가질 수도 있다. 전압제어지연라인(500)의 제어전압(Vctrl)이 접지전압(VSS)일 때 최소 지연을 가지는 경우의 구성 및 동작은 전압제어지연라인(500)은 제어전압(Vctrl)이 전원전압(VDD)일 때 최소 지연을 가지는 상기 설명으로부터 당업자가 용이하게 이해할 수 있는 것이므로 상세한 설명은 생략한다.

본 실시 예에서 전압제어지연라인(500)은 14개의 지연소자들을 가지며, 지연소자에 상응하여 지연클럭들 14개의 지연클럭을 포함하는 경우를 예시하여 설명하였지만, 본 발명은 이에 한정되지 아니하며,적용되는 시스템에 따라 다른 개수의 지연소자를 가질 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.

100 : 오동기 록 방지회로 110 : 하모닉록 검출기
111 : 2분주기 112A : 제1샘플러
112B : 제2샘플러 113 : 앤드게이트
120 : 스턱 록 검출기 200 : 위상 검출기
300 : 차지 펌프 400 : 저역필터
500 : 전압제어지연라인 600 : 지연고정루프

Claims

기준 클럭 신호;
상기 기준 클럭 신호로부터 지연된 복수 개의 지연 클럭 신호들; 및
상기 복수 개의 지연 클럭 신호들 가운데 적어도 일부가 상기 기준 클럭 신호의 한 주기 내를 벗어난 것을 검출하는 검출기;를 구비하며,
상기 검출기는 상기 기준 클럭신호의 한 주기 이내에 상기 복수 개의 지연 클럭 신호들의 천이 에지(transition edge) 가운데 하나 이상이 존재하지 않을 때, 오동기 록이 발생하였음을 알리는 것을 특징으로 하는 오동기 록 방지 회로.
삭제
제 1항에 있어서,
상기 검출기는,
상기 기준 클럭 신호를 분주하는 분주기;
상기 복수 개의 지연 클럭 신호들 가운데 일부 또는 전부를 이용하여 상기 분주기의 출력신호를 샘플링하는 제 1 샘플러;
상기 제 1 샘플러의 출력 신호들을 재차 샘플링하는 제 2 샘플러;
상기 제 2 샘플러의 출력들을 논리 연산하는 논리부;
를 포함하는 것을 특징으로 하는 오동기 록 방지 회로.
제 3항에 있어서,
상기 제 1 샘플러 및 상기 제 2 샘플러는,
각각 복수 개의 플립플롭을 포함하는 것을 특징으로 하는 오동기 록 방지 회로.
삭제
삭제
삭제
기준 클럭과 상기 기준 클럭으로부터 일정 시간 지연된 피드백 클럭을 동기시키는 지연고정루프에 있어서,
상기 기준 클럭을 분주한 후 복수개의 지연클럭을 이용하여 상기 분주된 클럭을 복수 회 샘플링하고, 상기 샘플링 결과를 논리 연산하여 하모닉 록 신호를 생성하는 하모닉 록 검출기를 포함하는 오동기록 방지회로;
상기 하모닉 록 신호가 활성화된 상태로 입력될 때 상기 기준 클럭과 피드백 클럭의 위상차가 줄어들도록 업신호와 다운신호를 생성하고, 스턱 록 신호가 활성화된 상태로 입력될 때 리셋되어 상기 기준클럭과 상기 피드백 클럭의 위상차를 검출하는 위상 검출기;
상기 업신호 또는 다운신호에 대응하여 전류를 쏘오싱(sourcing)하거나 전류를 싱킹(sinking)하는 차지 펌프(charge pump);
상기 전류에 대응된 제어전압을 발생시키는 저역통과필터; 및
상기 제어전압의 변화에 따라 각 지연시간 간격들이 늘어나거나 줄어드는 복수 개의 지연 클럭들을 발생하는 전압제어지연라인;을 구비하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 8항에 있어서,
상기 위상검출기는 상기 기준 클럭이 상기 피드백 클럭보다 한 주기 이상 위상이 앞서면 상기 지연 시간 간격을 감소시키는 신호를 발생하고, 한 주기이하로 위상이 뒤지면 상기 지연 시간 간격을 증가시키는 신호를 발생하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 8항에 있어서, 오동기록 방지회로는 상기 복수개의 지연클럭 중 하나를 지연 및 논리연산하여 상승에지검출신호를 생성하고 상기 상승에지검출신호를 업신호 또는 다운신호와 논리연산하여 스턱록 신호를 생성하는 스턱록 검출기를 더 포함하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연 고정 루프.
제 8항에 있어서,
상기 오동기 록 방지회로는,
상기 복수 개의 지연 클럭들을 이용하여 상기 기준 클럭에 기초한 분주 클럭을 샘플링하고 논리연산을 수행하는 제 1 오동기 록 검출기;
및 상기 검출된 위상차 신호 및 상기 복수 개의 지연 클럭 가운데 일부를 이용하여 다른 논리 연산을 수행하는 제 2 오동기록 검출기;
를 포함하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 8항에 있어서,
상기 오동기 록 방지 회로는 상기 피드백 클럭의 상기 지연 시간이 상기 기준 클럭의 한 주기를 초과한 것을 검출하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 8항에 있어서,
상기 오동기 록 방지 회로는,
상기 기준 클럭 신호를 분주하는 분주기;
상기 복수 개의 지연 클럭 신호들 가운데 일부 또는 전부를 이용하여 상기 분주기의 출력신호를 샘플링하는 제 1 샘플러;
상기 제 1 샘플러의 출력 신호들을 재차 샘플링하는 제 2 샘플러; 및
상기 제 2 샘플러의 출력들을 논리 연산하는 논리부;
를 포함하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 8항에 있어서,
상기 위상검출기는 상기 하모닉 록이 검출되면 이로부터 빠져 나올 때까지 상기 피드백 클럭의 지연을 지속적으로 감소시키는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 8항에 있어서,
상기 위상 검출기는,
상기 기준 클럭을 입력으로 하는 제 1 플립플롭;
상기 피드백 클럭을 입력으로 하는 제 2 플립플롭;
업신호를 출력하는 업신호 출력부;
다운신호를 출력하는 다운신호 출력부;
상기 제 1 플립플롭 및 상기 제 2 플립플롭의 리셋단자에 연결된 리셋 제어부;
를 포함하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 15항에 있어서,
상기 업신호 출력부는 고정 전압에 연결된 제 1 경로 및 상기 제 1 플립플롭의 출력에 연결된 제 2 경로 가운데 한 경로를 선택하고,
상기 다운신호 출력부는 다른 고정 전압에 연결된 제 3 경로 및 상기 제 2 플립플롭의 출력에 연결된 제 4 경로 가운데 한 경로를 선택하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 16항에 있어서,
상기 업신호 출력부는 상기 하모닉 록 상태일 때는 상기 제 1 경로를 선택하고, 상기 하모닉 록 상태가 아닐 때에는 상기 제 2 경로를 선택하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 16항에 있어서,
상기 다운신호 출력부는 상기 하모닉 록 상태일 때는 상기 제 3 경로를 선택하고, 상기 하모닉 록 상태가 아닐 때에는 상기 제 4 경로를 선택하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 8항에 있어서,
상기 오동기 록 방지회로는,
상기 검출된 위상차 신호 및 상기 복수 개의 지연 클럭 가운데 최소한 하나를 선택하고 그 선택된 클럭을 이용하여 논리 연산을 수행하고, 그 결과로서 하모닉 록이 발생하였음을 알리는 특정 신호를 생성하는 오동기 록 검출기
를 포함하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 19항에 있어서,
상기 오동기 록 검출기는 상기 특정 신호에 의해 상기 위상 검출기를 리셋하는 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 19항에 있어서,
상기 특정 신호는,
상기 선택된 클럭과 상기 선택된 클럭으로부터 일정시간 지연된 클럭을 이용하여 생성된 펄스 신호에 기초한 신호인 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
제 21항에 있어서,
상기 펄스 신호는,
상기 선택된 클럭, 상기 지연된 클럭, 상기 지연된 클럭 가운데 선택된 클럭 가운데 하나 이상의 변화 에지(transition edge)를 검출함에 의해 생성된 것을 특징으로 하는 오동기 록 방지 회로를 이용한 지연고정루프.
오동기 록 방지 방법에 있어서,
(a) 기준 클럭 신호로부터 지연된 다수의 지연 클럭 신호들을 발생하는 단계;
(b) 상기 기준 클럭 신호로부터 분주된 클럭 신호를 발생하는 단계;
(c) 상기 지연 클럭 신호의 적어도 일부를 이용하여 상기 분주된 클럭 신호를 샘플링하여 논리연산하는 단계;
(d) 상기 다수의 지연 클럭 신호들의 상기 지연 가운데 적어도 일부가 상기 기준 클럭 신호로부터 미리 정해진 시간 지연 이상일 때만 상기 논리연산의 결과에 의해 상기 다수의 지연 클럭 신호들의 상기 지연을 줄이도록 하는 단계;를 구비하는 것을 특징으로 하는 오동기 록 방지 방법.
제 23항에 있어서,
상기 미리 정해진 시간 지연은, 상기 기준 클럭 신호의 한 주기에 해당하는 시간이거나, 상기 기준 클럭 신호의 한 주기보다 2 이상의 정수배 시간인 것을 특징으로 하는 오동기 록 방지 방법.
오동기 록 방지 방법에 있어서,
(a) 기준 클럭 신호로부터 지연된 다수의 지연 클럭 신호들을 발생하는 단계;
(b) 상기 다수의 지연 클럭 신호들 가운데 하나를 선택하여 이를 상기 기준 클럭 신호와 위상차를 비교하는 단계;
(c) 상기 다수의 지연 클럭 신호들 가운데 다른 하나를 선택하여 천이에지(transition edge)를 검출하는 단계;
(d) 상기 검출 결과와 상기 위상차 비교 결과를 논리연산하는 단계;
(e) 상기 논리연산의 결과에 의해 상기 위상차 비교를 리셋(reret)하는 단계; 를 구비하는 것을 특징으로 하는 오동기 록 방지 방법.
제 25항에 있어서,
상기 천이에지의 검출 결과는 상기 기준 클럭 신호의 주기보다 짧은 펄스 신호인 것을 특징으로 하는 오동기 록 방지 방법.
제 26항에 있어서,
상기 짧은 펄스 신호는 상기 (c)단계에서 선택된 클럭 신호 및상기 (c)단계에서 선택된 클럭 신호로부터 지연된 신호를 서로 논리연산하여 발생한 신호인 것을 특징으로 하는 오동기 록 방지 방법.