KR101905097B1 - 위상 검출기 - Google Patents

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Abstract

위상 검출기를 개시한다.
본 실시예에 의하면, 레퍼런스 클럭 신호와 피드백 클럭 신호의 위상차를 검출함에 있어서, 데드존에 의한 에러 발생을 감소시킬 수 있는 위상 검출기를 제공하는 데 주된 목적이 있다.

Description

위상 검출기{Phase Detector}
본 실시예는 두 클럭 신호의 위상차를 검출하기 위한 위상 검출기에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
일반적으로 반도체 장치는 외부 클럭신호를 입력받아 내부 클럭신호를 생성하고, 이를 내부 회로의 동작 타이밍을 맞추기 위한 기준으로 사용한다. 이를 위해 반도체 장치는 내부 클럭신호를 생성하기 위한 내부 클럭신호 생성회로를 구비한다. 이러한 내부 클럭신호 생성회로에는 대표적으로 위상 고정 루프(Phase Locked Loop: PLL)와 지연 고정 루프(Delay Locked Loop: DLL)가 있다.
이하, 내부 클럭신호 생성회로가 내부 클럭신호를 생성하는 기본적인 동작에 대하여 간단히 설명한다. 내부 클럭신호 생성회로는 레퍼런스(reference)가 되는 클럭신호(이하, '기준 클럭신호'라 칭함)를 입력받아 그에 대응하는 위상을 가지는 내부 클럭신호를 생성한다. 최초 생성되는 내부 클럭신호의 경우 대부분 기준 클럭신호에 대응하는 위상을 가지지 않기 때문에 락킹(locking) 동작을 수행한다. 여기서, 락킹 동작은 내부 클럭신호의 위상을 레퍼런스 클럭신호에 대응하는 위상으로 조절하는 동작을 의미한다. 이러한 락킹동작을 수행하기 위하여 내부 클럭신호 생성회로는 내부 클럭신호와 기준 클럭신호의 위상을 비교하고 그 결과를 검출하기 위한 검출동작과 이 검출결과에 따라 내부 클럭신호의 위상을 조절하기 위한 조절동작을 수행해야만 한다. 그리고, 내부 클럭신호 생성회로는 이러한 동작을 위한 검출회로와 조절회로가 내부에 구비되어야만 한다. 이하 설명의 편의를 위하여, 검출회로에 피드백되어 입력되는 내부 클럭신호를 이하, '입력 클럭신호'라 칭하기로 한다. 입력 클럭신호와 기준 클럭신호의 위상을 비교하고 두 신호 간 위상차를 검출하는 회로를 위상 검출기(Phase Detector: PD)라 한다.
락킹 동작이 수행되기 전에 위상 검출기에 입력되는 입력 클럭신호와 기준 클럭신호의 위상차가 매우 작아지게 되는 경우가 있다. 이 경우, 위상 검출기가 두 신호 간의 위상차를 검출하지 못하는 데드존(Dead Zone)이 발생한다. 데드존이 발생하면 정적 위상 에러(Static Phase Error) 및 지터(Jitter) 특성을 열화시키는 문제가 발생한다.
종래의 위상 검출 회로는 XOR gate 또는 Flip-flop과 같은 논리 게이트(Logic Gate)를 이용하여, 입력 클럭신호를 논리 하이(High) 또는 논리 로우(Low) 레벨로 저장하고 기준 클럭신호와 저장된 입력 클럭신호를 비교하여 두 신호의 선후 관계를 판별하는 방식으로 위상 검출을 수행한다. 그러나, 이러한 논리(Logic) 방식의 위상 검출기는 락킹 지점 부근에서 입력 클럭신호에 대응하는 전압값을 논리 하이 또는 논리 로우가 아닌 논리 임계값(Logic Threshold) 근처의 애매한 값 즉, 논리 레벨로 인식할 수 없는 값으로 저장한다. 이에 따라, 기준 클럭신호와 입력 클럭신호 간의 위상차를 분별하지 못하여 데드존이 증가하고, 위상 검출의 정확성이 떨어진다는 문제점이 있다.
본 발명의 실시예들은, 기준 클럭신호와 입력 클럭신호의 위상차를 검출함에 있어서, 데드존에 의한 에러 발생을 감소시킬 수 있는 위상 검출기를 제공하는 데 주된 목적이 있다.
본 발명의 실시예에 의하면, 기준 클럭신호와 입력 클럭신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 기준 클럭신호 및 입력 클럭신호를 샘플링하는 샘플링부; 및 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 샘플링부에 의해 샘플링된 기준 클럭신호 및 입력 클럭신호의 크기를 비교하여 위상차 신호를 출력하는 비교기를 포함하는 위상 검출기를 제공한다.
본 발명의 실시예에 의하면, 기준 클럭신호 및 입력 클럭신호를 각각 분주하여 기준 클럭 분주신호, 제1 입력 클럭 분주신호 및 제2 입력 클럭 분주신호를 생성하는 분주부; 기준 클럭 분주신호와 제1 입력 클럭 분주신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 기준 클럭 분주신호 및 제1 입력 클럭 분주신호를 샘플링하는 샘플링부; 및 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 샘플링부에 의해 샘플링된 기준 클럭 분주신호 및 제1 입력 클럭 분주신호의 크기를 비교하여 위상차 신호를 출력하는 비교기를 포함하는 위상 검출기를 제공한다.
이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 레퍼런스 클럭 신호와 피드백 클럭 신호의 위상차를 검출함에 있어서, 데드존을 줄여 보다 정밀한 위상 검출기를 제공하는 효과가 있다.
또한, 데드존을 줄임으로써 정적 위상 에러 및 지터를 줄이는 등 데드존으로 인해 발생할 수 있는 에러를 감소시키는 효과가 있다.
도 1은 본 발명의 실시예에 따른 위상 검출기를 포함하는 지연 고정 루프의 개략적인 회로도이다.
도 2는 본 발명의 실시예에 따른 위상 검출기의 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 위상 검출기의 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 위상 검출기의 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 위상 검출기의 구체적인 동작을 나타내는 타이밍도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.
도 1은 본 발명의 실시예에 따른 위상 검출기를 포함하는 지연 고정 루프(100)의 개략적인 회로도이다. 도 1은 지연 고정 루프를 도시하지만, 본 발명의 실시예에 따른 위상 검출기가 반드시 지연 고정 루프에만 적용되는 것은 아니며, 이는 예시에 불과하다. 예컨대, 본 발명의 실시예에 따른 위상 검출기는 지연 고정 루프 외에, 위상 고정 루프 및 클럭 데이터 복원회로(Clock & Data Recovery: CDR) 등에 적용될 수 있다. 다만, 설명의 편의를 위하여 이하, 지연 고정 루프를 예로 들어 설명한다.
지연 고정 루프(100)는 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 위상을 동기(synchronize)시키기 위한 회로로, 위상 검출기(120), 전하펌프(Charge Pump, 130), 루프필터(Loop Filter, 140) 및 전압제어 지연라인(Voltage Controlled Delay Line: VCDL, 150)을 포함한다. 입력 클럭신호(CLK_IN)는 전압제어 지연라인(150)의 출력 신호(CLK_OUT)으로서, 위상 검출기(120)로 피드백되는 신호이다.
위상 검출기(120)는 기준 클럭신호(CLK _REF)와 입력 클럭신호(CLK_IN)를 비교하여 두 신호 간의 위상차를 검출한다. 위상 검출기(120)는 검출한 위상차에 따라 전하펌프(130)를 제어하기 위한 제어신호(UP, DN, S, SB)를 출력한다. 제어신호 중 UP 신호와 DN 신호는 기준 클럭신호(CLK_REF)와 입력 클럭신호(CKL_IN)의 위상을 비교하여 그 차이 값만큼을 펄스 형태로 나타내는 신호로, 위상 검출기(120)로 입력되는 두 신호 중 빠른 위상을 가진 신호가 무엇인가에 따라 UP 신호 또는 DN 신호가 출력된다.
예를 들어, 기준 클럭신호(CLK_REF)가 입력 클럭신호(CLK_IN)보다 위상이 빠른 경우, 그 위상차에 해당하는 펄스폭을 가지는 UP 신호를 출력하고, 반대로 기준 클럭신호(CLK_REF)가 입력 클럭신호(CLK_IN)보다 위상이 느린 경우에는, 그 위상차에 해당하는 펄스폭을 가지는 DN 신호를 출력할 수 있다.
제어신호 중 S 신호 및 SB 신호는 UP 신호 및 DN 신호의 타이밍을 제어하기 위한 신호이다.
전하펌프(130)는 위상 검출기(120)로부터 출력된 제어신호(UP, DN, S, SB)에 응답하여 전하 펌핑(pumping)을 함으로써 전압제어 지연라인(150)을 제어하기 위한 제어전압(V_CTRL)의 레벨을 조절한다. 간략히 설명하면, UP 신호가 하이 레벨인 구간에서는 전하펌프(130)에 포함된 캐패시터(미도시)가 충전되어 제어전압(V_CTRL)의 레벨이 높아지고, 반대로 DN 신호가 하이 레벨인 구간에서는 전하펌프(130) 내 캐패시터(미도시)가 방전되어 제어전압(V_CTRL)의 레벨이 낮아진다.
루프필터(140)는 저역 통과 필터로서, 제어전압(V_CTRL)의 AC 성분을 제거할 수 있다. 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 위상이 같아지게 되면, 락킹 상태에 이르게 된다.
전압제어 지연라인(150)은 소정의 제어전압(V_CTRL)에 의하여 제어되는 직렬 연결된 다수의 딜레이 소자들을 포함하며, 입력된 기준 클럭신호(CLK_REF)를 지연시켜 출력 클럭신호(CLK_OUT)를 출력한다. 출력 클럭신호(CLK_OUT)는 다시 위상 검출기(120)의 입력(CLK_IN)으로 피드백된다.
이하, 도 2를 참조하여 본 발명의 실시예에 따른 위상 검출기(200)에 대하여 구체적으로 설명한다. 도 2는 본 발명의 실시예에 따른 위상 검출기(200)의 회로도이다.
본 발명의 실시예에 따른 위상 검출기(200)는 샘플링부(210) 및 비교기(220)를 포함한다. 또한, 위상 검출기(200)는 실시예에 따라 인버터부(230), 보팅부(Voting Circuit, 240) 및 동작제어부(250)를 더 포함할 수 있다. 도 2에 도시된 구성요소 전부가 필수적인 구성요소는 아니며, 일부 구성요소가 추가, 삭제 또는 치환될 수 있다.
샘플링부(210)는 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호(CLK_S)에 응답하여 동일한 특정 시점에 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN)를 샘플링한다. 즉, 두 신호에 대한 샘플링을 동시에 개시하는 것이다.
샘플링부(210)는 제1 트랜지스터(Q1), 제2 트랜지스터(Q2), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. 구체적으로, 제1 트랜지스터(Q1)는 기준 클럭신호(CLK_REF)의 입력단자와 비교기(220)의 비반전 단자 사이에 연결되고, 제1 캐패시터(C1)는 비교기(220)의 비반전 단자와 접지단자 사이에 연결된다. 제2 트랜지스터(Q2)는 입력 클럭신호(CLK_IN)의 입력단자와 비교기(220)의 반전 단자 사이에 연결되고, 제2 캐패시터(C2)는 비교기(220)의 반전 단자와 접지단자 사이에 연결된다.
제1 트랜지스터(Q1)는 기준 클럭신호(CLK_REF)의 입력단자에 연결되는 제1 전극, 비교기(220)의 비반전 단자에 연결되는 제2 전극 및 샘플링 클럭신호(CLK_S)가 인가되는 게이트 전극을 포함한다.
제2 트랜지스터(Q2)는 입력 클럭신호(CLK_IN)의 입력단자에 연결되는 제1 전극, 비교기(220)의 반전 단자에 연결되는 제2 전극 및 샘플링 클럭신호(CLK_S)가 인가되는 게이트 전극을 포함한다.
제1 캐패시터(C1)는 제1 트랜지스터(Q1)의 제2 전극과 접지단자 사이에 연결되고, 제2 캐패시터(C2)는 제2 트랜지스터(Q2)의 제2 전극과 접지단자 사이에 연결된다.
샘플링부(210)는 위상을 비교할 두 클럭 신호(CLK_REF, CLK_IN)를 동일한 시점에 샘플링하여 캐패시터(C1, C2)에 전압 형태로 저장한다. 구체적으로, 샘플링부(210)는 논리 레벨(하이 레벨 또는 로우 레벨)이 아닌 아날로그 값으로 제1 캐패시터(C1)에 기준 클럭신호(CLK_REF)를 저장하고, 제2 캐패시터(C2)에 입력 클럭신호(CLK_IN)를 저장한다.
즉, 샘플링 클럭신호(CLK_S)가 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)를 턴온(turn on)시킴에 따라 제1 캐패시터(C1)는 특정 시점의 기준 클럭신호(CLK_REF)에 대응되는 전압값인 기준 전압신호(V_REF)를 생성하여 비교기(220)의 비반전 단자로 출력하고, 제2 캐패시터(C2)는 동일한 특정 시점의 입력 클럭신호(CLK_IN)에 대응되는 전압값인 입력 전압신호(V_IN)를 생성하여 비교기(220)의 반전 단자로 출력한다.
기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)는 동일 시점에 샘플링되기 때문에 위상이 앞서거나 뒤짐에 따라 샘플링된 신호의 전압 크기가 달라진다. 예를 들어, 기준 클럭신호(CLK_REF)의 위상이 입력 클럭신호(CLK_IN)의 위상보다 앞서는 경우, 두 신호의 하강 에지에서 위상차를 비교할 때, 기준 클럭신호(CLK_REF)의 전압 크기가 입력 클럭신호(CLK_IN)의 전압 크기보다 크다.
비교기(220)는 샘플링 클럭신호(CLK_S)를 지연시킨 비교 클럭신호(CLK_COMP)에 응답하여 샘플링부(210)에 의해 샘플링된 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN)의 크기를 비교하여 위상차 신호를 출력한다.
이와 같이 본 실시예에 따른 위상 검출기(200)는 동일 시점에서 샘플링된 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 아날로그 전압값을 비교하기 때문에 두 신호의 위상차가 근소하더라도 이를 분별할 수 있는 효과가 있다. 이에 따라, 데드존을 줄임으로써 더욱 정밀한 위상 검출이 가능하다.
본 실시예의 위상 검출기(200)는 인버터부(230)를 더 포함할 수 있다. 인버터부(230)는 직렬 연결된 인버터 소자를 구비하여 입력 클럭신호(CLK_IN)를 지연하여 샘플링 클럭신호(CLK_S) 및 비교 클럭신호(CLK_COMP)를 생성할 수 있다.
구체적으로, 인버터부(230)는 입력 클럭신호(CLK_IN)의 입력단자와 비교기(220) 사이에 입력 클럭신호(CLK_IN)의 입력단자로부터 순차적으로 직렬 연결된 제1 인버터(232), 제2 인버터(234) 및 제3 인버터(236)를 포함할 수 있다. 제1 인버터(232)는 입력 클럭신호(CLK_IN)를 입력받아 샘플링 클럭신호(CLK_S)를 출력하고, 제3 인버터(236)는 비교 클럭신호(CLK_COMP)를 생성하여 비교기(220)로 출력할 수 있다.
보팅부(240)는 비교기(220)로부터 출력된 신호를 처리하여 출력 신호를 생성할 수 있다. 보팅부(240)의 출력 신호 값은 보팅 로직(Voting Logic)을 이용하여 비교기(220)로부터 출력된 하나 이상의 입력 신호 값들로부터 결정된다. 보팅부(240)는 노이즈의 영향을 줄이는 효과를 제공할 수 있다.
동작제어부(250)는 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN) 간의 위상차에 따라 전하펌프(130)에 포함된 구성회로들의 동작을 제어할 수 있는 복수의 제어 신호들(UP, DN, S SB)을 생성할 수 있다.
이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 위상 검출기(300)에 대하여 구체적으로 설명한다. 도 3은 본 발명의 다른 실시예에 따른 위상 검출기(300)의 회로도이다.
본 발명의 다른 실시예에 따른 위상 검출기(300)는 분주부(310), 샘플링부(320) 및 비교기(330)를 포함한다. 또한, 위상 검출기(200)는 실시예에 따라 인버터부(340), 보팅부(350) 및 동작제어부(360)를 더 포함할 수 있다. 도 3에 도시된 구성요소 전부가 필수적인 구성요소는 아니며, 일부 구성요소가 추가, 삭제 또는 치환될 수 있다.
분주부(310)는 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN)를 분주하여 각각의 신호에 대한 분주신호를 생성한다. 분주부(310)는 제1 분주기(314), 제2 분주기(316) 및 제3 분주기(318)를 포함한다. 이하, 제1 분주기(314)의 출력신호를 기준 클럭 분주신호, 제2 분주기(316)의 출력신호를 제1 입력 클럭 분주신호, 제3 분주기(318)의 출력신호를 제2 입력 클럭 분주신호라 칭한다.
분주부(310)는 더미 분주기(312)를 더 포함할 수 있다. 더미 분주기(313)는 본 실시예의 위상 검출기(300)에서 이의 출력신호를 이용하지는 않으나, 로드 밸런싱(Load Balancing)을 위해 분주부(310)에 포함될 수 있다.
샘플링부(320)는 기준 클럭 분주신호와 제1 입력 클럭 분주신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호(CLK_S)에 응답하여 동일한 특정 시점에 기준 클럭 분주신호 및 제1 입력 클럭 분주신호를 샘플링한다. 즉, 두 신호에 대한 샘플링을 동시에 개시하는 것이다.
샘플링부(320)는 제1 트랜지스터(Q1), 제2 트랜지스터(Q2), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. 구체적으로, 제1 트랜지스터(Q1)는 기준 클럭 분주신호의 출력단자와 비교기(330)의 비반전 단자 사이에 연결되고, 제1 캐패시터(C1)는 비교기(330)의 비반전 단자와 접지단자 사이에 연결된다. 제2 트랜지스터(Q2)는 제1 입력 클럭 분주신호의 출력단자와 비교기(330)의 반전 단자 사이에 연결되고, 제2 캐패시터(C2)는 비교기(330)의 반전 단자와 접지단자 사이에 연결된다.
제1 트랜지스터(Q1)는 기준 클럭 분주신호의 출력단자에 연결되는 제1 전극, 비교기(330)의 비반전 단자에 연결되는 제2 전극 및 샘플링 클럭신호(CLK_S)가 인가되는 게이트 전극을 포함한다.
제2 트랜지스터(Q2)는 제1 입력 클럭 분주신호의 출력단자에 연결되는 제1 전극, 비교기(330)의 반전 단자에 연결되는 제2 전극 및 샘플링 클럭신호(CLK_S)가 인가되는 게이트 전극을 포함한다.
제1 캐패시터(C1)는 제1 트랜지스터(Q1)의 제2 전극과 접지단자 사이에 연결되고, 제2 캐패시터(C2)는 제2 트랜지스터(Q2)의 제2 전극과 접지단자 사이에 연결된다.
샘플링부(320)는 위상을 비교할 두 클럭 분주신호(기준 클럭 분주신호 및 제1 입력 클럭 분주신호)를 동일한 시점에 샘플링하여 캐패시터(C1, C2)에 전압 형태로 저장한다. 구체적으로, 샘플링부(320)는 논리 레벨(하이 레벨 또는 로우 레벨)이 아닌 아날로그 값으로 제1 캐패시터(C1)에 기준 클럭 분주신호를 저장하고, 제2 캐패시터(C2)에 제1 입력 클럭 분주신호를 저장한다.
즉, 샘플링 클럭신호(CLK_S)가 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)를 턴온(turn on)시킴에 따라 제1 캐패시터(C1)는 특정 시점의 기준 클럭 분주신호에 대응되는 전압값인 기준 전압신호(V_REF)를 생성하여 비교기(330)의 비반전 단자로 출력하고, 제2 캐패시터(C2)는 동일한 특정 시점의 제1 입력 클럭 분주신호에 대응되는 전압값인 입력 전압신호(V_IN)를 생성하여 비교기(330)의 반전 단자로 출력한다.
기준 클럭 분주신호와 제1 입력 클럭 분주신호는 동일 시점에 샘플링되기 때문에 위상이 앞서거나 뒤짐에 따라 샘플링된 신호의 전압 크기가 달라진다. 예를 들어, 기준 클럭 분주신호의 위상이 제1 입력 클럭 분주신호의 위상보다 앞서는 경우, 두 신호의 하강 에지에서 위상차를 비교할 때, 기준 클럭 분주신호의 전압 크기가 제1 입력 클럭 분주신호의 전압 크기보다 크다.
비교기(330)는 샘플링 클럭신호(CLK_S)를 지연시킨 비교 클럭신호(CLK_COMP)에 응답하여 샘플링부(320)에 의해 샘플링된 기준 클럭 분주신호 및 제1 입력 클럭 분주신호의 크기를 비교하여 위상차 신호를 출력한다.
이와 같이 본 실시예에 따른 위상 검출기(300)는 동일 시점에서 샘플링된 기준 클럭 분주신호와 제1 입력 클럭 분주신호의 아날로그 전압값을 비교하기 때문에 두 신호의 위상차가 근소하더라도 이를 분별할 수 있는 효과가 있다. 이에 따라, 데드존을 줄임으로써 더욱 정밀한 위상 검출이 가능하다.
또한, 본 실시예에 따른 위상 검출기(300)는 분주부(310)에 의해 분주된 신호들 간의 위상차를 검출하기 때문에 전력 소모를 줄일 수 있는 효과가 있다.
본 실시예의 위상 검출기(300)는 인버터부(340)를 더 포함할 수 있다. 인버터부(340)는 직렬 연결된 인버터 소자를 구비하여 제2 입력 클럭 분주신호를 지연하여 샘플링 클럭신호(CLK_S) 및 비교 클럭신호(CLK_COMP)를 생성할 수 있다.
구체적으로, 인버터부(340)는 제2 입력 클럭 분주신호의 출력단자와 비교기(330) 사이에 제2 입력 클럭 분주신호의 출력단자로부터 순차로 직렬 연결된 제1 인버터(342) 및 제2 인버터(344)를 포함할 수 있다. 제2 인버터(344)는 비교 클럭신호(CLK_COMP)를 생성하여 비교기(330)로 출력할 수 있다. 샘플링 클럭신호(CLK_S)는 제2 입력 클럭 분주신호로서 제1 인버터(342)로 입력된다.
보팅부(350)는 비교기(330)로부터 출력된 신호를 처리하여 출력 신호를 생성할 수 있다. 보팅부(350)의 출력 신호 값은 보팅 로직(Voting Logic)을 이용하여 비교기(330)로부터 출력된 하나 이상의 입력 신호 값들로부터 결정된다. 보팅부(350)는 노이즈의 영향을 줄이는 효과를 제공할 수 있다.
동작제어부(360)는 기준 클럭 분주신호 및 제1 입력 클럭 분주신호 간의 위상차에 따라 전하펌프(130)에 포함된 구성회로들의 동작을 제어할 수 있는 복수의 제어 신호들(UP, DN, S SB)을 생성할 수 있다.
이하, 도 4 및 도 5를 참조하여 본 발명의 다른 실시예에 따른 위상 검출기(300)의 동작에 대하여 구체적으로 설명한다. 도 2에 도시된 본 발명의 실시예에 따른 위상 검출기(200)의 동작은 이하 설명할 위상 검출기(300)의 동작과 유사하므로 구체적인 설명은 생략한다.
도 4는 본 발명의 다른 실시예에 따른 위상 검출기(300)의 동작을 나타내는 타이밍도이다. 도 4는 하강 에지 구간에서 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN)의 위상차를 비교하고, 분주부(310)에 의해 입력 신호가 2분주된 경우에 대한, 기준 클럭신호(CLK_REF), 입력 클럭신호(CLK_IN), 샘플링 클럭신호(CLK_S) 및 비교 클럭신호(CLK_COMP)의 파형을 도시한다. 도 4의 타이밍도는 예시에 불과하며 반드시 이에 한정되는 것은 아니다.
도 5는 도 4에 도시된 파형 중 A로 표시된 부분을 확대하여 도시한 타이밍도이다.
도 5를 참조하면, T1은 기준 클럭신호(CLK_REF)와 입력 클럭신호(CLK_IN) 사이의 지연시간을 나타내고, T2는 입력 클럭신호(CLK_IN)와 샘플링 클럭신호(CLK_S)의 지연시간을 나타내며, T3는 샘플링 클럭신호(CLK_S)와 비교 클럭신호(CLK_COMP)의 지연시간을 나타낸다.
Ts는 기준 클럭신호(CLK_REF) 및 입력 클럭신호(CLK_IN)를 샘플링하는 특정 시점을 나타낸다. 보다 정확히 말하면, 기준 클럭 분주신호 및 제1 입력 클럭 분주신호를 샘플링하는 특정 시점을 나타낸다. 샘플링 클럭신호(CLK_S)에 응답하여 Ts에서 샘플링된 기준 클럭 분주신호의 전압값은 V_REF, 샘플링된 제1 입력 클럭 분주신호의 전압값은 V_IN이다. 도 5는 기준 클럭신호(CLK_REF)의 위상이 입력 클럭신호(CLK_IN)의 위상에 비하여 뒤진 경우를 나타낸다. 이에 따라, 샘플링된 전압값 V_REF가 V_IN에 비하여 그 크기가 작은 것을 확인할 수 있다.
Tc는 비교기(330)가 활성화되어 샘플링된 두 신호의 전압값을 비교하는 시점을 나타낸다. 비교기(330)는 샘플링된 두 신호의 전압값을 비교하여 V_REF의 크기가 V_IN의 크기보다 작다는 것을 검출할 수 있다. 이에 따라, 동작제어부(360)는 그 위상차에 해당하는 펄스폭을 가지는 DN 신호를 출력할 수 있을 것이다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 지연 고정 루프 120, 200, 300: 위상 검출기
130: 전하펌프 140: 루프필터
150: 전압제어 지연라인 210, 320: 샘플링부
220, 330: 비교기 230, 340: 인버터부
240, 350: 보팅부 250, 260: 동작제어부
310: 분주부

Claims (15)

  1. 기준 클럭신호와 입력 클럭신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 상기 기준 클럭신호 및 상기 입력 클럭신호를 샘플링하는 샘플링부; 및
    상기 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 상기 샘플링부에 의해 샘플링된 상기 기준 클럭신호 및 상기 입력 클럭신호의 크기를 비교하여 위상차 신호를 출력하는 비교기
    를 포함하는 위상 검출기.
  2. 제1항에 있어서,
    상기 샘플링부는,
    상기 기준 클럭신호의 입력단자와 상기 비교기의 비반전 단자 사이에 연결되는 제1 트랜지스터;
    상기 비교기의 비반전 단자와 접지단자 사이에 연결되는 제1 캐패시터;
    상기 입력 클럭신호의 입력단자와 상기 비교기의 반전 단자 사이에 연결되는 제2 트랜지스터; 및
    상기 비교기의 반전 단자와 접지단자 사이에 연결되는 제2 캐패시터를 포함하는 위상 검출기.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는, 상기 기준 클럭신호의 입력단자에 연결되는 제1 전극, 상기 비교기의 비반전 단자에 연결되는 제2 전극 및 상기 샘플링 클럭신호가 인가되는 게이트 전극을 포함하고,
    상기 제2 트랜지스터는, 상기 입력 클럭신호의 입력단자에 연결되는 제1 전극, 상기 비교기의 반전 단자에 연결되는 제2 전극 및 상기 샘플링 클럭신호가 인가되는 게이트 전극을 포함하는 위상 검출기.
  4. 제3항에 있어서,
    상기 제1 캐패시터는, 상기 제1 트랜지스터의 제2 전극과 상기 접지단자 사이에 연결되고, 상기 제2 캐패시터는, 상기 제2 트랜지스터의 제2 전극과 상기 접지단자 사이에 연결되는 위상 검출기.
  5. 제2항에 있어서,
    상기 샘플링 클럭신호가 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 턴온시킴에 따라 상기 제1 캐패시터는 상기 특정 시점의 기준 클럭신호에 대응되는 전압값인 기준 전압신호를 생성하여 상기 비교기의 비반전 단자로 출력하고, 상기 제2 캐패시터는 상기 특정 시점의 입력 클럭신호에 대응되는 전압값인 입력 전압신호를 생성하여 상기 비교기의 반전 단자로 출력하는 위상 검출기.
  6. 제2항에 있어서,
    직렬 연결된 복수개의 인버터 소자를 구비하여 상기 입력 클럭신호를 지연하여 상기 샘플링 클럭신호 및 상기 비교 클럭신호를 생성하는 인버터부를 더 포함하는 위상 검출기.
  7. 제6항에 있어서,
    상기 인버터부는, 상기 입력 클럭신호의 입력단자와 상기 비교기 사이에 상기 입력 클럭신호의 입력단자로부터 순차로 직렬 연결된 제1 인버터, 제2 인버터 및 제3 인버터를 포함하고,
    상기 제1 인버터는 상기 입력 클럭신호를 입력받아 상기 샘플링 클럭신호를 출력하고, 상기 제3 인버터는 상기 비교 클럭신호를 출력하는 위상 검출기.
  8. 기준 클럭신호 및 입력 클럭신호를 각각 분주하여 기준 클럭 분주신호, 제1 입력 클럭 분주신호 및 제2 입력 클럭 분주신호를 생성하는 분주부;
    상기 기준 클럭 분주신호와 상기 제1 입력 클럭 분주신호의 하강 에지 구간 또는 상승 에지 구간 중 어느 하나의 에지 구간에서 샘플링 클럭신호에 응답하여 동일한 특정 시점에 상기 기준 클럭 분주신호 및 상기 제1 입력 클럭 분주신호를 샘플링하는 샘플링부; 및
    상기 샘플링 클럭신호를 지연시킨 비교 클럭신호에 응답하여 상기 샘플링부에 의해 샘플링된 상기 기준 클럭 분주신호 및 상기 제1 입력 클럭 분주신호의 크기를 비교하여 위상차 신호를 출력하는 비교기
    를 포함하는 위상 검출기.
  9. 제8항에 있어서,
    상기 샘플링부는,
    상기 기준 클럭 분주신호의 출력단자와 상기 비교기의 비반전 단자 사이에 연결되는 제1 트랜지스터;
    상기 비교기의 비반전 단자와 접지단자 사이에 연결되는 제1 캐패시터;
    상기 제1 입력 클럭 분주신호의 출력단자와 상기 비교기의 반전 단자 사이에 연결되는 제2 트랜지스터; 및
    상기 비교기의 반전 단자와 접지단자 사이에 연결되는 제2 캐패시터를 포함하는 위상 검출기.
  10. 제9항에 있어서,
    상기 제1 트랜지스터는, 상기 기준 클럭 분주신호의 출력단자에 연결되는 제1 전극, 상기 비교기의 비반전 단자에 연결되는 제2 전극 및 상기 샘플링 클럭신호가 인가되는 게이트 전극을 포함하고,
    상기 제2 트랜지스터는, 상기 제1 입력 클럭 분주신호의 출력단자에 연결되는 제1 전극, 상기 비교기의 반전 단자에 연결되는 제2 전극 및 상기 샘플링 클럭신호가 인가되는 게이트 전극을 포함하는 위상 검출기.
  11. 제10항에 있어서,
    상기 제1 캐패시터는, 상기 제1 트랜지스터의 제2 전극과 상기 접지단자 사이에 연결되고, 상기 제2 캐패시터는, 상기 제2 트랜지스터의 제2 전극과 상기 접지단자 사이에 연결되는 위상 검출기.
  12. 제9항에 있어서,
    상기 샘플링 클럭신호가 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 턴온시킴에 따라 상기 제1 캐패시터는 상기 특정 시점의 기준 클럭 분주신호에 대응되는 전압값인 기준 전압신호를 생성하여 상기 비교기의 비반전 단자로 출력하고, 상기 제2 캐패시터는 상기 특정 시점의 제1 입력 클럭 분주신호에 대응되는 전압값인 입력 전압신호를 생성하여 상기 비교기의 반전 단자로 출력하는 위상 검출기.
  13. 제9항에 있어서,
    직렬 연결된 복수개의 인버터 소자를 구비하여 상기 제2 입력 클럭 분주신호를 지연하여 상기 비교 클럭신호를 생성하는 인버터부를 더 포함하는 위상 검출기.
  14. 제13항에 있어서,
    상기 인버터부는, 상기 제2 입력 클럭 분주신호의 출력단자와 상기 비교기 사이에 상기 제2 입력 클럭 분주신호의 출력단자로부터 순차로 직렬 연결된 제1 인버터 및 제2 인버터를 포함하고, 상기 제2 인버터는, 상기 비교 클럭신호를 출력하는 위상 검출기.
  15. 제8항에 있어서,
    상기 샘플링 클럭신호는 상기 제2 입력 클럭 분주신호인 위상 검출기.
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