KR101960184B1 - 신호의 이중 에지의 샘플링을 통해 높은 대역폭을 가지는 위상 고정 루프 - Google Patents

신호의 이중 에지의 샘플링을 통해 높은 대역폭을 가지는 위상 고정 루프 Download PDF

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Abstract

신호의 이중 에지의 샘플링을 통해 높은 대역폭을 가지는 위상 고정 루프가 개시된다. 개시된 위상 고정 루프는, 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 전압 제어 발진기의 주파수를 제어하되, 상기 위상 동기 루프의 잘못된 위상 고정을 방지한다.

Description

신호의 이중 에지의 샘플링을 통해 높은 대역폭을 가지는 위상 고정 루프{Phase locked loop with high bandwidth using dual edge of signal}
본 발명의 실시예들은 기준 신호(reference clock)와 피드백 신호(feedback clock)의 이중 에지, 즉 상승 에지(rising edge) 및 하강 에지(falling edge)를 샘플링함으로써 높은 대역폭을 가지는 위상 고정 루프(Phase Locked Loop)에 대한 것이다.
위상 동기 루프(Phase Locked Loop, PLL)는 외부로부터 입력되는 기준 신호(클럭 신호)에 응답하여 원하는 주파수 및 위상을 가지는 출력 신호를 발생시키는 주파수 궤환형 회로로서, 주파수 합성 회로나 클럭 복원 회로 등에 많이 사용되고 있다.
도 1은 종래의 위상 동기 루프의 한 예로써, 전하 펌프형 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 1을 참조하면, 종래의 전하 펌프형 위상 동기 루프(100)는 위상 주파수 검출기(Phase Frequency Detector, PFD)(110), 전하 펌프(Charge Pump, CP)(120), 루프 필터(Loop Filter)(130) 및 전압 제어 발진기(Voltage Control Oscillator)(140)를 포함한다.
위상 주파수 검출기(110)는 기준 신호 및 피드백 신호를 비교하여 위상차 신호를 출력한다. 전하 펌프(120)는 위상 비교 신호에서 출력된 위상차 신호의 펄스폭에 비례하여 전하를 공급하고, 루프 필터(130)는 축적된 전하량의 변화로 전압을 가변한다. 전압 제어 발진기(140)는 가변된 전압 즉, 제어 전압에 기초하여 특정 주파수를 출력한다. 전압 제어 발진기(140)에서 출력된 신호는 피드백되어 위상 주파수 검출기(110)로 입력된다. 일반적으로 위상 주파수 검출기(120)는 기준 신호와 피드백 신호의 상승 에지 또는 하강 에지 중 하나만을 비교하여 그 위상 차에 비례하는 신호를 출력한다.
또한, 위상 동기 루프(100)는 분주기(미도시)를 추가적으로 설치할 수 있다. 분주기(미도시)는 피드백 경로에 위치하며, 전압 제어 발진기(150)에서 출력된 출력 신호의 주파수를 분주한다.
종래의 위상 동기 루프에서, 위상 및 주파수 검출 속도를 향상시키기 위해서는 위상 동기 루프의 대역폭을 넓혀야 한다. 하지만, 위상 동기 루프에서 위상 차를 기준 신호와 피드백 신호의 상승 에지 또는 하강 에지 에서 검출하는 일종의 표본화 동작으로 인해 위상 동기 루프의 안정성 (stability)을 보장하기 위해서는 위상 동기 루프의 대역폭이 통상적으로 기준 신호 주파수의 1/10 이하로 제한된다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 기준 신호(reference clock)와 피드백 신호(feedback clock)의 이중 에지(dual edge), 즉 상승 에지(rising edge) 및 하강 에지(falling edge)를 샘플링함으로써 높은 대역폭을 가지는 위상 고정 루프(Phase Locked Loop)를 제안하고자 한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 위상 고정 루프에 있어서, 기준 신호와 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 전압 제어 발진기의 주파수를 제어하되, 상기 위상 동기 루프의 잘못된 위상 고정을 방지하는 것을 특징으로 하는 위상 고정 루프가 제공된다.
상기 위상 고정 루프는, 상기 기준 신호 및 상기 피드백 신호의 상승 에지의 차이와 하강 에지의 차이를 이용하여 업 위상차 신호 및 다운 위상차 신호를 생성하는 위상 주파수 검출부; 상기 업 위상차 신호의 펄스폭 및 상기 다운 위상차 신호의 펄스폭에 비례하여 전하를 공급하여 제1 출력 전압을 출력하는 전하 펌프부; 상기 제1 출력 전압을 가변하여 제2 출력 전압 및 제3 출력 전압을 출력하는 루프 필터부; 및 상기 제2 출력 전압 및 상기 제3 출력 전압에 기초하여 특정 주파수를 출력하는 전압 제어 발진기;를 포함하되, 상기 위상 주파수 검출부는, 상기 위상 고정 루프의 잘못된 위상 고정을 방지하기 위한 OR 게이트인 OR 게이트 A를 포함할 수 있다.
상기 위상 주파수 검출부는, 상기 기준 신호 및 상기 피드백 신호를 입력받아, 상승 에지 업 신호 및 상승 에지 다운 신호를 출력하는 위상 주파수 검출기 A; 상기 기준 신호를 입력받아 NOT 연산을 수행하는 부정 회로 A; 상기 피드백 신호를 입력받아 NOT 연산을 수행하는 부정 회로 B; 및 상기 부정 회로 A의 출력값 및 상기 부정 회로 B의 출력값을 입력받아, 하강 에지 업 신호 및 하강 에지 다운 신호를 출력하는 위상 주파수 검출기 B;를 더 포함할 수 있다.
상기 위상 주파수 검출부는, 상기 상승 에지 업 신호 및 상기 하강 에지 업 신호를 입력받아 OR 연산을 수행하여 상기 업 위상차 신호를 생성하는 OR 게이트 B1; 및 상기 상승 에지 다운 신호 및 상기 하강 에지 다운 신호를 입력받아 OR 연산을 수행하여 상기 다운 위상차 신호를 생성하는 OR 게이트 B2;를 더 포함할 수 있다.
상기 OR 게이트 A는 OR 게이트 A1를 포함하고, 상기 위상 주파수 검출기 A는 SR 플립플롭 A, SR 플립플롭 B, AND 게이트 A를 포함하되, 상기 SR 플립플롭 A의 S 입력단 및 상기 SR 플립플롭 B의 S 입력단으로는 전원전압이 입력되고, 상기 SR 플립플롭 A의 R 입력단 및 상기 SR 플립플롭 B의 R 입력단으로는 상기 AND 게이트 A의 출력 신호가 입력되고, 상기 SR 플립플롭 A의 클록 입력단으로 상기 기본 신호가 입력되고, 상기 SR 플립플롭 B의 클록 입력단으로 상기 피드백 신호가 입력되고, 상기 AND 게이트 A의 입력단 및 상기 OR 게이트 A1의 입력단으로 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호가 입력될 수 있다.
상기 OR 게이트 A는 OR 게이트 A2를 더 포함하고, 상기 위상 주파수 검출기 B는 SR 플립플롭 C, SR 플립플롭 D, AND 게이트 B를 포함하되, 상기 SR 플립플롭 C의 S 입력단 및 상기 SR 플립플롭 D의 S 입력단으로는 상기 전원전압이 입력되고, 상기 SR 플립플롭 C의 R 입력단 및 상기 SR 플립플롭 D의 R 입력단으로는 상기 OR 게이트 A2의 출력 신호가 입력되고, 상기 SR 플립플롭 C의 클록 입력단으로 상기 부정 회로 A의 출력값이 입력되고, 상기 SR 플립플롭 D의 클록 입력단으로 상기 부정 회로 B의 출력값이 입력되고, 상기 AND 게이트 B의 입력단으로 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호가 입력되고, 상기 OR 게이트 A2의 입력단으로 상기 OR 게이트 A1의 출력 신호 및 상기 AND 게이트 B의 출력 신호가 입력될 수 있다.
상기 루프 필터부는, 상기 제1 출력 전압이 인가되는 노드 A와 노드 B 사이에 위치하는 스위치 A; 상기 노드 B와 노드 C 사이에 위치하는 스위치 B; 상기 노드 A와 노드 D 사이에 위치하는 스위치 C; 상기 노드 D와 노드 E 사이에 위치하는 스위치 D; 상기 노드 A와 연결되는 캐패시터 A; 상기 노드 B와 연결되는 캐패시터 B; 상기 노드 C와 연결되는 임피던스 소자 A; 상기 노드 C에서 상기 임피던스 소자 A와 병렬 연결되는 캐패시터 C; 상기 노드 D와 연결되는 캐패시터 D; 상기 노드 E와 연결되는 임피던스 소자 B; 상기 노드 E에서 상기 임피던스 소자 B와 병렬 연결되는 캐패시터 E;를 포함하되, 상기 임피던스 소자 A 및 임피던스 소자 B 각각은 저항과 캐패시터가 직렬로 연결될 수 있다.
상기 스위치 A와 상기 스위치 D는 동시에 온/오프되고, 상기 스위치 B와 상기 스위치 C는 동시에 온/오프될 수 있다.
상기 스위치 A와 상기 스위치 D은 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호가 동시에 하강하는 경우 기 설정된 시간 동안만 온되고, 상기 스위치 B와 상기 스위치 C은 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호가 동시에 하강하는 경우 기 설정된 시간 동안만 온될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 위상 고정 루프에 있어서, 기준 신호 및 피드백 신호의 상승 에지의 차이와 하강 에지의 차이를 이용하여 업 위상차 신호 및 다운 위상차 신호를 생성하는 위상 주파수 검출부; 상기 업 위상차 신호의 펄스폭 및 상기 다운 위상차 신호의 펄스폭에 비례하여 전하를 공급하여 제1 출력 전압을 출력하는 전하 펌프부; 다수의 캐패시터 및 다수의 스위치로 구성되며, 상기 제1 출력 전압을 가변하여 제2 출력 전압 및 제3 출력 전압을 출력하는 루프 필터부; 상기 제2 출력 전압 및 상기 제3 출력 전압에 기초하여 특정 주파수를 출력하는 전압 제어 발진기; 및 상기 전압 제어 발진기의 출력 신호를 분주하여 상기 피드백 신호를 출력하는 분주기;를 포함하되, 상기 루프 필터부는, 상기 기준 신호화 상기 피드백 신호 간의 듀티 사이클이 상이할 경우 발생하는 상기 전압 제어 발진기의 전압 변동(fluctuation)을 제거하는 것을 특징으로 하는 위상 고정 루프가 제공된다.
본 발명에 따른 위상 고정 루프는 기준 신호와 피드백 신호의 이중 에지인 상승 에지 및 하강 에지를 샘플링함으로써 높은 대역폭을 가지는 장점이 있다.
또한, 본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 종래의 위상 동기 루프의 한 예로써, 전하 펌프형 위상 동기 루프의 개략적인 구성을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 위상 고정 루프의 개략적인 구성을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 위상 주파수 검출부의 상세한 구성을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 루프 필터부의 상세한 구성을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 샘플러 A 및 샘플러 B의 상세한 구성을 도시한 도면이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 위상 고정 루프의 동작의 개념을 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
"제1", "제2" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 위상 고정 루프의 개략적인 구성을 도시한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 위상 고정 루프(200)는 위상 주파수 검출부(PFD)(210), 전하 펌프부(CP)(220), 루프 필터부(LF)(230), 전압 제어 발진기(VCO)(240), 샘플러 A(250) 및 샘플러 B(260)를 포함한다. 이하, 각 구성 요소 별 동작을 살펴보면 다음과 같다.
먼저, 위상 주파수 검출부(210)는 기준 신호(CLKREF) 및 피드백 신호(CLKFB)를 비교하여 위상차 신호를 생성한다. 이 때, 도 2에 도시된 바와 같이, 피드백 신호는 전압 제어 발진기(240)에서 출력되는 신호일 수 있다. 한편, 또 다른 일례에 따르면, 위상 고정 루프(200)는 피드백 경로에 위치하며 전압 제어 발진기(240)에서 출력되는 신호를 분주하는 분주기(미도시)를 추가적으로 구비할 수 있으며, 피드백 신호는 분주기(미도시)의 출력 신호일 수도 있다.
보다 상세하게, 위상 주파수 검출부(210)는 기준 신호(CLKREF) 및 피드백 신호(CLKFB)의 이중 에지인 상승 에지의 차이와 하강 에지의 차이를 이용하여 업 위상차 신호(UP) 및 다운 위상차 신호(DN)를 생성한다. 즉, 위상 주파수 검출부(210)는 상승 에지의 차이와 하강 에지의 차이를 모두 비교하기 위해 듀얼 모드로 동작하며, 기준 신호(CLKREF)의 한 주기 클록 내에서 업 위상차 신호(UP) 및 다운 위상차 신호(DN)를 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 위상 주파수 검출부(210)의 상세한 구성을 도시한 도면이다.
도 3을 참조하면, 위상 주파수 검출부(210)는 위상 주파수 검출기 A(211), 부정 회로(NOT circuit) A(212), 부정 회로 B(213), 위상 주파수 검출기 B(214), OR 게이트 A1(215), OR 게이트 A2(216), OR 게이트 B1(217) 및 OR 게이트 B2(218)를 포함한다.
위상 주파수 검출기 A(211)는 기준 신호(CLKREF) 및 피드백 신호(CLKFB)를 입력받아 상승 에지 업 신호(UPR) 및 상승 에지 다운 신호(DNR)를 출력한다. 이를 위해, 위상 주파수 검출기 A(211)는 SR 플립플롭 A(2111), SR 플립플롭 B(2112) 및 AND 게이트 A(2113)를 포함할 수 있다.
이 때, 상승 에지 업 신호(UPR)는 기준 신호(CLKREF)의 상승 에지가 피드백 신호(CLKFB)의 상승 에지에 비해 앞서는 경우 기준 신호(CLKREF)의 상승 에지와 피드백 신호(CLKFB)의 상승 에지 사이의 간격 사이에서 하이값을 가지는 신호이고, 상승 에지 다운 신호(DNR)는 기준 신호(CLKREF)의 상승 에지가 피드백 신호(CLKFB)의 상승 에지에 비해 뒤쳐지는 경우 기준 신호(CLKREF)의 상승 에지와 피드백 신호(CLKFB)의 상승 에지 사이의 간격 사이에서 하이값을 가지는 신호이다.
그리고, 부정 회로 A(212)는 기준 신호(CLKREF)를 입력받아 NOT 연산을 수행하며, 부정 회로 B(213)는 피드백 신호(CLKFB)를 입력받아 NOT 연산을 수행한다.
또한, 위상 주파수 검출기 B(214)는 부정 회로 A(212)의 출력값 및 부정 회로 B(213)의 출력값을 입력받아 하강 에지 업 신호(UPF) 및 하강 에지 다운 신호(DNF)를 출력한다. 이를 위해, 위상 주파수 검출기 B(214)는 SR 플립플롭 C(2141), SR 플립플롭 D(2142) 및 AND 게이트 B(2143)를 포함할 수 있다.
이 때, 하강 에지 업 신호(UPF)는 기준 신호(CLKREF)의 하강 에지가 피드백 신호(CLKFB)의 하강 에지에 비해 앞서는 경우 기준 신호(CLKREF)의 하강 에지와 피드백 신호(CLKFB)의 하강 에지 사이의 간격 사이에서 하이값을 가지는 신호이고, 하강 에지 다운 신호(DNF)는 기준 신호(CLKREF)의 하강 에지가 피드백 신호(CLKFB)의 하강 에지에 비해 뒤쳐지는 경우 기준 신호(CLKREF)의 하강 에지와 피드백 신호(CLKFB)의 하강 에지 사이의 간격 사이에서 하이값을 가지는 신호이다.
그리고, OR 게이트 B1(217)는 상승 에지 업 신호(UPR) 및 하강 에지 업 신호(DNR)를 입력받아 OR 연산을 수행하여 업 위상차 신호(UP)를 생성한다. 또한, OR 게이트 B2(218)는 상승 에지 다운 신호(UPF) 및 하강 에지 다운 신호(DNF)를 입력받아 OR 연산을 수행하여 다운 위상차 신호(DN)를 생성한다.
또한, 본 발명의 주요한 특징 중 하나인 OR 게이트 A1(215) 및 OR 게이트 A2(216)는 위상 고정 루프(200)의 잘못된 위상 고정을 방지하기 위한 기능을 수행하는 것으로서, 위상 주파수 검출기 A(211) 및 위상 주파수 검출기 B(214)와 연결된다.
세부적으로, 위상 주파수 검출기 A(211)의 경우, SR 플립플롭 A(2111)의 S 입력단 및 SR 플립플롭 B(2112)의 S 입력단으로는 전원전압(VDD)이 입력되고, SR 플립플롭 A(2111)의 R 입력단 및 SR 플립플롭 B(2112)의 R 입력단으로는 AND 게이트 A(2113)의 출력 신호가 입력되고, SR 플립플롭 A(2111)의 클록 입력단으로 기본 신호(CLKREF)가 입력되고, SR 플립플롭 B(2112)의 클록 입력단으로 피드백 신호(CLKFB)가 입력된다. 그리고, AND 게이트 A(2113)의 입력단 및 OR 게이트 A1(215)의 입력단으로는 SR 플립플롭 A(2111)에서 출력된 상승 에지 업 신호(UPR) 및 SR 플립플롭 B(2112)에서 출력된 상승 에지 다운 신호(DNR)가 입력된다.
또한, 위상 주파수 검출기 B(214)의 경우, SR 플립플롭 C(2141)의 S 입력단 및 SR 플립플롭 D(2142)의 S 입력단으로는 전원전압(VDD)이 입력되고, SR 플립플롭 C(2141)의 R 입력단 및 SR 플립플롭 D(2142)의 R 입력단으로는 OR 게이트 A2(216)의 출력 신호가 입력되고, SR 플립플롭 C(2141)의 클록 입력단으로 부정 회로 A(212)의 출력값이 입력되고, SR 플립플롭 D(2142)의 클록 입력단으로 부정 회로 B(213)의 출력값이 입력된다. 그리고, AND 게이트 B(2143)의 입력단으로는 SR 플립플롭 C(2141)에서 출력된 하강 에지 업 신호(DNR) 및 SR 플립플롭 D(2142)에서 출력된 하강 에지 다운 신호(DNF)가 입력되고, OR 게이트 A2(216)의 입력단으로 OR 게이트 A1(215)의 출력 신호 및 AND 게이트 B(2143)의 출력 신호가 입력된다.
한편, OR 게이트 B1(217)는 위상 주파수 검출기 A(211)에서 출력된 상승 에지 업 신호(UPR)와 위상 주파수 검출기 B(214)에서 출력된 하강 에지 업 신호(UPF)를 이용하여 업 위상차 신호(UP)를 출력하고, OR 게이트 B2(218)는 위상 주파수 검출기 D(214)에서 출력된 상승 에지 다운 신호(DNR)와 위상 주파수 검출기 B(214)에서 출력된 하강 에지 다운 신호(DNF)를 이용하여 다운 위상차 신호(DN)를 출력한다.
다시 도 2를 참조하면, 전하 펌프부(220)는 업 위상차 신호(UP)의 펄스폭 및 다운 위상차 신호(DN)의 펄스폭에 비례하여 전하를 공급하여 제1 출력 전압(VCP)을 출력한다.
계속하여, 루프 필터부(230)는 제1 출력 전압(VCP)을 가변하여 제2 출력 전압(VCTLR) 및 제3 출력 전압(VCTLF)을 출력한다. 여기서, 루프 필터부(230)는 다수의 캐패시터 및 다수의 스위치를 포함하는 스위치 캐패시터(switch capacitor)의 구조로서, 2개의 서브 루프 필터부(231, 232)가 서로 병렬로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 루프 필터부(230)의 상세한 구성을 도시한 도면이다.
도 4를 참조하면, 루프 필터부(230)에 포함된 서브 루프 필터부 A(231) 및 서브 루프 필터부 B(232)는 노드 A에서 서로 병렬로 연결될 수 있다. 이 때, 노드 A에는 제1 출력 전압(VCP)이 인가되며, 노드 A와 접지 사이에 캐패시터 A(233)가 연결될 수 있다.
보다 상세하게, 서브 루프 필터부 A(231)는 스위치 A(2311), 스위치 B(2312), 캐패시터 B(2313), 임피던스 A(2314) 및 캐패시터 C(2315)를 포함한다. 여기서, 스위치 A(2311)는 노드 A 및 노드 B 사이에 위치하고, 스위치 B(2312)는 노드 B 및 노드 C 사이에 위치하고, 캐패시터 B(2313)는 노드 B와 접지 사이에 위치하고, 임피던스 A(2314) 및 캐패시터 C(2315)는 노드 C와 접지 사이에 위치한다. 이 때, 임피던스 A(2314) 및 캐패시터 C(2315)는 노드 C를 기준으로 병렬로 연결되며, 임피던스 A(2314)는 하나의 저항(2316) 및 하나의 캐패시터(2317)가 직렬로 연결되는 구조를 가진다. 그리고, 노드 C에서 제2 출력 전압(VCTLR)이 출력된다.
더불어, 서브 루프 필터부 B(232)는 서브 루프 필터부 A(231)와 동일한 구조를 가질 수 있다. 즉, 서브 루프 필터부 B(232)는 스위치 C(2321), 스위치 D(2322), 캐패시터 D(2323), 임피던스 B(2324) 및 캐패시터 E(2325)를 포함한다. 여기서, 스위치 C(2321)는 노드 A 및 노드 D 사이에 위치하고, 스위치 D(2312)는 노드 D 및 노드 E 사이에 위치하고, 캐패시터 D(2323)는 노드 D와 접지 사이에 위치하고, 임피던스 B(2324) 및 캐패시터 E(2315)는 노드 E와 접지 사이에 위치한다. 이 때, 임피던스 B(2324) 및 캐패시터 E(2315)는 노드 E를 기준으로 병렬로 연결되며, 임피던스 B(2324) 역시 하나의 저항(2326) 및 하나의 캐패시터(2327)가 직렬로 연결되는 구조를 가지며, 노드 E에서 제3 출력 전압(VCTLF)이 출력될 수 있다.
다시 도 2를 참조하면, 전압 제어 발진기(240)는 루프 필터부(230)를 통해 출력된 가변된 전압을 제어 전압으로 하여 특정 주파수를 출력한다. 즉, 전압 제어 발진기(240)는 루프 필터부(230)에서 출력된 제2 출력 전압(VCTLR) 및 제3 출력 전압(VCTLF)를 이용하여 특정 주파수를 출력한다.
그리고, 샘플러 A(250) 및 샘플러 B(260)는 루프 필터부(250)에 포함된 스위치들(2311, 2312, 2321, 2322)의 온/오프를 제어하기 위한 제어 신호를 출력한다. 즉, 루프 필터부(250)에 포함된 스위치들(2311, 2312, 2321, 2322)은 샘플러 A(250) 및 샘플러 B(260)에 출력된 제어 신호에 기초하여 온/오프된다.
도 5는 본 발명의 일 실시예에 따른 샘플러 A(250) 및 샘플러 B(260)의 상세한 구성을 도시한 도면이다.
도 5를 참조하면, 샘플러 A(250) 및 샘플러 B(260)는 동일한 구성을 가진다. 즉, 샘플러 A(250) 및 샘플러 B(260) 각각은 NOR 게이트, SR 플립플롭 및 시간 지연 소자를 포함한다.
이 때, 도 5의 (a)를 참조하면, 샘플러 A(250)는 상승 에지 업 신호(UPR) 및 상승 에지 다운 신호(DNR)를 입력받고, 스위치 A(2311) 및 스위치 D(2322)의 온/오프를 제어하기 위한 제1 제어 신호를 출력한다. 여기서, 제1 제어 신호는 상승 에지 업 신호(UPR) 및 상승 에지 다운 신호(DNR)가 동시에 하강하는 경우 기 설정된 시간(τ) 동안 하이값을 갖고, 나머지 시간 동안 로우값을 가지는 신호이다.
또한, 도 5의 (b)를 참조하면, 샘플러 B(260)는 하강 에지 업 신호(UPF) 및 하강 에지 다운 신호(DNF)를 입력받고, 스위치 B(2312) 및 스위치 C(2321)의 온/오프를 제어하기 위한 제2 제어 신호를 출력한다. 여기서, 제2 제어 신호는 하강 에지 업 신호(UPF) 및 하강 에지 다운 신호(DNF)가 동시에 하강하는 경우 기 설정된 시간(τ) 동안 하이값을 갖고, 나머지 시간 동안 로우값을 가지는 신호이다.
정리하면, 본 발명의 일 실시예에 따른 위상 고정 루프(200)는 기준 신호(CLKREF)와 피드백 신호(CLKFB)의 이중 에지인 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 전압 제어 발진기(240)의 주파수를 제어할 수 있다. 이 때, 위상 동기 루프(200)는 잘못된 위상 고정을 방지할 수 있고, 상승 에지와 하강 에지를 모두 샘플링할 때, 기준 신호(CLKREF)와 피드백 신호(CLKFB) 간의 듀티 사이클(duty cycle)이 서로 다를 경우 발생할 수 있는 전압 요동(fluctuation)을 제거할 수 있으며, 빠른 locking time과 적은 VCO noise를 가지는 장점이 있다. 이하, 도면들을 참조하여 본 발명의 특징을 구체적으로 설명하면 다음과 같다.
도 6은 OR 게이트 A1(215) 및 OR 게이트 A2(216)를 포함하지 않고 위상 주파수 검출부(210)를 구성하는 경우의 타이밍도를 도시한 도면이고, 도 7은 OR 게이트 A1(215) 및 OR 게이트 A2(216)가 포함된 위상 주파수 검출부(210)의 타이밍도를 도시한 도면이다.
도 6을 참조하면, OR 게이트 A1(215) 및 OR 게이트 A2(216)가 존재하지 않는 경우, 전하 펌프부(220)로 입력된 업 위상차 신호(UP) 및 다운 위상차 신호(DN) 각각의 전류는 일치할 수 있으며, 이 경우 순 전류(net current)는 0이 된다. 이는 위상 고정 루프의 전체 loop로 보았을 때, locking이 되지 않았으나 locking이 된 것처럼 보이게 된다(잘못된 locking 상태).
따라서, 본 발명의 경우, 위상 주파수 검출부(210)에 OR 게이트 A1(215) 및 OR 게이트 A2(216)를 추가한다. 이 경우, 상승 에지 업 신호(UPR) 및 상승 에지 다운 신호(DNR)가 하이값이 되었을 때 하강 에지 업 신호(UPF) 및 하강 에지 다운 신호(DNF)를 리셋시키며, 상승 에지에 관한 정보와 하강 에지에 관한 정보가 서로 겹치지 않도록 한다.
즉, 도 7을 참조하면, 2개의 OR 게이트 A(215, 216)이 온되면서 하강 에지를 샘플링하는 위상 주파수 검출부(210)의 동작이 리셋되어 하강 에지 업 신호(UPF) 및 하강 에지 다운 신호(DNF)는 로우값의 상태를 유지하게 된다. 따라서, 잘못된 위상 고정을 방지할 수 있다.
그리고, 일반적인 루프 필터를 사용하는 경우에 있어서, 상승 에지와 하강 에지를 모두 샘플링하면 기준 신호(CLKREF)와 피드백 신호(CLKFB) 간의 서로 다른 듀티 사이틀(duty cycle)로 인해 전압 제어 발진기(240)에서 출력되는 전압에 요동이 발생할 수 있다. 왜냐하면, locking 상태에서 듀티 사이클이 다를 경우, 상승 에지와 하강 에지 모두에서 위상 차이가 발생하여 전압 제어 발진기(240)에서 출력되는 전압에 요동이 발생할 수 있다.
하지만, 도 4와 같이 루프 필터부(230)를 구성하는 경우 전하 공유(charge sharing)의 특성을 이용하여 전압 제어 발진기(240)의 제어 전압과 전압 펌프부(220)의 출력을 서로 분리시켜 전압 요동을 제거한다.
그리고, 도 8은 locking 상태일 때의 위상 고정 루프(200)의 동작의 타이밍도를 도시한 도면이고, 도 9 및 도 10은 locking 상태에 도달하기 전의 위상 고정 루프(200)의 동작의 타이밍도를 도시한 도면이다.
도 8을 참조하면, locking 상태에서 기준 신호(CLKREF)와 피드백신호(CLKFB) 사이에 듀티 사이클이 서로 다르며, 업 위상차 신호(UP)와 다운 위상차 신호(DN) 사이에 균형을 맞추기 위하여 기준 신호(CLKREF)는 중앙에 locking이 된다. 이 때, 상승 에지의 경우 피드백 신호(CLKFB)가 기준 신호(CLKREF)보다 앞서 있고, 하강 에지의 경우 피드백 신호(CLKFB)가 기준 신호(CLKREF)보다 뒤쳐져 있기 때문에, 업 위상차 신호(UP)와 다운 위상차 신호(DN)는 주기적으로 하이값을 갖게 되어 전하 펌프부(220)의 출력에 요동이 발생된다. 그러나, 도 4에 도시된 바와 같은 루프 필터부(230)를 사용하여 루프 필터부(230)에서 출력되는 2가지 출력 전압(VCTLR, VCTLF)은 일정한 전압을 유지할 수 있게 된다.
또한, 도 9는 피드백 신호(CLKFB)가 기준 신호(CLKREF)보다 앞섰을 때의 타이밍도이고, 도 10은 피드백 신호(CLKFB)가 기준 신호(CLKREF)보다 뒤쳐졌을 때의 타이밍도로서, locking 상태에 도달하기 위해 제어 전압을 낮추어 피드백 신호(CLKFB)의 위상을 늦추거나(도 9), 제어 전압을 상승시켜 피드백 신호(CLKFB)의 위상을 앞당길 수 있다(도 10).
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (10)

  1. 위상 고정 루프에 있어서,
    기준 신호 및 피드백 신호의 상승 에지의 차이와 하강 에지의 차이를 이용하여 업 위상차 신호 및 다운 위상차 신호를 생성하는 위상 주파수 검출부;
    상기 업 위상차 신호의 펄스폭 및 상기 다운 위상차 신호의 펄스폭에 비례하여 전하를 공급하여 제1 출력 전압을 출력하는 전하 펌프부;
    상기 제1 출력 전압을 가변하여 제2 출력 전압 및 제3 출력 전압을 출력하는 루프 필터부; 및
    상기 제2 출력 전압 및 상기 제3 출력 전압에 기초하여 특정 주파수를 출력하는 전압 제어 발진기;를 포함하되,
    상기 전압 제어 발진기의 주파수는 상기 기준 신호와 상기 피드백 신호의 상승 에지 사이의 위상차와 하강 에지 사이의 위상차를 모두 비교하여 제어되며,
    상기 위상 주파수 검출부는, 상기 위상 고정 루프의 잘못된 위상 고정을 방지하기 위한 OR 게이트인 OR 게이트 A를 포함하는 것을 특징으로 하는 위상 고정 루프.
  2. 삭제
  3. 제1항에 있어서,
    상기 위상 주파수 검출부는,
    상기 기준 신호 및 상기 피드백 신호를 입력받아, 상승 에지 업 신호 및 상승 에지 다운 신호를 출력하는 위상 주파수 검출기 A;
    상기 기준 신호를 입력받아 NOT 연산을 수행하는 부정 회로 A;
    상기 피드백 신호를 입력받아 NOT 연산을 수행하는 부정 회로 B; 및
    상기 부정 회로 A의 출력값 및 상기 부정 회로 B의 출력값을 입력받아, 하강 에지 업 신호 및 하강 에지 다운 신호를 출력하는 위상 주파수 검출기 B;를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  4. 제3항에 있어서,
    상기 위상 주파수 검출부는,
    상기 상승 에지 업 신호 및 상기 하강 에지 업 신호를 입력받아 OR 연산을 수행하여 상기 업 위상차 신호를 생성하는 OR 게이트 B1; 및
    상기 상승 에지 다운 신호 및 상기 하강 에지 다운 신호를 입력받아 OR 연산을 수행하여 상기 다운 위상차 신호를 생성하는 OR 게이트 B2;를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  5. 제3항에 있어서,
    상기 OR 게이트 A는 OR 게이트 A1를 포함하고, 상기 위상 주파수 검출기 A는 SR 플립플롭 A, SR 플립플롭 B, AND 게이트 A를 포함하되,
    상기 SR 플립플롭 A의 S 입력단 및 상기 SR 플립플롭 B의 S 입력단으로는 전원전압이 입력되고, 상기 SR 플립플롭 A의 R 입력단 및 상기 SR 플립플롭 B의 R 입력단으로는 상기 AND 게이트 A의 출력 신호가 입력되고, 상기 SR 플립플롭 A의 클록 입력단으로 상기 기준 신호가 입력되고, 상기 SR 플립플롭 B의 클록 입력단으로 상기 피드백 신호가 입력되고, 상기 AND 게이트 A의 입력단 및 상기 OR 게이트 A1의 입력단으로 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호가 입력되는 것을 특징으로 하는 위상 고정 루프.
  6. 제5항에 있어서,
    상기 OR 게이트 A는 OR 게이트 A2를 더 포함하고, 상기 위상 주파수 검출기 B는 SR 플립플롭 C, SR 플립플롭 D, AND 게이트 B를 포함하되,
    상기 SR 플립플롭 C의 S 입력단 및 상기 SR 플립플롭 D의 S 입력단으로는 상기 전원전압이 입력되고, 상기 SR 플립플롭 C의 R 입력단 및 상기 SR 플립플롭 D의 R 입력단으로는 상기 OR 게이트 A2의 출력 신호가 입력되고, 상기 SR 플립플롭 C의 클록 입력단으로 상기 부정 회로 A의 출력값이 입력되고, 상기 SR 플립플롭 D의 클록 입력단으로 상기 부정 회로 B의 출력값이 입력되고, 상기 AND 게이트 B의 입력단으로 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호가 입력되고, 상기 OR 게이트 A2의 입력단으로 상기 OR 게이트 A1의 출력 신호 및 상기 AND 게이트 B의 출력 신호가 입력되는 것을 특징으로 하는 위상 고정 루프.
  7. 제3항에 있어서,
    상기 루프 필터부는,
    상기 제1 출력 전압이 인가되는 노드 A와 노드 B 사이에 위치하는 스위치 A; 상기 노드 B와 노드 C 사이에 위치하는 스위치 B; 상기 노드 A와 노드 D 사이에 위치하는 스위치 C; 상기 노드 D와 노드 E 사이에 위치하는 스위치 D; 상기 노드 A와 연결되는 캐패시터 A; 상기 노드 B와 연결되는 캐패시터 B; 상기 노드 C와 연결되는 임피던스 소자 A; 상기 노드 C에서 상기 임피던스 소자 A와 병렬 연결되는 캐패시터 C; 상기 노드 D와 연결되는 캐패시터 D; 상기 노드 E와 연결되는 임피던스 소자 B; 상기 노드 E에서 상기 임피던스 소자 B와 병렬 연결되는 캐패시터 E;를 포함하되,
    상기 임피던스 소자 A 및 임피던스 소자 B 각각은 저항과 캐패시터가 직렬로 연결되는 것을 특징으로 하는 위상 고정 루프.
  8. 제7항에 있어서,
    상기 스위치 A와 상기 스위치 D는 동시에 온/오프되고, 상기 스위치 B와 상기 스위치 C는 동시에 온/오프되는 것을 특징으로 하는 위상 고정 루프.
  9. 제8항에 있어서,
    상기 스위치 A와 상기 스위치 D은 상기 상승 에지 업 신호 및 상기 상승 에지 다운 신호가 동시에 하강하는 경우 기 설정된 시간 동안만 온되고, 상기 스위치 B와 상기 스위치 C은 상기 하강 에지 업 신호 및 상기 하강 에지 다운 신호가 동시에 하강하는 경우 기 설정된 시간 동안만 온되는 것을 특징으로 하는 위상 고정 루프.
  10. 위상 고정 루프에 있어서,
    기준 신호 및 피드백 신호의 상승 에지의 차이와 하강 에지의 차이를 이용하여 업 위상차 신호 및 다운 위상차 신호를 생성하는 위상 주파수 검출부;
    상기 업 위상차 신호의 펄스폭 및 상기 다운 위상차 신호의 펄스폭에 비례하여 전하를 공급하여 제1 출력 전압을 출력하는 전하 펌프부;
    다수의 캐패시터 및 다수의 스위치로 구성되며, 상기 제1 출력 전압을 가변하여 제2 출력 전압 및 제3 출력 전압을 출력하는 루프 필터부;
    상기 제2 출력 전압 및 상기 제3 출력 전압에 기초하여 특정 주파수를 출력하는 전압 제어 발진기; 및
    상기 전압 제어 발진기의 출력 신호를 분주하여 상기 피드백 신호를 출력하는 분주기;를 포함하되,
    상기 루프 필터부는, 상기 기준 신호와 상기 피드백 신호 간의 듀티 사이클이 상이할 경우 발생하는 상기 전압 제어 발진기의 전압 변동(fluctuation)을 제거하는 것을 특징으로 하는 위상 고정 루프.
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