CN107682007B - 基于双环路的快锁定低抖动的时钟数据恢复电路 - Google Patents

基于双环路的快锁定低抖动的时钟数据恢复电路 Download PDF

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Abstract

基于双环路的快锁定低抖动的时钟数据恢复电路，涉及微电子芯片领域，为了解决现有双环路时钟数据恢复电路无法同时具有快的锁定速度和小的抖动的问题。本发明的频带切换电路、多频带VCO、电阻分压电路、二选一电路和低通滤波器构成锁频环路；二选一电路、低通滤波器、多频带VCO、BBPD、4个电荷泵构成锁相环路；频带切换电路用于根据多频带VCO的输出时钟clk0与参考时钟clk_ref输出频带控制字和环路选择信号；电阻分压电路用于对电源电压vdd进行分压，电阻分压电路的分压输出端连接二选一电路的锁频环路输入端；二选一电路用于根据环路选择信号选通锁频环路或锁相环路。本发明适用于时钟数据恢复。

Description

基于双环路的快锁定低抖动的时钟数据恢复电路
技术领域
本发明涉及微电子芯片领域，具体涉及一种用于serdes系统中的时钟数据恢复电路。
背景技术
时钟数据恢复电路在数据通讯等领域中得到了广泛的应用。
时钟数据恢复电路主要分为基于PLL结构的时钟数据恢复电路和基于PI结构的时钟数据恢复电路，其中基于PLL结构的时钟数据恢复电路又可以分为单环路和双环路。现有的双环路结构如图1所示，锁频环路由鉴频鉴相器(PFD)、电荷泵、低通滤波器、VCO和二选一电路组成，锁相环路由压控振荡器(VCO)、BBPD(Bang-Bang型鉴相器)、4个电荷泵、低通滤波器和二选一电路组成，锁定检测电器用于检测参考时钟和VCO的频率是否接近，并生成环路切换信号。两个环路共用1个低通滤波器，并且都通过调整VCO的控制电压来实现VCO的频率调节，这将导致环路锁定时间和抖动(jitter)都受到低通滤波器的影响，无法同时拥有较短的锁定时间和较小的jitter。此外，如果VCO为多频带VCO的话，还将额外增加一个调节多频带VCO的频率控制字的环路，增加了电路的复杂程度。
发明内容
本发明的目的是为了解决现有双环路时钟数据恢复电路无法同时具有快的锁定速度和小的抖动的问题，从而提供基于双环路的快锁定低抖动的时钟数据恢复电路。
本发明所述的基于双环路的快锁定低抖动的时钟数据恢复电路，包括频带切换电路、多频带VCO、BBPD、4个电荷泵、低通滤波器、电阻分压电路和二选一电路；
频带切换电路、多频带VCO、电阻分压电路、二选一电路和低通滤波器构成锁频环路；
二选一电路、低通滤波器、多频带VCO、BBPD、4个电荷泵构成锁相环路；
频带切换电路，用于根据多频带VCO的输出时钟clk0与参考时钟clk_ref输出频带控制字和环路选择信号；
电阻分压电路用于对电源电压vdd进行分压，电阻分压电路的分压输出端连接二选一电路的锁频环路输入端；
二选一电路用于根据环路选择信号选通锁频环路或锁相环路；
二选一电路的输出端连接低通滤波器的输入端，低通滤波器的控制电压输出端连接多频带VCO的控制电压输入端，多频带VCO的频带控制字输入端输入频带控制字，多频带VCO的多相时钟输出端口对应连接BBPD的多相时钟输入端口，BBPD的4对up信号输出端、down信号输出端分别对应连接4个电荷泵的up信号输入端、down信号输入端，4个电荷泵的电流输出端均连接二选一电路的锁相环路输入端。
优选的是，频带切换电路，当多频带VCO的输出时钟clk0与参考时钟clk_ref的频率差大于多频带VCO两个相邻频带的频率差时，通过调整输出的频带控制字s[0:m-1]调整多频带VCO的频带，使多频带VCO的输出时钟clk0与参考时钟clk_ref的频率差达到多频带VCO两个相邻频带的频率差，输出的环路选择信号lock为“0”，lockn为“1”；
当多频带VCO的输出时钟clk0与参考时钟clk_ref的频率差不大于多频带VCO两个相邻频带的频率差时，输出的频带控制字s[0:m-1]保持不变，输出的环路选择信号lock为“1”，lockn为“0”。
优选的是，电阻分压电路包括电阻R1和电阻R2，电阻R1的一端连接电源电压vdd正极，电阻R1的另一端连接电阻R2的一端，电阻R2的另一端接地，电阻R1和电阻R2的公共端作为分压输出端。
优选的是，二选一电路包括传输门TG1和传输门TG2，传输门TG1的输入端作为锁频环路输入端，传输门TG2的输入端作为锁相环路输入端，传输门TG1的正向控制端和传输门TG2的反向控制端同时连接环路选择信号lock输出端，传输门TG1的反向控制端和传输门TG2的正向控制端同时连接环路选择信号lockn输出端，传输门TG1的输出端和传输门TG2的输出端连接并作为二选一电路的输出端。
优选的是，低通滤波器包括电容C1、电容C2和电阻R3；
电阻R3的一端作为低通滤波器的输入端，电阻R3的另一端连接电容C1的一端，电容C1的另一端接地，电容C2的一端连接电阻R3的一端，同时作为低通滤波器的控制电压输出端，电容C2的另一端接地。
本发明的环路的锁定时间主要由锁频环路决定，抖动主要由锁相环路决定，而两个环路之间互不影响，该电路可以同时拥有较短的锁定时间和较小的抖动。本发明的电路具有结构简单、功耗低、锁定速度快、抖动小等优点。
附图说明
图1是背景技术的基于双环路的时钟数据恢复电路的电路原理图；
图2是具体实施方式一中的基于双环路的快锁定低抖动的时钟数据恢复电路的电路原理图；
其中，1为电阻分压电路；
图3是具体实施方式一中的电阻分压电路、二选一电路及低通滤波器的电路原理图；
其中，2为二选一电路，3为低通滤波器；
图4是实施例中的仿真结果图；
图5是实施例中的恢复的时钟眼图；
图6是实施例中的恢复的数据眼图。
具体实施方式
具体实施方式一：结合图2和图3具体说明本实施方式，本实施方式所述的基于双环路的快锁定低抖动的时钟数据恢复电路，包括频带切换电路、多频带VCO、BBPD、4个电荷泵、低通滤波器、电阻分压电路和二选一电路；
该电路通过锁频环路调节多频带VCO的频带实现频率的锁定，通过锁相环路调节多频带VCO的控制电压实现相位的锁定；
频带切换电路、多频带VCO、电阻分压电路、二选一电路和低通滤波器构成锁频环路；
二选一电路、低通滤波器、多频带VCO、BBPD、4个电荷泵构成锁相环路；
频带切换电路的参考时钟输入端与参考时钟clk_ref连接，VCO时钟输入端与多频带VCO的输出clk0连接，复位信号输入端与复位信号rst连接，频带控制字输出端s[0:m-1](m为频带计数器的位数)与VCO的频带控制字输入端连接，环路选择信号输出端lock和lockn分别与二选一电路的正向控制端和反向控制端连接。
多频带VCO的频带控制字输入端s[0:m-1]与频带切换电路的频带控制字输出端连接，控制电压输入端Vctrl与低通滤波器的输出端连接，多相时钟输出端clk0～clk315与BBPD的多相时钟输入端连接，其中clk0还与频带切换电路的参考时钟输入端连接。
BBPD的数据输入端分别与数据Din连接，多相时钟输入端clk0～clk315与多频带VCO的多相时钟输出端连接，up信号输出端up[0:3]分别与4个电荷泵的up信号输入端连接，down信号输出端dn[0:3]分别与4个电荷泵的down信号输入端连接。
电荷泵的电流输出端Icp与二选一电路的锁相环路输入端连接。
低通滤波器的输入端Mux_out与二选一电路的输出端连接，输出端Vctrl与VCO的控制电压输入端连接。
电阻分压电路的输出端Vref与二选一电路的锁频环路输入端连接。
二选一电路的锁频环路输入端Vref与电阻分压电路的分压输出端连接。
本实施方式中，频带切换电路在参考时钟clk_ref和VCO输出时钟clk0频率差大于多频带VCO两个相邻频带的频率差时，电路工作在锁频环路中，此时调整输出的频带控制字s[0:m-1]，改变多频带VCO的频带，输出lock信号为“0”；在参考时钟clk_ref和VCO输出时钟clk0频率差不大于多频带VCO两个相邻频带的频率差时，电路工作在锁相环路中，此时不再改变频带控制字，输出lock信号为“1”。
电阻分压电路包括电阻R1和电阻R2，电阻R1的一端连接电源电压vdd正极，电阻R1的另一端连接电阻R2的一端，电阻R2的另一端接地，电阻R1和电阻R2的公共端作为分压输出端。
本实施方式中，电阻分压电路由两个电阻对电源电压vdd进行分压，分压结果Vref接近多频带VCO稳定时的控制电压的值。当切换到锁相环路后，多频带VCO的频率接近稳定的频率。
本实施方式中，二选一电路由2个传输门组成。其中传输门TG1的输入与电阻分压电路的分压输出端连接，传输门TG2的输入端与4个电荷泵的电流输出端Icp连接，两个传输门的输出与低通滤波器的输入端连接，传输门TG1的正向控制端和传输门TG2的反向控制端同时连接环路选择信号lock输出端，传输门TG1的反向控制端和传输门TG2的正向控制端同时连接环路选择信号lockn输出端，。当lock为“0”时，TG1导通，TG2关断，锁频环路工作；当lock为“1”时，TG1关断，TG2导通，锁相环路工作，多频带VCO的控制电压由电荷泵的充放电决定。
本实施方式中，低通滤波器包括电容C1、电容C2和电阻R3；
电阻R3的一端作为低通滤波器的输入端，电阻R3的另一端连接电容C1的一端，电容C1的另一端接地，电容C2的一端同时连接电阻R3的一端，同时作为低通滤波器的控制电压输出端，电容C2的另一端接地。
低通滤波器在锁频环路中只起到了保存电荷的功能，在锁相环路中才作为低通滤波器进行工作因为只有锁相环路使用了低通滤波器，锁定时间与环路带宽无关，可以采用小的环路带宽减小抖动而又不影响锁定时间。低通滤波器接在二选一电路之后，避免了环路切换时控制电压的突变。
本实施方式的电路的锁定时间主要由锁频环路决定，jitter则由锁相环路决定。因为低通滤波器只在锁相环路中工作，通过调整低通滤波器可以获得较小的环路带宽，减小jitter而又不影响锁定时间。
实施例：
时钟数据恢复电路为1/4速率，输入的数据频率为12.5GHz，参考时钟的频率为3.125GHz，多频带VCO共8个频带，输出8相时钟，在频带为“011”、控制电压约为580mV时输出3.125GHz的时钟，电阻分压的结果为600mV，电源电压为1.2V。
仿真结果如图4所示。
初始状态：复位后的状态为初始状态，此时多频带VCO的频带控制字s[0:2]为“000”，lock信号为“0”，lockn信号为“1”，锁频环路工作，锁相环路不工作，多频带VCO的控制电压为600mV。
锁频环路工作时：lock信号为“0”，lockn信号为“1”，低通滤波器的输入端与电阻分压电路的分压输出端相连，多频带VCO的控制电压在保持600mV不变，多频带VCO的频率控制字不断的增加，直到变为“011”为止，此时多频带VCO的输出频率接近参考时钟的频率，频带切换电路输出lock信号为“1”，lockn信号为“0”，锁频环路工作完成，锁相环路开始工作。
锁相环路工作时：lock信号为“1”，lockn信号为“0”，低通滤波器的输入端与4个电荷泵的输出端相连，VCO的频率控制字保持不变，VCO的控制电压从600mV开始变化，直到变为580mV左右，此时VCO的输出频率为3.125GHz。
由图4可以看到，该电路锁定时间很短；由图5和图6可以看到，恢复的时钟和数据的眼图质量较高，抖动很小
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。

Claims (4)

1.基于双环路的快锁定低抖动的时钟数据恢复电路，其特征在于，包括频带切换电路、多频带VCO、BBPD、4个电荷泵、低通滤波器(3)、电阻分压电路(1)和二选一电路(2)；
频带切换电路、多频带VCO、电阻分压电路(1)、二选一电路(2)和低通滤波器(3)构成锁频环路；
二选一电路(2)、低通滤波器(3)、多频带VCO、BBPD和4个电荷泵构成锁相环路；
频带切换电路，用于根据多频带VCO的输出时钟clk0与参考时钟clk_ref输出频带控制字和环路选择信号；
电阻分压电路(1)用于通过两个电阻对电源电压vdd进行分压，分压结果Vref接近多频带VCO稳定时的控制电压的值；电阻分压电路(1)的分压输出端连接二选一电路(2)的锁频环路输入端；
二选一电路(2)用于根据环路选择信号选通锁频环路或锁相环路；
二选一电路(2)的输出端连接低通滤波器(3)的输入端，低通滤波器(3)的控制电压输出端连接多频带VCO的控制电压输入端，多频带VCO的频带控制字输入端输入频带控制字，多频带VCO的多相时钟输出端口对应连接BBPD的多相时钟输入端口，BBPD的4对up信号输出端、down信号输出端分别对应连接4个电荷泵的up信号输入端、down信号输入端，4个电荷泵的电流输出端均连接二选一电路(2)的锁相环路输入端；
所述频带切换电路，用于当多频带VCO的输出时钟clk0与参考时钟clk_ref的频率差大于多频带VCO两个相邻频带的频率差时，使电路工作在锁频环路中，通过调整输出的频带控制字s[0:m-1]调整多频带VCO的频带，使多频带VCO的输出时钟clk0与参考时钟clk_ref的频率差达到多频带VCO两个相邻频带的频率差，输出的环路选择信号lock为“0”，lockn为“1”；
当多频带VCO的输出时钟clk0与参考时钟clk_ref的频率差不大于多频带VCO两个相邻频带的频率差时，电路工作在锁相环路中，输出的频带控制字s[0:m-1]保持不变，输出的环路选择信号lock为“1”，lockn为“0”。
2.根据权利要求1所述的基于双环路的快锁定低抖动的时钟数据恢复电路，其特征在于，所述电阻分压电路(1)包括电阻R1和电阻R2；
电阻R1的一端连接电源电压vdd正极，电阻R1的另一端连接电阻R2的一端，电阻R2的另一端接地，电阻R1和电阻R2的公共端作为分压输出端。
3.根据权利要求2所述的基于双环路的快锁定低抖动的时钟数据恢复电路，其特征在于，所述二选一电路(2)包括传输门TG1和传输门TG2；
传输门TG1的输入端作为锁频环路输入端，传输门TG2的输入端作为锁相环路输入端，传输门TG1的正向控制端和传输门TG2的反向控制端同时连接环路选择信号lock输出端，传输门TG1的反向控制端和传输门TG2的正向控制端同时连接环路选择信号lockn输出端，传输门TG1的输出端和传输门TG2的输出端连接并作为二选一电路(2)的输出端。
4.根据权利要求3所述的基于双环路的快锁定低抖动的时钟数据恢复电路，其特征在于，低通滤波器(3)包括电容C1、电容C2和电阻R3；
电阻R3的一端作为低通滤波器(3)的输入端，电阻R3的另一端连接电容C1的一端，电容C1的另一端接地，电容C2的一端连接电阻R3的一端，同时作为低通滤波器(3)的控制电压输出端，电容C2的另一端接地。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190846B (zh) * 2019-04-15 2023-05-23 合肥酷芯微电子有限公司 锁相环防频率过冲电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291651A (ja) * 1993-04-06 1994-10-18 Seiko Epson Corp 液晶表示装置用ｐｌｌ回路
WO2000019607A1 (en) * 1998-09-30 2000-04-06 Conexant Systems, Inc. Dual band transmitter for a cellular phone comprising a pll
CN102710255A (zh) * 2012-06-14 2012-10-03 哈尔滨工业大学 抗二倍频锁定时钟数据恢复电路
CN105703742A (zh) * 2014-12-12 2016-06-22 亚德诺半导体集团 时钟发生的装置和方法
CN105703767A (zh) * 2016-01-13 2016-06-22 中国科学技术大学先进技术研究院 一种高能效低抖动的单环路时钟数据恢复电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4124123B2 (ja) * 2001-08-16 2008-07-23 エヌエックスピー ビー ヴィ データ及びクロックリカバリ回路、並びに複数の上記回路を有する装置
JP3939715B2 (ja) * 2004-08-20 2007-07-04 日本テキサス・インスツルメンツ株式会社 位相同期ループ回路
JP6430738B2 (ja) * 2014-07-14 2018-11-28 シナプティクス・ジャパン合同会社 Ｃｄｒ回路及び半導体装置
CN105680851B (zh) * 2016-01-04 2019-02-26 硅谷数模半导体（北京）有限公司 时钟数据恢复系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291651A (ja) * 1993-04-06 1994-10-18 Seiko Epson Corp 液晶表示装置用ｐｌｌ回路
WO2000019607A1 (en) * 1998-09-30 2000-04-06 Conexant Systems, Inc. Dual band transmitter for a cellular phone comprising a pll
CN102710255A (zh) * 2012-06-14 2012-10-03 哈尔滨工业大学 抗二倍频锁定时钟数据恢复电路
CN105703742A (zh) * 2014-12-12 2016-06-22 亚德诺半导体集团 时钟发生的装置和方法
CN105703767A (zh) * 2016-01-13 2016-06-22 中国科学技术大学先进技术研究院 一种高能效低抖动的单环路时钟数据恢复电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A Low-Jitter Added SSCG with Seamless Phase Selection and Fast AFC for 3rd Generation Serial-ATA;Jongshin Shin 等;《IEEE Custom Integrated Circuits Conference 2006》;20070226;第409-412页 *

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