CN205754276U - 锁相环以及电路 - Google Patents

锁相环以及电路 Download PDF

Info

Publication number
CN205754276U
CN205754276U CN201521130079.6U CN201521130079U CN205754276U CN 205754276 U CN205754276 U CN 205754276U CN 201521130079 U CN201521130079 U CN 201521130079U CN 205754276 U CN205754276 U CN 205754276U
Authority
CN
China
Prior art keywords
node
coupled
control signal
switch
loop filter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN201521130079.6U
Other languages
English (en)
Inventor
A·拉希里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics International NV
Original Assignee
STMicroelectronics International NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics International NV filed Critical STMicroelectronics International NV
Application granted granted Critical
Publication of CN205754276U publication Critical patent/CN205754276U/zh
Withdrawn - After Issue legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Abstract

本实用新型涉及锁相环以及电路，锁相环包括鉴频鉴相器(PFD)，其比较输入信号和反馈信号的相位并且从其生成多个控制信号。与该PFD串联的衰减电路包括在压控振荡器(VCO)控制节点与地之间的滤波器。放大器被耦接至该VCO控制节点。阻抗网络被耦接至该VCO控制节点并且具有阻抗元件，该阻抗元件被耦接至第一电流源，使得当多个控制信号指示该输入信号的相位超前于该反馈信号的相位时在该VCO控制节点处的电压增加，并且该阻抗元件被耦接至第二电流源，使得当多个控制信号指示滞后相位时在该VCO控制节点处的电压减小。VCO被耦接至该VCO控制节点以生成输出信号，其中该输出信号的相位匹配该输入信号的相位。该反馈信号是基于该输出信号的。

Description

锁相环以及电路
技术领域
本实用新型涉及锁相环以及电路。
背景技术
锁相环(PLL)是生成输出信号的控制系统，该控制信号的相位与输入信号的相位相关。典型的锁相环包括变频振荡器和相位检测器。振荡器生成周期性信号。相位检测器比较输入信号的相位与周期性信号的相位并且生成多个控制信号，这些控制信号调整振荡器以使这些相位保持匹配。
将输入相位和输出相位保持锁定还意味着使输入频率和输出频率保持相同。因此，除同步多个信号之间的相位之外，锁相环可以追踪输入频率，或者它可以生成是输入频率的倍数的频率。
这种锁相环在无线电、电信、计算机和其他电子应用中被广泛采用。它们可以用于：解调信号、从噪声通信信道恢复信号、生成为输入频率(频率合成)的倍数的稳定频率或者在例如微处理器的数字逻辑电路中分布精确定时的时钟脉冲。由于单个集成电路可以提供完整的锁相环构建块，锁相环被广泛地用于从赫兹的一小部分到数千兆赫兹的输出频率的现代电子装置中。
在某些情况下，可以在宽的频率频带上运行的锁相环是令人期望的。为了产生这种宽频带锁相环，在锁相环中典型地采用电荷泵电路以生成被发送至振荡器的控制信号。然而，这种电荷泵电路可能是有噪声的，导致不令人期望的带内噪声的量。
因此，具有新的电荷泵电路的新的锁相环设计是令人期望的。
实用新型内容
本实用新型的目的之一在于提供一种锁相环，其具有新的电荷泵电路，能够避免不令人期望的带内噪声的量。
根据实用新型的一个方面，锁相环包括鉴频鉴相器(PFD)，该鉴频鉴相器被配置为用于比较输入信号和反馈信号的相位并且从其生成多个控制信号；衰减电路，所述衰减电路与所述鉴频鉴相器串联耦接并且包括：第一电流源和第二电流源；环路滤波器，所述环路滤波器被耦接在压控振荡器(VCO)控制节点与接地节点之间；放大器，所述放大器具有耦接至所述压控振荡器控制节点的输入端；阻抗网络，所述阻抗网络被耦接至所述压控振荡器控制节点并且包括至少一个阻抗元件，所述至少一个阻抗元件被配置为用于：耦接至所述第一电流源从而基于所述控制信号指示所述输入信号的相位超前于所述反馈信号的相位使得在所述压控振荡器控制节点处的电压增加，并且耦接至所述第二电流源从而基于所述控制信号指示所述反馈信号的相位超前于所述输入信号的相位使得在所述压控振荡器控制节点处的所述电压减小；压控振荡器，所述压控振荡器被耦接至所述压控振荡器控制节点并且基于在所述压控振荡器控制节点处的信号生成输出信号，所述输出信号的相位匹配所述输入信号的相位；其中，所述反馈信号是基于所述输出信号的。
优选的，所述多个控制信号包括第一控制信号和第二控制信号；其中，所述第一控制信号是基于所述输入信号的相位超前于所述反馈信号的相位而被有效化的；其中，所述第二控制信号是基于所述反馈信号的相位超前于所述输入信号的相位而被有效化的；并且其中，所述阻抗网络进一步包括：第一阻抗网络开关，所述第一阻抗网络开关被耦接在第一阻抗网络节点与所述压控振荡器控制节点之间，所述第一阻抗网络开关基于第三控制信号而被致动；第二阻抗网络开关，所述第二阻抗网络开关被耦接在所述第一阻抗网络节点与第二阻抗网络节点之间，所述第二阻抗网络开关基于所述第三控制信号的补码而被致动；以及第三阻抗网络开关，所述第三阻抗网 络开关被耦接在所述第二阻抗网络节点与所述放大器的输出端之间，所述第三阻抗网络开关基于所述第三控制信号的所述补码而被致动；其中，所述至少一个阻抗元件包括被耦接在所述第二阻抗网络节点与地之间的第一电容器以及被耦接在所述第一阻抗网络节点与所述第二阻抗网络节点之间的第二电容器。
优选的，所述第三控制信号表示在所述第一控制信号的补码与所述第二控制信号的补码之间的逻辑与非运算的结果。
优选的，所述第一电流源被耦接在电源节点与第一衰减电路节点之间；其中，所述第二电流源被耦接在地与第三衰减电路节点之间；其中，所述阻抗网络进一步包括：第一衰减电路开关，所述第一衰减电路开关被耦接在所述第一衰减电路节点与所述放大器的所述输出端之间，所述第一衰减电路开关基于所述第一控制信号的补码而被致动，第二衰减电路开关，所述第二衰减电路开关被耦接在所述第一衰减电路节点与第二衰减电路节点之间，所述第二衰减电路开关基于所述第一控制信号而被致动，第三衰减电路开关，所述第三衰减电路开关被耦接在所述第二衰减电路节点与所述第三衰减电路节点之间，所述第三衰减电路开关基于所述第二控制信号而被致动，第四衰减电路开关，所述第四衰减电路开关被耦接在所述放大器的所述输出端与所述第三衰减电路节点之间，所述第四衰减电路开关基于所述第二控制信号的反码而被致动。
优选的，所述控制信号包括第一控制信号和第二控制信号；其中，所述第一控制信号是基于所述输入信号的相位超前于所述反馈信号的相位而被有效化的；其中，所述第二控制信号是基于所述反馈信号的相位超前于所述输入信号的相位而被有效化的；其中，所述第一电流源被耦接在电源节点与第一衰减电路节点之间；其中，所述第二电流源被耦接在地与第三衰减电路节点之间；并且其中，所述阻抗网络进一步包括：第一衰减电路开关，所述第一衰减电路开关被耦接在所述第一衰减电路节点与第二衰减电路节点之间，所述第一衰减电路开关基于所述第一控制信号而被致动；第二衰减电路开 关，所述第二衰减电路开关被耦接在所述第二衰减电路节点与所述第三衰减电路节点之间，所述第二衰减电路开关基于所述第二控制信号而被致动；第三衰减电路开关，所述第三衰减电路开关被耦接在第四衰减电路节点与所述放大器的输出端之间，所述第三衰减电路开关基于第三控制信号的补码而被致动；以及其中，所述至少一个阻抗元件包括被耦接在所述第二衰减电路节点与所述压控振荡器控制节点之间的第一电阻器以及被耦接在所述第二衰减电路节点与所述第四衰减电路节点之间的第二电阻器。
优选的，所述第三控制信号表示在所述第一控制信号的补码与所述第二控制信号的补码之间的逻辑与非运算的结果。
优选的，所述环路滤波器包括被耦接至所述压控振荡器控制节点的环路滤波器电阻器以及被耦接在所述环路滤波器电阻器与地之间的环路滤波器电容器。
优选的，所述环路滤波器包括：第一环路滤波器电阻器，所述第一环路滤波器电阻器被耦接至所述压控振荡器控制节点；第一环路滤波器电容器，所述第一环路滤波器电容器被耦接在所述第一环路滤波器电阻器与地之间；以及第二环路滤波器电容器，所述第二环路滤波器电容器被耦接在所述压控振荡器控制节点与地之间。
优选的，所述环路滤波器进一步包括：第二环路滤波器电阻器，所述第二环路滤波器电阻器被耦接在所述压控振荡器控制节点与环路滤波器节点之间；以及第三环路滤波器电容器，所述第三环路滤波器电容器被耦接在所述环路滤波器节点与地之间。
优选的，所述至少一个阻抗元件包括具有比所述第二环路滤波器电容器的容量更小的容量的电容器。
根据本实用新型的另一个方面，电路包括第一电流源，所述第一电流源被耦接在电源节点与第一节点之间；第一开关，所述第一开关被耦接在所述第一节点与第二节点之间并且由第一控制信号来控制；第二开关，所述第二开关被耦接在所述第二节点与第三节点之间并且由第二控制信号来控制；第二电流源，所述第二电流源 被耦接在所述第三节点与接地节点之间；第三开关，所述第三开关被耦接在所述第一节点与输出节点之间并且由所述第一控制信号的补码来控制；第四开关，所述第四开关被耦接在所述第二节点与所述输出节点之间并且由第三控制信号来控制；第五开关，所述第五开关被耦接在所述第二节点与第四节点之间并且由所述第三控制信号来控制；第一电容器，所述第一电容器被耦接在所述第二节点与所述第四节点之间；第二电容器，所述第二电容器被耦接在所述第二节点与地之间；第六开关，所述第六开关被耦接在所述第四节点与第五节点之间并且由所述第三控制信号的反码来控制；环路滤波器，所述环路滤波器被耦接在所述第五节点与地之间；放大器，所述放大器具有被耦接至所述第五节点的非反相端子、被耦接至所述输出节点的反相端子和被耦接至所述输出节点的输出端子；以及第七开关，所述第七开关被耦接在所述输出节点与所述第三节点之间并且由所述第二控制信号的反码来控制。
优选的，所述第三控制信号表示在所述第一控制信号的补码与所述第二控制信号的补码之间的逻辑与非运算的结果。
优选的，所述环路滤波器包括：第一环路滤波器电阻器，所述第一环路滤波器电阻器被耦接至所述第五节点；第一环路滤波器电容器，所述第一环路滤波器电容器被耦接在所述第一环路滤波器电阻器与地之间；以及第二环路滤波器电容器，所述第二环路滤波器电容器被耦接在所述第五节点与地之间。
优选的，所述第一电容器和所述第二电容器各自具有比所述第二环路滤波器电容器的容量更小的容量。
根据本实用新型的另一个方面，电路包括第一电流源，所述第一电流源被耦接在电源节点与第一节点之间；第一开关，所述第一开关被耦接在所述第一节点与第二节点之间并且由第一控制信号来控制；第二开关，所述第二开关被耦接在所述第二节点与第三节点之间并且由第二控制信号来控制；第二电流源，所述第二电流源被耦接在所述第三节点与接地节点之间；第一电阻器，所述第一电 阻器被耦接在所述第二节点与第五节点之间；第二电阻器，所述第二电阻器被耦接在所述第二节点与第四节点之间；第三开关，所述第三开关被耦接在所述第四节点与第六节点之间并且由第三控制信号来控制；环路滤波器，所述环路滤波器被耦接在所述第五节点与地之间；以及放大器，所述放大器具有被耦接至所述第五节点的非反相端子、被耦接至所述第六节点的反相端子和被耦接至所述第六节点的输出端子。
优选的，所述第三控制信号表示在所述第一控制信号的补码与所述第二控制信号的补码之间的逻辑与非运算的结果。
优选的，所述环路滤波器包括：第一环路滤波器电阻器，所述第一环路滤波器电阻器被耦接至所述第五节点；第一环路滤波器电容器，所述第一环路滤波器电容器被耦接在所述第一环路滤波器电阻器与地之间；以及第二环路滤波器电容器，所述第二环路滤波器电容器被耦接在所述第五节点与地之间。
优选的，所述环路滤波器进一步包括：第二环路滤波器电阻器，所述第二环路滤波器电阻器被耦接在所述第五节点与第七节点之间；第三环路滤波器电容器，所述第三环路滤波器电容器被耦接在所述第七节点与地之间。
根据本实用新型的另一个方面，锁相环包括：鉴频鉴相器，所述鉴频鉴相器被配置为用于比较输入信号和反馈信号的相位并且从其生成多个控制信号；逻辑电路，所属逻辑电路被配置为用于比较所述输入信号和所述反馈信号的相位并且从其生成指示所述锁相环的锁定的选择信号；电荷泵电路，所述电荷泵电路基于所述选择信号指示所述锁相环未被锁定而待选择性地与所述鉴频鉴相器串联耦接并且包括：第一电流源和第二电流源；环路滤波器，所述环路滤波器被耦接在压控振荡器控制节点与接地节点之间；放大器，所述放大器具有耦接至所述压控振荡器控制节点的输入端；第一开关，所述第一开关被配置为用于将所述第一电流源耦接至所述压控振荡器控制节点从而基于所述控制信号指示所述输入信号的相位超前于所 述反馈信号的相位使得在所述压控振荡器控制节点处的电压增加，第二开关，所述第二开关被配置为用于将所述第二电流源耦接至所述压控振荡器控制节点从而基于所述控制信号指示所述反馈信号的相位超前于所述输入信号的相位使得在所述压控振荡器控制节点处的所述电压减小；衰减电路，所述衰减电路基于所述选择信号指示所述锁相环已被锁定而待选择性地与所述鉴频鉴相器串联耦接并且包括：第一电流源和第二电流源；环路滤波器，所述环路滤波器被耦接在压控振荡器控制节点与接地节点之间；放大器，所述放大器具有耦接至所述压控振荡器控制节点的输入端；阻抗网络，所述阻抗网络被耦接至所述压控振荡器控制节点并且包括至少一个阻抗元件，所述至少一个阻抗元件被配置为用于：耦接至所述第一电流源从而基于所述控制信号指示所述输入信号的相位超前于所述反馈信号的相位使得在所述压控振荡器控制节点处的电压增加，并且耦接至所述第二电流源从而基于所述控制信号指示所述反馈信号的相位超前于所述输入信号的相位使得在所述压控振荡器控制节点处的所述电压减小；压控振荡器，所述压控振荡器被耦接至所述压控振荡器控制节点并且基于在所述压控振荡器控制节点处的信号生成输出信号，所述输出信号的相位匹配所述输入信号的相位；其中，所述反馈信号是基于所述输出信号的。
优选的，所述控制信号包括第一控制信号和第二控制信号；其中，所述第一控制信号是基于所述输入信号的相位超前于所述反馈信号的相位而被有效化的；其中，所述第二控制信号是基于所述反馈信号的相位超前于所述输入信号的相位而被有效化的；并且其中，所述阻抗网络进一步包括：第一阻抗网络开关，所述第一阻抗网络开关被耦接在第一阻抗网络节点与所述压控振荡器控制节点之间，所述第一阻抗网络开关基于第三控制信号而被致动；第二阻抗网络开关，所述第二阻抗网络开关被耦接在所述第一阻抗网络节点与第二阻抗网络节点之间，所述第二阻抗网络开关基于所述第三控制信号的补码而被致动；以及第三阻抗网络开关，所述第三阻抗网络开关 被耦接在所述第二阻抗网络节点与所述放大器的输出端之间，所述第三阻抗网络开关基于所述第三控制信号的所述补码而被致动；其中，所述至少一个阻抗元件包括被耦接在所述第二阻抗网络节点与地之间的第一电容器以及被耦接在所述第一阻抗网络节点与所述第二阻抗网络节点之间的第二电容器
本公开的实施例提供了一种锁相环和一路电路，其具有新的电荷泵电路，能够避免不令人期望的带内噪声的量。
附图说明
图1是锁相环的框图。
图2是例如可以在图1的锁相环中使用的电荷泵电路的示意图。
图2A是可以被用于生成用于图2的电荷泵电路的控制信号H和HB的电路的框图。
图3是例如可以在图1和图4的锁相环中使用的环路滤波器的示意图。
图4是例如可以在图1的锁相环中使用的另一个电荷泵电路的示意图。
图5是例如可以在图4的锁相环中使用的环路滤波器的示意图。
图6是示出了对于在本文中所描述的电荷泵电路对比常规电荷泵电路的输出电流噪声的曲线图。
图7是示出了对于在本文中所描述的电荷泵电路对比常规电荷泵电路的输出电流噪声的另一个曲线图。
图8是例如可以采用图2和图4的电荷泵电路的另一个锁相环的示意图。
图9是例如可以在图8的锁相环中使用的另一个电荷泵电路的示意图。
图10是用于图9的电荷泵电路的以生成选择信号的逻辑电 路的框图。
具体实施方式
将在下文描述一个或多个实施例。这些所描述的实施例仅是如由所附权利要求书来单独限定的实现技术的实例。此外，为了提供集中的说明，可能不会在说明书中描述实际实现的不相关特征。
参照图1，现将描述锁相环100。锁相环100包括鉴频鉴相器(PFD)110，该鉴频鉴相器接收具有输入频率的输入信号Fin和具有输出频率的输出信号Fout。由鉴频鉴相器110接收的输出信号Fout是锁相环100的输出信号Fout。鉴频鉴相器110具有被耦接至电荷泵200或300(也被称为衰减电路)的多个输出端UP、DN。电荷泵200或300进而具有被耦接至环路滤波器Z的输出端，该环路滤波器进而被耦接至压控振荡器(VCO)120。VCO 120的输出端经由可选的分频器130被耦接至鉴频鉴相器110的输入端。
在运行中，鉴频鉴相器110将输入信号Fin与输出信号Fout进行比较，并且基于其来生成用于电荷泵200或300的控制信号UP、DN。当输入信号Fin的相位超前于输出信号Fout的输出信号的相位时，控制信号UP被有效化在逻辑高，而控制信号DN保持在逻辑低。相反，则当输入信号Fin的相位滞后于输出信号Fout的输出信号的相位时，控制信号DN被有效化在逻辑高，而控制信号UP保持在逻辑低。当输入信号Fin的相位和输出信号Fout的相位匹配时，UP和DN均不被有效化。
电荷泵200或300生成穿过环路滤波器Z的用于VCO 120的控制信号，该环路滤波器提取控制信号的低频分量。VCO 120基于控制信号来调整输出信号Fout的相位和频率。当UP被有效化时，电荷泵200或300增加控制信号的电压，与当DN被有效化时减小控制信号的电压相反。本领域技术人员将认识到的是，由于输入信号Fin的相位不能同时超前和滞后于输出信号Fout的相位，鉴频鉴相器110将不能同时地有效化UP和DN。
可选的分频器130可以被包括在反馈环路中，从而将输出信号Fout耦接至鉴频鉴相器110。分频器130用于对输出信号Fout的频率进行分频，由此使待由VCO 120生成的输出信号Fout的频率为输入信号Fin的频率的倍数。例如，如果分频器130将频率除以2，为了使鉴频鉴相器110见到输入信号Fin和反馈信号(在被馈送通过分频器130之后的输出信号Fout)具有相同的频率，输出信号Fout将具有两倍于输入信号Fin的频率。如果分频器130不存在，或者如果分频器除以1，则输出信号Fout的频率将匹配输入信号Fin的频率。
现将参照图2至图3给出电荷泵200和环路滤波器Z的细节。电荷泵200包括被耦接在电源节点Vcc与节点204之间的第一电流源202。开关S1被耦接在节点204与节点206之间。开关S2被耦接在节点206与节点208之间。第二电流源210被耦接在节点208与地之间。开关S3被耦接在节点204与节点218之间。开关S4被耦接在节点206与节点218之间。开关S7被耦接在节点218与节点208之间。
第一电容器Cs被耦接在节点206与节点212之间，并且开关S5与第一电容器Cs并联耦接在节点206与节点212之间。第二电容器Cs2被耦接在节点206与地GND之间。开关S6被耦接在节点212与214之间并且环路滤波器Z被耦接在节点214与地之间。此外，放大器216的非反相端子被耦接至节点214，而放大器216的反相端子和输出端子被耦接至节点218。电容器Cs和Cs2具有的电容值小于在环路滤波器Z中使用的阻抗元件的电容值。Cs2的值与Cs的值不同比电荷泵电路100的所期望的增益A小一的因子。也就是说，Cs2的值是Cs*(A-1)。
环路滤波器Z(其细节在图3中示出)包括串联耦接在节点214与地之间的电阻器R1和电容器C1。电容器C2被耦接在节点214与地之间，并且电阻器R2和电容器C3被串联耦接在节点214与地之间。
在运行中，开关S1响应于UP的有效化而被触发，而开关S2响应于DN的有效化而被触发。开关S3响应于UP的补码(标注为NUP)的有效化而被触发，而开关S7响应于DN的补码(标注为NDN)的有效化而被触发。开关S6响应于表示在UP的补码与DN的补码之间的逻辑与非运算的信号HB(在图2A中示出)的有效化而被触发，而开关S4和S5响应于信号H的有效化而被触发，该信号H是那个信号的补码。
因此，当输入信号Fin的相位超前于输出信号Fout的相位时，鉴频鉴相器110有效化UP而将DN保持为低。开关S1、S6和S7闭合并且其他开关断开，导致电流从第一电流源202流经节点204和206流到第一电容器Cs中。这用于用在节点214处所见的电压给第一电容器Cs充电。放大器216具有单位增益，并且因此将在节点214处所见的电压传递到其在节点218处的输出端。用于VCO 120的控制信号是来自节点214的输出。
另一方面，当输入信号Fin的相位滞后于输出信号Fout的相位时，鉴频鉴相器110有效化DN而将UP保持为低。因此开关S2、S3和S6闭合并且其他开关断开，导致从节点206吸收电流，并且因此对在第一电容器Cs处的电压进行放电。因此，在节点214处的电压下降，放大器216将该电压传递到其在节点218处的输出端。用于VCO 120的控制信号是来自节点214的输出。
当输入信号Fin的相位匹配输出信号Fout的相位时，鉴频鉴相器110既不有效化UP也不有效化DN。因此，开关S3、S4、S5和S7闭合，而其他开关保持断开。这用于使电流从第一电流源202经过节点204、进入节点218、进入节点208并且穿过第二电流源210到地GND。
以上描述的电荷泵电路200提供了超越传统电荷泵电路的各种优点。例如，电荷泵电路200使用高A因子的电荷泵电流202和210，但是通过经由电容式分压所获得的1/A的衰减因子来保持整个PLL环路增益。这在图6至图7中展示。此外，在电荷泵电路200 中来自电流源202和210的热噪声减小了A因子。馈通至环路滤波器Z的放大器噪声与Cs*Vamp*Fin成比例(其中Fin是通至PLL的输入频率并且其中Vamp是在放大器216的非反相端子处的电压)并且小于来自电流源202和210的噪声。因此，为了使在电荷泵电路200中的环路增益相同，进入环路滤波器Z的噪声减小。这还用于减小带内相位噪声。对于常规电荷泵电路在输出噪声方面的减小在1/A的量级上并且可以在图6至图7中看出。
先参照图4来描述对于电荷泵电路300的替代设计。电荷泵电路300包括被耦接在电源节点Vcc与节点304之间的第一电流源302以及被耦接在节点304与节点306之间的开关S1。开关S2被耦接在节点306与节点308之间。第二电流源310被耦接在节点308与地GND之间。电阻器R3被耦接在节点306与节点312之间并且环路滤波器Z被耦接在节点312与地GND之间。电阻器R4穿过开关S3被耦接在节点306与节点314之间。放大器316具有被耦接至节点312的其非反相端子以及被耦接至节点314的其反相端子和其输出端。衰减滤波器Z的电阻器的值为高。开关S4被耦接在节点304与节点314之间。节点314被耦接至节点311。
电阻器R3的电阻可以等于(A-1)*R4，而选择R4的电阻以减小来自电阻衰减网络的噪声成分并且使其噪声成分小于电流源302和310的噪声成分。这样的话，R4>A/Gm，其中Gm是电流源302和310的跨导。这使来自电流源302、310的电流的1/A流经R3并且进入衰减滤波器Z。电流源302、310传导A倍于常规电荷泵电流源的电流，因此电流源302、310的跨导可以是A倍于常规电荷泵电流源的跨导。此外，当电阻器R3和R4具有较大值时，从放大器316进入衰减滤波器Z的噪声减小。
在运行中，开关S1响应于UP的有效化而被触发，而开关S2响应于DN的有效化而被触发。开关S3响应于在UP与DN的补码之间的逻辑与非运算(标记为HB)的有效化而被触发，而开关S4响应于UP的有效化的补码而被触发并且开关S5响应于DN的有 效化的补码而被触发。
因此，当输入信号Fin的相位超前于输出信号Fout的相位时，鉴频鉴相器110有效化UP而将DN保持为低。然后开关S1、S3和S5闭合而开关S2和S4断开，导致电流从第一电流源302流经节点306、进入电阻器R3并且进入节点312，由此生成跨电阻器R3两端的电压，该电压由放大器316的非反相端子在节点312处所见，该放大器将在节点312处的电压传递至其在节点314处的输出端。用于VCO 120的控制信号是来自节点312的输出。
当输入信号Fin的相位滞后于输出信号Fout的相位时，鉴频鉴相器110有效化DN而将UP保持为低。开关S2、S3和S4闭合而开关S1和S5断开，导致从节点306吸收电流。因此，在节点312处的电压和因此的用于VCO 120的控制信号的电压下降。
当输入信号Fin的相位匹配输出信号Fout的相位时，鉴频鉴相器110既不有效化UP也不有效化DN。因此，开关S4、S5闭合，而开关S1、S2、S3保持断开。这用于将放大器316的输出端耦接至放大器316的非反相端子和地，使在节点312处的电压和因此的用于VCO 120的控制信号的电压减小。
图5的环路滤波器Z可用于电荷泵电路300并且包括与电容器C串联耦接的电阻器R。当采用环路滤波器Z时，电阻器R3的值与电阻器R4的值不同比电荷泵电路300的所期望的增益A小一的因子。也就是说，R3的值是R4*(A-1)。
电荷泵电路300具有与以上所描述的电荷泵电路200相同的优点。如所述的，电荷泵电路300提供了超过常规电荷泵A因子的增加的增益，而减少了在电荷泵电路300之内1/A因子的环路增益，所以保持了用于锁相环100的整个环路增益。此外，在电荷泵电路300中的热电流噪声增加了A或因子，但是当进入环路滤波器Z时衰减了因子。从放大器316馈通至环路滤波器Z的噪声与成比例。因此，为了使在电荷泵电路300中的环路增益相同，进入环路滤波器Z的噪声减小。
现将参照图8来描述采用了如以上所描述的电荷泵电路200、300之一以及附加的电荷泵电路400的锁相环100的实施例。锁相环100如图1的锁相环那样来运行，然而附加的电荷泵电路400在锁相环100锁定之前被串联耦接在PFD 110与环路滤波器Z之间，而电荷泵电路200、300之一在锁相环100锁定之后被串联耦接在PFD 110与环路滤波器Z之间。这种在电荷泵电路200、300或400之间的选择的目的是为了有助于快速锁定锁相环100而仍接收如以上所描述的电荷泵电路200、300的优点。应当注意，如果由电荷泵400输出的电流为I，则由电荷泵电路200、300输出的电流将是I*A。对电荷泵电路200、300或400的选择是基于选择信号的。
如在图10中所示，基于锁定检测器通过将输入频率Fin与反馈信号进行比较而检测锁相环100是否已经锁定来生成选择信号LOCK。这个选择信号的反码ENH被用于启动电荷泵电路400，而那个信号的反码ENL被用于启动电荷泵电路200、300。
如在图9中所示，电荷泵电路400包括被耦接在电源节点与节点404之间的第一电流源402。第一开关S1被耦接在节点404与节点406之间。放大器416具有被耦接至节点406的非反相端子。环路滤波器Z被耦接在节点406与地之间。放大器416的反相端子在节点414处被耦接至其输出端以便将放大器416在单位增益模式中偏置。
开关S2被耦接在节点406与节点408之间。第二电流源410被耦接在节点408与地之间。开关S3被耦接在节点404与节点414之间，而开关S4被耦接在节点414与节点408之间。在运行中，开关S1响应于UP的有效化而被致动，而开关S2响应于DN的有效化而被致动。开关S3由UP的反码NUP来致动而开关S4由DN的反码NDN来致动。
当输入信号Fin的相位超前于输出信号Fout的相位时，鉴频鉴相器110有效化UP而将DN保持为低。开关S1、S4闭合并且其他开关断开，导致电流从第一电流源402流经节点404和406进 入环路滤波器Z和放大器416的非反相端子，由此增加了在非反相端子处所见的电压。由于放大器416的单位增益。在节点406处所见的电压被传递到其在节点414处的输出端。用于VCO 120的控制信号在节点406处。
当输入信号Fin的相位滞后于输出信号Fout的相位时，鉴频鉴相器110有效化DN而将UP保持为低。因此开关S2、S3闭合而其他开关断开，导致从节点406吸收电流。因此，在节点406处的电压下降，放大器416将该电压传递到其在节点414处的输出端。用于VCO 120的控制信号在节点406处。
当输入信号Fin的相位匹配输出信号Fout的相位时，鉴频鉴相器110既不有效化UP也不有效化DN。因此，开关S3、S4闭合而其他开关保持断开。这用于使电流从第一电流源402经过节点404、进入节点414、进入节点408并且穿过第二电流源410到接地GND。
应理解的是，本文中所描述的任何环路滤波器Z可以用于本文中所描述的任何实施例，并且其他类型的环路滤波器(即利用运算放大器的有源环路滤波器)也可以用于本文中所描述的任何实施例。
已经关于有限数量的实施例描述了本披露，得益于本披露的本领域的技术人员将认识到可以设想不脱离如本文中所披露的本披露的范围的其他实施例。因此，本披露的范围应仅由所附的权利要求书来限定。

Claims (20)

1.一种锁相环，其特征在于，包括：
鉴频鉴相器，所述鉴频鉴相器被配置为用于比较输入信号和反馈信号的相位并且从其生成多个控制信号；
衰减电路，所述衰减电路与所述鉴频鉴相器串联耦接并且包括：
第一电流源和第二电流源；
环路滤波器，所述环路滤波器被耦接在压控振荡器控制节点与接地节点之间；
放大器，所述放大器具有耦接至所述压控振荡器控制节点的输入端；
阻抗网络，所述阻抗网络被耦接至所述压控振荡器控制节点并且包括至少一个阻抗元件，所述至少一个阻抗元件被配置为用于：
耦接至所述第一电流源从而基于所述控制信号指示所述输入信号的相位超前于所述反馈信号的相位使得在所述压控振荡器控制节点处的电压增加，并且
耦接至所述第二电流源从而基于所述控制信号指示所述反馈信号的相位超前于所述输入信号的相位使得在所述压控振荡器控制节点处的所述电压减小；
压控振荡器，所述压控振荡器被耦接至所述压控振荡器控制节点并且基于在所述压控振荡器控制节点处的信号生成输出信号，所述输出信号的相位匹配所述输入信号的相位；
其中，所述反馈信号是基于所述输出信号的。
2.如权利要求1所述的锁相环，其特征在于，所述多个控制信号包括第一控制信号和第二控制信号；其中，所述第一控制信号是基于所述输入信号的相位超前于所述反馈信号的相位而被有效化的；其中，所述第二控制信号是基于所述反馈信号的相位超前于所述输入信号的相位而被有效化的；并且其中，所述阻抗网络进一步包括：
第一阻抗网络开关，所述第一阻抗网络开关被耦接在第一阻抗网络节点与所述压控振荡器控制节点之间，所述第一阻抗网络开关基于第三控制信号而被致动；
第二阻抗网络开关，所述第二阻抗网络开关被耦接在所述第一阻抗网络节点与第二阻抗网络节点之间，所述第二阻抗网络开关基于所述第三控制信号的补码而被致动；以及
第三阻抗网络开关，所述第三阻抗网络开关被耦接在所述第二阻抗网络节点与所述放大器的输出端之间，所述第三阻抗网络开关基于所述第三控制信号的所述补码而被致动；
其中，所述至少一个阻抗元件包括被耦接在所述第二阻抗网络节点与地之间的第一电容器以及被耦接在所述第一阻抗网络节点与所述第二阻抗网络节点之间的第二电容器。
3.如权利要求2所述的锁相环，其特征在于，所述第三控制信号表示在所述第一控制信号的补码与所述第二控制信号的补码之间的逻辑与非运算的结果。
4.如权利要求2所述的锁相环，其特征在于，所述第一电流源被耦接在电源节点与第一衰减电路节点之间；其中，所述第二电流源被耦接在地与第三衰减电路节点之间；其中，所述阻抗网络进一步包括：
第一衰减电路开关，所述第一衰减电路开关被耦接在所述第一衰减电路节点与所述放大器的所述输出端之间，所述第一衰减电路开关基于所述第一控制信号的补码而被致动，
第二衰减电路开关，所述第二衰减电路开关被耦接在所述第一衰减电路节点与第二衰减电路节点之间，所述第二衰减电路开关基于所述第一控制信号而被致动，
第三衰减电路开关，所述第三衰减电路开关被耦接在所述第二衰减电路节点与所述第三衰减电路节点之间，所述第三衰减电路开关基于所述第二控制信号而被致动，
第四衰减电路开关，所述第四衰减电路开关被耦接在所述放大 器的所述输出端与所述第三衰减电路节点之间，所述第四衰减电路开关基于所述第二控制信号的反码而被致动。
5.如权利要求1所述的锁相环，其特征在于，所述控制信号包括第一控制信号和第二控制信号；其中，所述第一控制信号是基于所述输入信号的相位超前于所述反馈信号的相位而被有效化的；其中，所述第二控制信号是基于所述反馈信号的相位超前于所述输入信号的相位而被有效化的；其中，所述第一电流源被耦接在电源节点与第一衰减电路节点之间；其中，所述第二电流源被耦接在地与第三衰减电路节点之间；并且其中，所述阻抗网络进一步包括：
第一衰减电路开关，所述第一衰减电路开关被耦接在所述第一衰减电路节点与第二衰减电路节点之间，所述第一衰减电路开关基于所述第一控制信号而被致动；
第二衰减电路开关，所述第二衰减电路开关被耦接在所述第二衰减电路节点与所述第三衰减电路节点之间，所述第二衰减电路开关基于所述第二控制信号而被致动；
第三衰减电路开关，所述第三衰减电路开关被耦接在第四衰减电路节点与所述放大器的输出端之间，所述第三衰减电路开关基于第三控制信号的补码而被致动；以及
其中，所述至少一个阻抗元件包括被耦接在所述第二衰减电路节点与所述压控振荡器控制节点之间的第一电阻器以及被耦接在所述第二衰减电路节点与所述第四衰减电路节点之间的第二电阻器。
6.如权利要求5所述的锁相环，其特征在于，所述第三控制信号表示在所述第一控制信号的补码与所述第二控制信号的补码之间的逻辑与非运算的结果。
7.如权利要求5所述的锁相环，其特征在于，所述环路滤波器包括被耦接至所述压控振荡器控制节点的环路滤波器电阻器以及被耦接在所述环路滤波器电阻器与地之间的环路滤波器电容器。
8.如权利要求1所述的锁相环，其特征在于，所述环路滤波器包括：
第一环路滤波器电阻器，所述第一环路滤波器电阻器被耦接至所述压控振荡器控制节点；
第一环路滤波器电容器，所述第一环路滤波器电容器被耦接在所述第一环路滤波器电阻器与地之间；以及
第二环路滤波器电容器，所述第二环路滤波器电容器被耦接在所述压控振荡器控制节点与地之间。
9.如权利要求8所述的锁相环，其特征在于，所述环路滤波器进一步包括：
第二环路滤波器电阻器，所述第二环路滤波器电阻器被耦接在所述压控振荡器控制节点与环路滤波器节点之间；以及
第三环路滤波器电容器，所述第三环路滤波器电容器被耦接在所述环路滤波器节点与地之间。
10.如权利要求8所述的锁相环，其特征在于，所述至少一个阻抗元件包括具有比所述第二环路滤波器电容器的容量更小的容量的电容器。
11.一种电路，其特征在于，包括：
第一电流源，所述第一电流源被耦接在电源节点与第一节点之间；
第一开关，所述第一开关被耦接在所述第一节点与第二节点之间并且由第一控制信号来控制；
第二开关，所述第二开关被耦接在所述第二节点与第三节点之间并且由第二控制信号来控制；
第二电流源，所述第二电流源被耦接在所述第三节点与接地节点之间；
第三开关，所述第三开关被耦接在所述第一节点与输出节点之间并且由所述第一控制信号的补码来控制；
第四开关，所述第四开关被耦接在所述第二节点与所述输出节点之间并且由第三控制信号来控制；
第五开关，所述第五开关被耦接在所述第二节点与第四节点之 间并且由所述第三控制信号来控制；
第一电容器，所述第一电容器被耦接在所述第二节点与所述第四节点之间；
第二电容器，所述第二电容器被耦接在所述第二节点与地之间；
第六开关，所述第六开关被耦接在所述第四节点与第五节点之间并且由所述第三控制信号的反码来控制；
环路滤波器，所述环路滤波器被耦接在所述第五节点与地之间；
放大器，所述放大器具有被耦接至所述第五节点的非反相端子、被耦接至所述输出节点的反相端子和被耦接至所述输出节点的输出端子；以及
第七开关，所述第七开关被耦接在所述输出节点与所述第三节点之间并且由所述第二控制信号的反码来控制。
12.如权利要求11所述的电路，其特征在于，所述第三控制信号表示在所述第一控制信号的补码与所述第二控制信号的补码之间的逻辑与非运算的结果。
13.如权利要求11所述的电路，其特征在于，所述环路滤波器包括：
第一环路滤波器电阻器，所述第一环路滤波器电阻器被耦接至所述第五节点；
第一环路滤波器电容器，所述第一环路滤波器电容器被耦接在所述第一环路滤波器电阻器与地之间；以及
第二环路滤波器电容器，所述第二环路滤波器电容器被耦接在所述第五节点与地之间。
14.如权利要求13所述的电路，其特征在于，所述第一电容器和所述第二电容器各自具有比所述第二环路滤波器电容器的容量更小的容量。
15.一种电路，其特征在于，包括：
第一电流源，所述第一电流源被耦接在电源节点与第一节点之间；
第一开关，所述第一开关被耦接在所述第一节点与第二节点之间并且由第一控制信号来控制；
第二开关，所述第二开关被耦接在所述第二节点与第三节点之间并且由第二控制信号来控制；
第二电流源，所述第二电流源被耦接在所述第三节点与接地节点之间；
第一电阻器，所述第一电阻器被耦接在所述第二节点与第五节点之间；
第二电阻器，所述第二电阻器被耦接在所述第二节点与第四节点之间；
第三开关，所述第三开关被耦接在所述第四节点与第六节点之间并且由第三控制信号来控制；
环路滤波器，所述环路滤波器被耦接在所述第五节点与地之间；以及
放大器，所述放大器具有被耦接至所述第五节点的非反相端子、被耦接至所述第六节点的反相端子和被耦接至所述第六节点的输出端子。
16.如权利要求15所述的电路，其特征在于，所述第三控制信号表示在所述第一控制信号的补码与所述第二控制信号的补码之间的逻辑与非运算的结果。
17.如权利要求15所述的电路，其特征在于，所述环路滤波器包括：
第一环路滤波器电阻器，所述第一环路滤波器电阻器被耦接至所述第五节点；
第一环路滤波器电容器，所述第一环路滤波器电容器被耦接在所述第一环路滤波器电阻器与地之间；以及
第二环路滤波器电容器，所述第二环路滤波器电容器被耦接在所述第五节点与地之间。
18.如权利要求17所述的电路，其特征在于，所述环路滤波 器进一步包括：
第二环路滤波器电阻器，所述第二环路滤波器电阻器被耦接在所述第五节点与第七节点之间；
第三环路滤波器电容器，所述第三环路滤波器电容器被耦接在所述第七节点与地之间。
19.一种锁相环，其特征在于，包括：
鉴频鉴相器，所述鉴频鉴相器被配置为用于比较输入信号和反馈信号的相位并且从其生成多个控制信号；
逻辑电路，所属逻辑电路被配置为用于比较所述输入信号和所述反馈信号的相位并且从其生成指示所述锁相环的锁定的选择信号；
电荷泵电路，所述电荷泵电路基于所述选择信号指示所述锁相环未被锁定而待选择性地与所述鉴频鉴相器串联耦接并且包括：
第一电流源和第二电流源；
环路滤波器，所述环路滤波器被耦接在压控振荡器控制节点与接地节点之间；
放大器，所述放大器具有耦接至所述压控振荡器控制节点的输入端；
第一开关，所述第一开关被配置为用于将所述第一电流源耦接至所述压控振荡器控制节点从而基于所述控制信号指示所述输入信号的相位超前于所述反馈信号的相位使得在所述压控振荡器控制节点处的电压增加，
第二开关，所述第二开关被配置为用于将所述第二电流源耦接至所述压控振荡器控制节点从而基于所述控制信号指示所述反馈信号的相位超前于所述输入信号的相位使得在所述压控振荡器控制节点处的所述电压减小；
衰减电路，所述衰减电路基于所述选择信号指示所述锁相环已被锁定而待选择性地与所述鉴频鉴相器串联耦接并且包括：
第一电流源和第二电流源；
环路滤波器，所述环路滤波器被耦接在压控振荡器控制节点与接地节点之间；
放大器，所述放大器具有耦接至所述压控振荡器控制节点的输入端；
阻抗网络，所述阻抗网络被耦接至所述压控振荡器控制节点并且包括至少一个阻抗元件，所述至少一个阻抗元件被配置为用于：
耦接至所述第一电流源从而基于所述控制信号指示所述输入信号的相位超前于所述反馈信号的相位使得在所述压控振荡器控制节点处的电压增加，并且
耦接至所述第二电流源从而基于所述控制信号指示所述反馈信号的相位超前于所述输入信号的相位使得在所述压控振荡器控制节点处的所述电压减小；
压控振荡器，所述压控振荡器被耦接至所述压控振荡器控制节点并且基于在所述压控振荡器控制节点处的信号生成输出信号，所述输出信号的相位匹配所述输入信号的相位；
其中，所述反馈信号是基于所述输出信号的。
20.如权利要求19所述的锁相环，其特征在于，所述控制信号包括第一控制信号和第二控制信号；其中，所述第一控制信号是基于所述输入信号的相位超前于所述反馈信号的相位而被有效化的；其中，所述第二控制信号是基于所述反馈信号的相位超前于所述输入信号的相位而被有效化的；并且其中，所述阻抗网络进一步包括：
第一阻抗网络开关，所述第一阻抗网络开关被耦接在第一阻抗网络节点与所述压控振荡器控制节点之间，所述第一阻抗网络开关基于第三控制信号而被致动；
第二阻抗网络开关，所述第二阻抗网络开关被耦接在所述第一阻抗网络节点与第二阻抗网络节点之间，所述第二阻抗网络开关基于所述第三控制信号的补码而被致动；以及
第三阻抗网络开关，所述第三阻抗网络开关被耦接在所述第二 阻抗网络节点与所述放大器的输出端之间，所述第三阻抗网络开关基于所述第三控制信号的所述补码而被致动；
其中，所述至少一个阻抗元件包括被耦接在所述第二阻抗网络节点与地之间的第一电容器以及被耦接在所述第一阻抗网络节点与所述第二阻抗网络节点之间的第二电容器。
CN201521130079.6U 2015-05-21 2015-12-30 锁相环以及电路 Withdrawn - After Issue CN205754276U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/718,597 2015-05-21
US14/718,597 US9438254B1 (en) 2015-05-21 2015-05-21 Charge pump circuit for a phase locked loop

Publications (1)

Publication Number Publication Date
CN205754276U true CN205754276U (zh) 2016-11-30

Family

ID=56878323

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201511023348.3A Active CN106169933B (zh) 2015-05-21 2015-12-30 用于锁相环的电荷泵电路
CN201910397658.3A Pending CN110138381A (zh) 2015-05-21 2015-12-30 用于锁相环的电荷泵电路
CN201521130079.6U Withdrawn - After Issue CN205754276U (zh) 2015-05-21 2015-12-30 锁相环以及电路

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201511023348.3A Active CN106169933B (zh) 2015-05-21 2015-12-30 用于锁相环的电荷泵电路
CN201910397658.3A Pending CN110138381A (zh) 2015-05-21 2015-12-30 用于锁相环的电荷泵电路

Country Status (2)

Country Link
US (2) US9438254B1 (zh)
CN (3) CN106169933B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106169933A (zh) * 2015-05-21 2016-11-30 意法半导体国际有限公司 用于锁相环的电荷泵电路
CN107104666A (zh) * 2017-03-29 2017-08-29 广州润芯信息技术有限公司 锁相环相位噪声之优化装置
CN112514318A (zh) * 2018-05-29 2021-03-16 斯威特科技有限公司 用于多频带毫米波5g通信的宽频带锁相环
CN115220512A (zh) * 2022-08-10 2022-10-21 山东大学 驱动可调谐激光器的自动锁相恒流源电路及方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090845B1 (en) * 2017-03-28 2018-10-02 Stmicroelectronics International N.V. Fraction-N digital PLL capable of canceling quantization noise from sigma-delta modulator
CN108471307B (zh) * 2017-10-30 2021-05-28 四川和芯微电子股份有限公司 电荷泵电路
US10911053B2 (en) * 2018-04-30 2021-02-02 Stmicroelectronics International N.V. Phase locked loop design with reduced VCO gain
KR102527676B1 (ko) * 2018-07-13 2023-05-03 삼성전자주식회사 위상 고정 루프 회로
US11497411B2 (en) * 2018-11-23 2022-11-15 Mediatek Inc. Circuit applied to bio-information acquisition system

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157691A (en) * 1998-04-14 2000-12-05 Lsi Logic Corporation Fully integrated phase-locked loop with resistor-less loop filer
US6693494B2 (en) * 2001-08-20 2004-02-17 Koninklijke Philips Electronics N.V. Frequency synthesizer with three mode loop filter charging
DE60209197T2 (de) * 2002-04-04 2006-09-07 Texas Instruments Inc., Dallas Phasenregelschleife mit einer Ladungspumpe
US7027780B2 (en) * 2003-09-30 2006-04-11 Broadcom Corporation Technique for improving modulation performance of translational loop RF transmitters
US7298221B2 (en) * 2005-02-22 2007-11-20 Integrated Device Technology, Inc. Phase-locked loop circuits with current mode loop filters
CN101309079B (zh) * 2007-05-14 2011-10-05 深圳艾科创新微电子有限公司 一种用于锁相环电路(pll)的电荷泵结构
CN101436859A (zh) * 2007-11-16 2009-05-20 安凡微电子(上海)有限公司 一种快速锁定的频率发生器
US8022780B2 (en) * 2008-04-22 2011-09-20 Qualcomm Incorporated Auxiliary varactor for temperature compensation
CN101594145A (zh) * 2008-05-26 2009-12-02 中芯国际集成电路制造(上海)有限公司 自偏置锁相环
US8102195B2 (en) * 2009-05-13 2012-01-24 Mediatek Inc. Digital phase-locked loop circuit including a phase delay quantizer and method of use
US8299826B2 (en) * 2009-08-25 2012-10-30 Sitime Corporation Phase locked loop circuitry having switched resistor loop filter circuitry, and methods of operating same
JP5218337B2 (ja) * 2009-08-26 2013-06-26 アイコム株式会社 チャージポンプ回路及びそれを用いるｐｌｌ回路
CN102006058B (zh) * 2009-08-31 2012-08-29 安凯(广州)微电子技术有限公司 一种锁相环泄漏电流补偿电路及锁相环电路
CN102347760B (zh) * 2010-07-27 2014-03-12 中兴通讯股份有限公司南京分公司 一种电荷泵及应用该电荷泵的锁相环
JP2012156616A (ja) * 2011-01-24 2012-08-16 Renesas Electronics Corp 半導体集積回路およびその動作方法
US20120249250A1 (en) * 2011-03-31 2012-10-04 Agency For Science, Technology And Research Quadrature Voltage Controlled Oscillator
US8581644B2 (en) * 2011-07-28 2013-11-12 Intel Corporation System and method providing bandwidth adjustment in integral path of phase locked loop circuitry
US8387292B1 (en) 2011-08-22 2013-03-05 Antonio G. Rasmus Rotatable pennant assembly
US8884592B2 (en) * 2011-08-26 2014-11-11 Broadcom Corporation Frequency lock loop for hysteretic switching regulators
CN103138751B (zh) * 2011-11-25 2016-01-06 中芯国际集成电路制造(上海)有限公司 锁相环
JP5738749B2 (ja) * 2011-12-15 2015-06-24 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路
US8704566B2 (en) * 2012-09-10 2014-04-22 International Business Machines Corporation Hybrid phase-locked loop architectures
JP2015053628A (ja) * 2013-09-09 2015-03-19 ソニー株式会社 位相同期回路、位相同期モジュール、および位相同期方法
US9762250B2 (en) * 2013-11-27 2017-09-12 Silicon Laboratories Inc. Cancellation of spurious tones within a phase-locked loop with a time-to-digital converter
US9432030B2 (en) * 2013-12-05 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and operating method of PLL
EP2903163B1 (en) * 2014-02-04 2019-08-21 Hittite Microwave LLC Apparatus and methods for fast charge pump holdover on signal interruption
TWI630798B (zh) * 2014-02-07 2018-07-21 美商線性科技股份有限公司 任意相位軌道的頻率合成器
FR3025911B1 (fr) * 2014-09-15 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Boucle a verrouillage de phase a degres de liberte multiples et son procede de conception et de fabrication
US9438254B1 (en) * 2015-05-21 2016-09-06 Stmicroelectronics International N.V. Charge pump circuit for a phase locked loop

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106169933A (zh) * 2015-05-21 2016-11-30 意法半导体国际有限公司 用于锁相环的电荷泵电路
CN106169933B (zh) * 2015-05-21 2019-06-07 意法半导体国际有限公司 用于锁相环的电荷泵电路
CN107104666A (zh) * 2017-03-29 2017-08-29 广州润芯信息技术有限公司 锁相环相位噪声之优化装置
CN107104666B (zh) * 2017-03-29 2020-10-27 广州润芯信息技术有限公司 锁相环相位噪声之优化装置
CN112514318A (zh) * 2018-05-29 2021-03-16 斯威特科技有限公司 用于多频带毫米波5g通信的宽频带锁相环
CN115220512A (zh) * 2022-08-10 2022-10-21 山东大学 驱动可调谐激光器的自动锁相恒流源电路及方法
CN115220512B (zh) * 2022-08-10 2023-10-17 山东大学 驱动可调谐激光器的自动锁相恒流源电路及方法

Also Published As

Publication number Publication date
US20160344395A1 (en) 2016-11-24
CN106169933B (zh) 2019-06-07
CN110138381A (zh) 2019-08-16
US9559708B2 (en) 2017-01-31
CN106169933A (zh) 2016-11-30
US9438254B1 (en) 2016-09-06

Similar Documents

Publication Publication Date Title
CN205754276U (zh) 锁相环以及电路
US6980060B2 (en) Adaptive method and apparatus to control loop bandwidth of a phase lock loop
TW496039B (en) Self calibrating VCO correction circuit and method of operation
US6670833B2 (en) Multiple VCO phase lock loop architecture
US7876136B2 (en) Phase-locked-loop circuit having a pre-calibration function and method of pre-calibrating the same
CN104601168B (zh) 自偏置锁相环
CN1980064B (zh) 锁相环指示器
US7277518B2 (en) Low-jitter charge-pump phase-locked loop
CN105634481B (zh) 一种应用于分数分频锁相环的低杂散线性化电路结构
TWI381650B (zh) 壓控振蕩器以及相位與頻率閉鎖迴路電路
EP2399339A2 (en) Symmetric load delay cell oscillator
JP2009182447A (ja) 位相ロックループ回路及び遅延ロックループ回路
CN110572150A (zh) 时钟产生电路及时钟产生方法
US7310009B2 (en) Phase locked loop circuit having deadlock protection circuit and methods of operating same
US6529084B1 (en) Interleaved feedforward VCO and PLL
US6646477B1 (en) Phase frequency detector with increased phase error gain
KR100906302B1 (ko) 전하 펌프, 이를 포함하는 클록 복구 회로 및 수신기
CN107809240A (zh) 用于锁相环电路的环路滤波器及锁相环电路
CN207460134U (zh) 锁定环电路
CN106982057B (zh) 锁相环系统
US7598816B2 (en) Phase lock loop circuit with delaying phase frequency comparson output signals
JP2006527936A (ja) フェーズ・ロックト・ループ・フィルタ
US9467154B2 (en) Low power and integrable on-chip architecture for low frequency PLL
CN206498390U (zh) 锁相环的低通滤波电路和锁相环
US7408418B2 (en) Phase locked loop circuit having reduced lock time

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
AV01 Patent right actively abandoned

Granted publication date: 20161130

Effective date of abandoning: 20190607

AV01 Patent right actively abandoned