TWI630798B - 任意相位軌道的頻率合成器 - Google Patents

任意相位軌道的頻率合成器 Download PDF

Info

Publication number
TWI630798B
TWI630798B TW104103911A TW104103911A TWI630798B TW I630798 B TWI630798 B TW I630798B TW 104103911 A TW104103911 A TW 104103911A TW 104103911 A TW104103911 A TW 104103911A TW I630798 B TWI630798 B TW I630798B
Authority
TW
Taiwan
Prior art keywords
phase
signal
frequency
dac
vco
Prior art date
Application number
TW104103911A
Other languages
English (en)
Other versions
TW201603496A (zh
Inventor
傑紐索尼爾森
藍肯馬克艾倫
Original Assignee
美商線性科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US201461937380P priority Critical
Priority to US61/937,380 priority
Application filed by 美商線性科技股份有限公司 filed Critical 美商線性科技股份有限公司
Publication of TW201603496A publication Critical patent/TW201603496A/zh
Application granted granted Critical
Publication of TWI630798B publication Critical patent/TWI630798B/zh

Links

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0925Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0933Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0941Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0966Modifications of modulator for regulating the mean frequency using a phase locked loop modulating the reference clock
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0975Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation in the phase locked loop at components other than the divider, the voltage controlled oscillator or the reference clock
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/081Details of the phase-locked loop provided with an additional controlled phase shifter
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/081Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03Astable circuits
    • H03K3/0315Ring oscillators

Abstract

直接產生相位調變射頻(RF)訊號的頻率合成器。頻率合成器包含產生合成頻率訊號的電壓控制振盪器(VCO),合成頻率訊號的頻率係基於在VCO輸入處接收到的訊號而被控制。可數位調整式除頻器由合成頻率訊號產生降頻訊號。相位數位類比轉換器(DAC)產生時序訊號(例如,降頻訊號,或參考時脈訊號)的經延遲版本,時序訊號的經延遲版本被根據數位控制訊號而延遲。相位偵測器(PD)由降頻訊號及(或)經延遲時序訊號產生相位控制訊號。數位訊號轉換器控制可數位調整式除頻器與相位DAC,而使得VCO輸出的合成頻率訊號的相位或頻率追蹤所需相位或頻率軌道,所需相位或頻率軌道係編碼於一數位訊號中。

Description

任意相位軌道的頻率合成器 對於相關申請案的交互參照

本申請案主張對於申請於2014年2月7日的美國臨時專利申請案第61/937,380號的優先權權益,在此將此臨時專利申請案的公開內容併入本文以作為參照。

本技術主題相關於提供改良的發送器與頻率合成器架構的技術與設備,這些發送器與頻率合成器使用任意相位軌道控制器以直接產生相位調變射頻(radio-frequency;RF)訊號。

從WiFi到車門門鎖,無線通訊變得越來越常見。諸如無線感測器網路與物聯網(internet of things;IoT)的新興網路,以倍數提升對於無線裝置的需求。詳言之,具有低生產成本、小尺寸(亦即高度微型化)、與減少的功率消耗的無線裝置被高度地需要。降低無線裝置的功率消耗以及發展用於無線裝置的新電力回收策略是特別重要的,因為在這些網路中長效電池電力對於許多應用而言是關鍵的。因此,為 了發展較小且成本較低的裝置,無線裝置的無線電以及附加的中央處理單元(central processing unit;CPU)兩者、快閃記憶體、隨機存取記憶體(random access memory;RAM)、以及數位介面方塊,可需要縮小(shrink)。通常來說,可由遵循摩爾定律(Moore’s law)並使用更小的積體電路製造科技來微型化裝置。然而,許多無線電架構不相容於由小型電晶體特徵尺寸(feature size)所產生的較低的供應電壓與減少的電壓頂部空間、較廣的裝置失配(mismatch)、以及特異的裝置行為。此外,許多傳統無線電設計所盛行使用的電感器所佔用的大晶粒面積,並不能隨著科技的最小特徵尺寸縮小。

一些無線發送器架構產生一對直角基頻訊號,稱為同相位(I)訊號與90度相位(Q)訊號。I訊號與Q訊號額定為正交的,且在發送器中I訊號與Q訊號被使用混頻器(mixer)或鏡像抑制混頻器(image-rejectino mixer)結合並向上調變(up-modulated)至RF頻率。此等混頻器通常需要經過妥善的設計,並需要大量的功率以產生精確訊號。混頻器輸出訊號被使用放大器放大至全功率(full power)以供傳輸。對於低功率調變無線標準而言(諸如具有固定振幅波封的IEEE 802.15.4或藍芽(Bluetooth)),使用I訊號與Q訊號的訊號傳輸方法特別地浪費。在這些標準中,所有的傳輸資訊都被包含在訊號的相位中。因此需要直接產生相位,而不在基頻產生與處理I-Q訊號對且隨後向上調變至RF的替代性作法。

因此,需要新的電路與裝置架構,以提供小型並以高效率傳輸的使用於無線通訊應用中的發送器與頻率合成器。

本文教示內容藉由提供改良的發送器與頻率合成器架構,而緩解了上面點出的問題之一或更多者,這些發送器與頻率合成器架構使用任意相位軌道控制器已直接產生相位調變射頻(RF)訊號。

本公開內容的一種態樣為一種頻率合成器,包含:電壓控制振盪器(VCO),VCO在輸出處產生合成頻率訊號,合成頻率訊號的頻率係基於在VCO的輸入處接收到的訊號而被控制;可數位調整式除頻器,可數位調整式除頻器耦接至VCO的輸出,並在可數位調整式除頻器的輸出處由合成頻率訊號產生降頻訊號;相位數位類比轉換器(DAC),相位DAC接收時序訊號與數位控制訊號,並在相位DAC的輸出處產生時序訊號的經延遲版本,時序訊號的經延遲版本被根據數位控制訊號而延遲;相位偵測器(PD),PD耦接至可數位調整式除頻器的輸出、相位DAC的輸出、與參考時脈,PD並在PD的輸出處產生相位控制訊號,PD的輸出耦接至VCO的輸入;以及數位訊號轉換器,數位訊號轉換器可操作以控制可數位調整式除頻器與相位DAC,而使得VCO輸出的合成頻率訊號的相位或頻率追蹤所需相位或頻率軌道,所需相位或頻率軌道係編碼於數位訊號轉換器所接收的數位訊號中。

數位訊號轉換器可判定相位DAC已達到延遲臨 限,並可回應於判定相位DAC已達到延遲臨限而調整可數位調整式除頻器的頻率除數。例如,在數位訊號轉換器判定相位DAC已達到最大延遲臨限時,數位訊號轉換器可減少相位DAC的可數位調整式延遲並增加數位可調整式除頻器的頻率除數。例如,在數位訊號轉換器判定相位DAC已達到最大延遲臨限時,數位訊號轉換器可減少相位DAC的可數位調整式延遲一段時間長度,此段時間長度等於VCO輸出的合成頻率訊號的一個週期。再者,在數位訊號轉換器判定相位DAC已達到最小延遲臨限時,數位訊號轉換器可增加相位DAC的可數位調整式延遲並減少數位可調整式除頻器的頻率除數。

相位DAC可從可數位調整式除頻器接收降頻訊號以作為時序訊號,相位DAC並可將降頻訊號的經延遲版本直接輸出至PD。

相位DAC可接收參考時脈訊號以作為時序訊號,相位DAC並可將參考時脈訊號的經延遲版本輸出至PD。

頻率合成器可進一步包含電荷幫浦,電荷幫浦耦接於相位偵測器的輸出與VCO的輸入之間,電荷幫浦並可操作以對相位控制訊號濾波,以在VCO的輸入處提供經濾波相位控制訊號。

數位訊號轉換器可包含數位累加器,數位累加器具有預定範圍。數位訊號轉換器可基於儲存在累加器中的值而控制相位DAC,且數位訊號轉換器基於累加器達到預定範圍之上限或下限的溢出條件或下溢條件,而控制可數位調整式除頻器。

相位DAC輸出的時序訊號的經延遲版本,可經由PD控制VCO的輸入。

可數位調整式除頻器係可調整以將應用至合成頻率訊號的頻率比率增量、減量、或維持固定。

本公開內容的另一種態樣為一種方法,包含以下步驟:產生合成頻率訊號步驟,在頻率合成器的電壓控制振盪器(VCO)中產生合成頻率訊號,合成頻率訊號的頻率係基於在VCO的輸入處接收到的訊號而被控制;產生降頻訊號步驟,在耦接至VCO的輸出的可數位調整式除頻器中,由合成頻率訊號產生降頻訊號;產生經延遲版本時序訊號步驟,在接收時序訊號與數位控制訊號的相位數位類比轉換器(DAC)中產生時序訊號的經延遲版本,時序訊號的經延遲版本被根據數位控制訊號而延遲;產生相位控制訊號步驟,在耦接至可數位調整式除頻器的輸出、相位DAC的輸出、與參考時脈的相位偵測器(PD)中產生相位控制訊號,並將相位控制訊號耦接至VCO的輸入;以及控制步驟,由接收數位訊號的數位訊號轉換器控制可數位調整式除頻器與相位DAC,而使得VCO輸出的合成頻率訊號的相位或頻率追蹤所需相位或頻率軌道,所需相位或頻率軌道係編碼於數位訊號轉換器所接收的數位訊號中。

根據本公開內容的各種態樣,頻率合成器的VCO的輸出可耦接至發送器的功率放大器,或可耦接至無線電接收器中的混頻器,以提供對於所接收RF訊號的頻率轉換的參考。在一些具體實施例中,混頻器透過一或更多個緩衝器耦 接至VCO,這些緩衝器可為類比(例如A類(class A)放大器)或數位的(例如串聯耦接的一或更多個反相器)。

方法可進一步包含以下步驟:判定步驟,在數位訊號轉換器中判定相位DAC是否已達到延遲臨限;以及調整步驟,回應於判定相位DAC已達到延遲臨限而調整可數位調整式除頻器的頻率除數。在一個範例中,調整步驟包含以下步驟:在相位DAC已達到最大延遲臨限時,減少相位DAC的可數位調整式延遲並增加數位可調整式除頻器的頻率除數。在相位DAC已達到最大延遲臨限時,在一些具體實施中可減少相位DAC的可數位調整式延遲一段時間長度,此段時間長度等於合成頻率訊號的一個週期。調整步驟可進一步包含以下步驟:在相位DAC已達到最小延遲臨限時,增加相位DAC的可數位調整式延遲並減少數位可調整式除頻器的頻率除數。

相位DAC接收的時序訊號可為可數位調整式除頻器產生的降頻訊號,且方法可進一步包含以下步驟:將降頻訊號的經延遲版本輸出至PD。

相位DAC接收的時序訊號可為來自參考時脈的參考時脈訊號,且方法可進一步包含以下步驟:將參考時脈訊號的經延遲版本直接輸出至PD。

方法可進一步包含以下步驟:將PD產生的相位控制訊號濾波,並將經濾波的相位控制訊號提供至VCO的輸入。

對於相位DAC的控制步驟可包含以下步驟:基於儲存在接收數位訊號的數位累加器中的值而控制相位DAC,且 對於可數位調整式除頻器的控制步驟可包含以下步驟:基於累加器達到累加器的預定範圍之上限或下限的溢出條件或下溢條件,而控制可數位調整式除頻器。

額外的優點與新穎特徵部分將闡述下面的說明中,而部分將為在本發明所屬技術領域中具有通常知識者檢閱下文與附加圖式之後而顯然得知,或可由生產或操作範例而學得。可由實施或使用下面討論的詳細範例中所闡述的方法、設備及結合者的各種態樣,而理解並獲得本教示內容的優點。

100‧‧‧發送器

103‧‧‧參考時脈

105‧‧‧相位偵測器(PD)

107‧‧‧電荷幫浦(CP)

109‧‧‧電壓控制振盪器(VCO)

111‧‧‧除頻器

113‧‧‧功率放大器

115‧‧‧天線

117‧‧‧除頻器

119‧‧‧相位數位類比轉換器(相位DAC)

121‧‧‧細片至相位轉換器

200‧‧‧發送器

219‧‧‧相位DAC

300‧‧‧發送器

331‧‧‧細片至相位變化量轉換器

333‧‧‧數位累加器

400‧‧‧發送器

500‧‧‧發送器

519‧‧‧第一相位DAC

520‧‧‧第二相位DAC

521‧‧‧細片至相位轉換器

600‧‧‧發送器

709‧‧‧VCO

701‧‧‧第一電流源

703a-703c‧‧‧反相器

705‧‧‧第二電流源

819‧‧‧相位DAC

801‧‧‧反相器

803‧‧‧反相器

805a-805c‧‧‧MOS電晶體

807a‧‧‧電流源

807b‧‧‧電流源

919‧‧‧相位DAC

901a-901c‧‧‧反相器

圖式根據本教示內容繪製作為範例而不為限制的一或更多個實施例。在圖式中,類似的元件符號代表相同或類似的元件。

第1圖至第6圖為圖示說明性的發送器架構的功能方塊圖,此發送器直接產生相位調變射頻(RF)訊號。

第7圖為圖示說明性的電壓控制振盪器(voltage controlled oscillator;VCO)架構的功能方塊圖,此VCO可用於第1圖至第6圖之發送器之任一者中。

第8圖與第9圖為圖示說明性的相位數位類比轉換器(digital-to-analog converter;DAC)架構的功能方塊圖,這些相位DAC可用於第1圖至第6圖之發送器之任一者中。

第10圖至第16圖為在第3圖發送器的模擬作業中擷取的效能示圖。

在下面的實施方式中,作為範例而闡述多種特定細 節,以期通透瞭解相關的教示內容。然而,在本發明所屬技術領域中具有通常知識者應清楚明瞭本教示內容的實施可無需這些細節。在其他實例中,已由相對高的階層說明了廣為人知的方法、程序、部件、及(或)電路系統而未說明其細節,以避免不必要地遮蔽本教示內容的態樣。

本文所揭露的各種方法與電路相關於提供發送器架構,這些發送器架構使用任意相位軌道控制器以直接產生相位調變射頻(RF)訊號。

這些發送器架構藉由結合高解析度相位數位類比轉換器(DAC)與快速鎖相迴路(PLL),來提供任意相位軌道。由於消除了對於乘法器、正交訊號加總、在功率放大器(power amplifier;PA)之前濾波的需要,並提供對於無電感式振盪器的使用,此作法減少了功率消耗、設計複雜度、以及晶粒面積。任意相位軌道作法可產生從具有任意通道中心頻率的IEEE 802.15.4 90度相移鍵控法(quadrature phase shift keying;QPSK)至Bluetooth高斯頻移鍵控法(Gaussian frequency-shift keying;GFSK)的訊號。

在一些具體實施例中,方法與電路被與振幅調變器結合,以形成極性調變器,從而致能在允許任意調變格式的調變訊號分佈圖(constellation diagram)上任意放置所發送的訊號向量。

發送器架構與相關聯的訊號調變架構,相對於標準發送器電路與裝置汲取的電流而言減少了50%的調變器電流、減少了超過50%的發送器晶粒面積、支援從4每秒百萬 細片數(Mchips/sec)至8 Mchips/sec的晶片速率、提供相位軌道整形以減少通道頻寬、並支援GFSK而相容於Bluetooth Classic、Bluetooth Low Energy、以及ANT協定。再者,相對於通常需要向上轉換兩個正交的I訊號與Q訊號的傳統發送器設計,本文揭露的訊號調變架構直接產生任意相位軌道而不需使用正交的I訊號與Q訊號。

現在參照圖示說明於附加圖式並於下面討論的詳細範例。

第1圖圖示說明發送器100的基本架構,發送器100直接產生相位調變射頻(RF)訊號。發送器100包含電壓控制振盪器(VCO)109,VCO 109產生驅動功率放大器(PA)113的RF訊號。在發送器100中,VCO 109在RF通道頻率的兩倍下操作(例如PA 113輸出的RF訊號頻率的兩倍)。例如,VCO 109可操作在5GHz,同時PA 113輸出的訊號為2.5GHz訊號。因此在發送器100中,將除頻器111耦接於VCO 109的輸出與PA 113的輸入之間,以在將VCO輸出訊號提供至PA之前將VCO輸出訊號的頻率除以二。使用具有較高頻率之VCO 109與除頻器111的串聯連結,使發送器100能夠輸出具有50%工作週期(duty cycle)的RF訊號。具有較高頻率之VCO 109與除頻器111的使用係為可選的,而VCO 109的輸出可替代性地被直接提供至PA 113。

PA 113放大及(或)隔離從VCO 109接收的RF訊號(例如直接從VCO 109接收,或經由除頻器111接收)。PA 113從而提供功率增益以透過天線115輸出全功率RF訊 號,且提供阻抗匹配以有效率地將訊號耦接至天線115並最小化天線115在VCO 109上的負載效應(loading)。

對於固定波封訊號,諸如IEEE 802.15.4訊號(例如具有半弦波脈衝整形的偏差QPSK(OQPSK)訊號)與Bluetooth(GFSK)訊號而言,PA 113與天線115輸出的RF訊號具有固定的振幅波封。在此種訊號中,所有調變資訊被包含及編碼於輸出RF訊號的相位中。VCO 109被用於相對於通道中心頻率直接調變RF訊號的相位,而VCO可因此需要提供精確的相位調變。因此,發送器100可被設計為提供對於VCO 109的精確控制,以隨時輸出預定的且準確的相位軌道。

可使用鎖相迴路(PLL)控制VCO的頻率與相位。在發送器100中,使用了具有快速更新率並提供任意相位控制的經修改的PLL。PLL使用VCO 109輸出的RF訊號已產生VCO輸入訊號,且從而控制VCO 109的作業(包含VCO 109的輸出頻率)。詳言之,VCO 109輸出的高頻RF訊號,被由整數除頻器117除至較低的率。例如,5GHz訊號可被由除頻器117除至40MHz訊號(例如在除頻器117被設為以125比1之頻率比率來操作時)。除頻器117可被數位地調整,並具有增加或減少每一週期的5GHz訊號計數的專門能力。一般而言,習知的非整數式(fractional-N)除頻器提供兩種除頻器比率:N與N+1。相對的,在發送器100中,除頻器117提供三種除頻器比率:N-1、N、與N+1。因此,若除頻器117被設為由125比1的頻率比率來操作,則除頻器117 可被選擇性控制為由126比1的頻率比率、124比1的頻率比率、或維持固定為125比1的頻率比率來操作。允許由除頻器117對額定值增加或減少計數,以及單純地由除頻器117計數至額定值,提供了控制相位DAC的受限動態範圍的優雅方式。

在PLL中,除頻器117輸出的下除訊號進入相位數位類比轉換器(DAC)119,DAC 119基於數位輸入訊號來延遲訊號。相位DAC 119可作為可數位調整式延遲器,相位DAC 119將在相位DAC 119輸入處接收到的時序訊號延遲一延遲量,並輸出經延遲的訊號,此延遲量係根據數位控制訊號而選定。在一個範例中,對於VCO頻率,相位DAC 119具有360度的全尺度範圍(full scale range),使得相位DAC 119可將輸入訊號延遲至一個VCO頻率週期。相位DAC 119可具有2度之解析度,使得一個VCO頻率週期在360度中被除以2度之解析度。在一個範例中,對於VCO 109輸出的5GHz RF訊號,相位DAC 119可因此包含180個數位控制式延遲單元,這些延遲單元一起提供上至200微微秒(ps)的延遲全尺度(亦即5GHz訊號的一個週期),且每一單元提供200/(360/2)=1.1ps之解析度(稍微小於8位元)。相位DAC 119的解析度可由誤差向量幅度(error vector magnitude;EVM)規格、頻譜遮罩需求、以及PLL濾波頻寬來設定。因為相位DAC 119對於除頻器117所輸出之具有下除頻率的訊號操作,相位DAC 119僅需操作在下除頻率(例如在本範例中為40MHz)。因此,相位DAC 119在下除頻率訊號邊緣之 間具有時間(例如在40MHz訊號的情況中約為25ns),以在下除頻率訊號的上升邊緣(或下降邊緣)之間改變相位DAC 119的延遲元件的數位設定。因為在本範例中,邊緣轉變速率少於原始RF訊號的邊緣轉變速率的百分之一,在PLL回授迴路中的此位置處包含相位DAC 119所增加的功率消耗係可忽略,因為相位DAC 119係操作在相對低的速率下(相較於VCO 109或發送器100所輸出之RF訊號的速率/頻率)。

相位DAC 119輸出的訊號,係用於透過PLL回授迴路控制VCO 109。詳言之,相位DAC 119輸出的經延遲訊號(亦即經下除並調整相位的訊號)被提供至相位偵測器(phase detector;PD)105或相位頻率偵測器(phase-frequency detector;PFD)的輸入。PD 105(或PFD)在PD 105(或PFD)的其他輸入處接收參考時脈訊號,例如由具有低相位雜訊與高頻率精確度的參考時脈103或石英晶體所導出的訊號。PD 105輸出的相位誤差訊號,被基於PD 105接收的訊號之間的差異來計算,並被提供至電荷幫浦(charge pump;CP)107。CP 107提供對於相位誤差訊號的低通濾波(low pass filtering;LPF),並將控制訊號提供至耦接於CP 107輸出的VCO 109。

在第1圖的發送器100中,PD 105、CP/LPF 107、VCO 109、除頻器117、以及相位DAC 119,形成頻率合成器的部分,此頻率合成器從VCO 109的輸出處輸出具有所需相位軌道的射頻訊號。頻率合成器可被使用在如第1圖所示的發送器100中,或可被使用在其他電路或裝置中,諸如接收 器、取樣電路與時脈電路、或類似者。

參考時脈訊號(由參考時脈103輸出)的頻率,設定PLL的取樣週期。使參考時脈(且因此使PLL迴路)以高頻率(例如40MHz)運作,允許4MHz位準或更多的閉迴路PLL頻寬。快速的PLL頻寬,允許晶片調變速率為2-4MHz(例如訊號頻寬可約為1-2MHz)且甚至上至8MHz(例如使用約4MHz的訊號頻寬)。在所需的相位軌道頻寬接近PLL頻寬時,固有的PLL濾波將對所需的相位軌道濾波。為了補償此效應,可預先加強所需的相位軌道,以抵銷受限的(但可知的)PLL頻寬的效應。在一些範例中,相位軌道轉變亦可在時間上提前,以補償PLL延遲(例如群組延遲)。或者,可加入前饋(feed-forward)控制以直接控制VCO,以補償PLL低通濾波。快速PLL取樣速率的額外優點,為能夠極大地減少相位雜訊的能力,對於不使用電感器來實現的VCO(例如環形振盪器VCO)而言此可為特別有用的,因為PLL頻寬內的VCO相位雜訊被衰減。

PD 105的輸出為用於控制CP 107作業的一組數位控制線。CP的輸出在應用至VCO 109之前受到低通濾波(low pass filtered;LPF)。在一些具體實施例中,併入濾波器以作為CP的積分部分。濾波器可包含積分項以濾除直流(DC)相位誤差。濾波器亦可具有超前(lead)網路或滯後(lag)網路或比例性回授項,以提供穩定性。PLL的頻寬設定相位軌道追蹤迴路的頻寬。慢速的回應(亦即低PLL頻寬)將提供不良的相位追蹤,而非常快速的回應(亦即高PLL頻寬) 將不足以對相位DAC量化誤差、參考時脈突波(spur)、以及電荷幫浦短時脈衝波干擾(glitch)濾波。可使用粗略頻率範圍校正以將VCO頻率設為接近通道中心頻率(例如VCO輸出的訊號頻率),以使PLL中的VCO不需要過度的調諧範圍。

為了精確地控制VCO 109的相位,發送器100在PLL 109的回授返迴路控制作業中包含除頻器117與相位DAC 119兩者。然而,相位DAC 119經受相位摺疊(phase wrapping):若RF輸出訊號中需要的相位超過相位DAC的全範圍(例如超過360度相位,在上面詳細說明的說明性範例中可對應於VCO輸出訊號的一個週期、一個8位元範圍、及(或)200ps範圍),則相位DAC 119可達到相位DAC 119範圍的末端(且在一些範例中可溢出(overflow))。然而,為了調變VCO 109輸出的RF訊號,可需要多於360度的相位。例如,為了調變具有在序列中的重複1s或0s的數位訊號(例如在最小位移鍵控法(minimum-shift keying;MSK)中),可需要將多於360度的相位加至訊號的能力。

為了處理相位摺疊,發送器100提供細片至相位(chip-to-phase)轉換器121,以同步控制除頻器117與相位DAC 119兩者的作業。細片至相位轉換器121接收資料訊號(例如一序列的數位位元),並控制除頻器117與相位DAC 119以將資料訊號包含的資訊編碼成RF訊號的相位。在一些具體實施例中,細片至相位轉換器包含時脈輸入,時脈輸入可接收從參考時脈103或從VCO 109輸出產生的訊號,以提 供用於控制除頻器117與相位DAC 119的同步訊號。因此,細片至相位轉換器121使用除頻器117的三種除頻比率(N-1、N、N+1)來處理相位摺疊,此將於下面詳細說明。

一般而言,細片至相位轉換器121作為數位訊號轉換器,以提供相位控制訊號至相位DAC 119,相位控制訊號編碼包含在所接收數位訊號中的資訊。相應的,相位DAC 119基於所接收的相位控制訊號,數位地控制相位DAC 119引入下除訊號的延遲/相位。此外,細片至相位轉換器121監測相位控制訊號,以判定相位是否延伸至(或超過)相位DAC 119的全範圍(例如在上面的範例中延伸至(或超過)360度相位)。若細片至相位轉換器121判定相位控制訊號已達到(或超過)相位全範圍(例如相位控制訊號已達到相位DAC 119的提供的相位/延遲全範圍的上/最大臨限限制或下/最低臨限限制),則轉換器121調整相位DAC 119與除頻器117兩者。細片至相位轉換器121從而控制VCO 119輸出的RF訊號的相位,以藉由調整相位DAC 119與除頻器117的相位與計數,將所接收的數位訊號編碼成RF訊號的相位。

若相位延伸至相位DAC可引入的相位/延遲的全範圍(例如360度相位),且需要額外的相位/延遲,則轉換器121加入一個計數(N+1)至除頻器117,並從提供至相位DAC 119的相位訊號減去一個相位週期(或者控制相位DAC 119以使相位DAC引入的相位/延遲減少VCO輸出訊號的一個週期)。藉由加入一個計數至除頻器117,除頻器117的輸出訊號變得較慢,因為輸出訊號的週期延伸了一個VCO輸出訊號 週期(例如,VCO 109輸出的RF訊號頻率被除以126而非125,產生週期為25.2ns而非25ns的除頻訊號)。再者,藉由使相位DAC引入的相位/延遲減少一個VCO輸出訊號週期(例如200ps),將一個計數加入除頻器117的效應被中和或零化(zeroed out),而相位DAC 119可提供的相位/延遲的全範圍被回復。

相反的,若相位延伸至0度(例如需要較少的相位),則轉換器121從除頻器117減量或減去一個計數(N-1),並將一個相位週期加入提供至DAC 119的相位訊號(或者控制相位DAC 119以將相位DAC引入的相位/延遲增加一個VCO輸出訊號週期)。藉由將除頻器117減去一個計數,除頻器117的輸出訊號變得較快,因為輸出訊號的週期減少了一個VCO輸出訊號週期(例如,VCO 109輸出的RF訊號頻率被除以124而非125,產生週期為24.8ns而非25ns的除頻訊號)。再者,藉由使相位DAC引入的相位/延遲增加一個VCO輸出訊號週期(例如200ps),將除頻器117減去一個計數的效應被中和或零化,而相位DAC 119可提供的相位/延遲的全範圍被回復。

在各種具體實施例中,細片至相位轉換器121對於相位DAC 119與除頻器117的控制與協調,選定要對除頻器117加入或減去一計數,而讓用於調整除頻器117的臨限位於(或逼近)相位DAC 119的最大輸出值或最小輸出值;在接近相位DAC範圍中心的臨限值處適當地加入或減去計數;臨限發生在每個週期間的固定相位DAC值處;臨限發生在每個 週期間的變化的(但可知的)相位DAC值處(例如作為動態元件匹配方案的部分);相位DAC具有多於360度(例如720度);及(或)回應於交越臨限而加入或減去多於一個脈衝。在動態元件匹配方案的範例中,相位DAC可具有540度的範圍,而除頻器計數調整的臨限被抖動(dither)於360度與540度之間。

因此,若相位延伸超過360度的全尺度,則轉換器121、相位DAC 119、與除頻器117操作以將一個計數加入除頻器117,而剩餘部分(相位減360度)可用於相位DAC 119的進一步的相位調整。相反的,可藉由從除頻器117減去一計數並重設相位DAC值(相位加360度)來實現負相位(低於零度)。轉換器121、相位DAC 119、與除頻器117從而允許VCO 109無縫地追蹤任意相位軌道。一般而言,在除頻器117中加入與減去計數(+/-一計數),僅發生在相位摺疊轉變期間內,因為相位為頻率的積分:在隨後的循環中相位持續受到先前循環中調整計數的影響。

細片至相位轉換器121將數位訊號的資料細片轉換成相位軌道。在一些具體實施例中,在各別的方塊中執行相位軌道計算,相位軌道計算的輸出被耦接至轉換器121,轉換器121在此情況中僅負責控制除頻器117與相位DAC 119,以使相位追蹤細片至相位轉換器121所接收的數位輸入訊號。對於單純的調變類型,每一細片可被映射至一序列的相位DAC設定。例如,OQPSK或FSK訊號可被映射至遞增的相位變化(對於邏輯狀態「1」)與遞減的相位變化(對於邏 輯狀態「0」)。更複雜的調變(例如Bluetooth GFSK)或減少的通道頻寬OQPSK,可具有包含細片狀態歷史的相位調變:例如,基於細片對(諸如00、01、10、11)的相位軌道。在其他情況中,軌道可不為片段的(piecewise),而可由數位處理導出經濾波軌道(例如經數位濾波的軌道)。

發送器100與轉換器121不限於將資料細片編碼成相位軌道的任何特定的編碼,而亦可使用除了本文所說明者以外的調變格式來進行編碼。較佳地,數位資料至均等相位的轉換係完成於高速率,以用於較快速的調變方案。產生相位軌道的另一作法,可涉及具有對於儲存在記憶體中之相位點的慢速取樣速率,而隨後具有對控制迴路線性地產生快速取樣的快速硬體內插器。

上面對於發送器100的說明,係聚焦在中心頻率為參考頻率的整數倍的範例。因此,除頻器117將VCO訊號除以整數。然而在一些發送器100中,RF訊號可需要被除以非整數或分數。在此種情況中,可使用非整數或分數的PLL除數。作為範例,雙倍頻(例如以通道中心頻率的兩倍運行)IEEE 802.15.4 VCO需要(2.405GHz * 2)/40MHz=120.25的時脈分隔(clock division)。為了提供此時脈分隔,細片至相位轉換器121可控制除頻器117以將RF訊號頻率除以120,並控制相位DAC 119以在每一下除訊號邊緣處(接收自除頻器117)將延遲增加1/4週期(或90度)。因此,藉由使用可在0度與360度之間分段調整的相位DAC 119,可藉由使用轉換器121、相位DAC 119、與除頻器117實施分數除頻, 以達成IEEE 802.15.4與Bluetooth所需的中心頻率。更一般而言,使用此種部分計數方法(例如1/8、1/9、1/55之計數),可達成幾乎為任意的通道中心頻率。可使用除頻器比率的抖動,以達到更精密的通道間隔解析度。

第1圖圖示的發送器100為併入任意相位控制的發送器的一個範例。第2圖至第4圖呈現此種發送器的進一步範例。

第2圖圖示用於提供任意相位控制的替代性發送器架構。第2圖的發送器200大體類似於第1圖的發送器100,除了相位DAC 219在發送器內的位置以外。儘管發送器100的相位DAC 119放置在除頻器117與PD 105之間的PLL回授路徑中,但發送器200的相位DAC 219係耦接於參考時脈103與PD 105之間的路徑中-使得時脈103輸出的參考時脈訊號被相位DAC 219延遲,且經延遲的時脈訊號被提供至PD 105。相位DAC 219的作業大體類似於發送器100的相位DAC 119,且相位DAC 219由上面說明的方式與除頻器117合作而受控制。再者,發送器200的其餘部件的作業大體類似於發送器100的對應部件,並可參照對於發送器100的說明以獲得進一步的細節。

第3圖圖示用於提供任意相位控制的另一發送器架構。第3圖的發送器300大體類似於第1圖的發送器100,除了使用細片至相位變化量(delta phase)轉換器331與數位累加器333代替發送器100的細片至相位轉換器121以外。細片至相位變化量轉換器331將數位訊號轉換成指示相位改變 (例如相位的增加或減少)或訊號週期改變(例如訊號週期的增加或減少)的訊號,需要此訊號以在RF訊號中編碼數位訊號。細片至相位變化量轉換器331因此對每一參考時脈取樣產生相位變化量訊號(例如指示所需要的角度/相位或延遲的改變),而非產生指示絕對相位的訊號。在一些具體實施例中,細片至相位變化量轉換器331包含對所需相位操作的微分器。

數位累加器333從轉換器331接收相位改變資訊(亦即相位變化量訊號包含的資訊),並累加相位改變資訊。累加器333為有限寬度的有號加法器,並提供必要的相位摺疊。詳言之,累加器333被設為具有預定的累加器暫存器容量或臨限,累加器暫存器容量或臨限等於或小於相位DAC 119的最大範圍。累加器暫存器值被提供至相位DAC 119,並指示相位DAC 119應提供的相位量。再者,累加器333輸出提供至除頻器117的有號溢出訊號。因此,在相位超過累加器的容量時(例如累加器溢出),累加器的有號溢出訊號使除頻器117增量1(+1)。另一方面,在相位降至累加器的最小值時(零)(下溢(underflow)),累加器333的有號溢出訊號將使除頻器117減量1(-1)。在所有情況中,累加器的當前計數(儲存在累加器暫存器中)被提供至相位DAC 119,以控制相位DAC 119加入的訊號延遲。累加器的當前計數被回應於溢出或下溢而自動調整,藉由以控制除頻器117增量1或減量1來減去或加入一個相位週期。

因此,藉由設定累加器333翻覆(rollover)臨限為 對應於所達到的相位DAC 119最大相位值,相位摺疊(包含重複的相位摺疊)被無縫地處理。累加器333的翻覆臨限可為二進位最大值(例如對於8位元為255),或可被設為較低的值(例如180、200、或250)。使用低於相位DAC實際全尺度的最大相位DAC值,對於溫度偏移與製程偏移提供了額外的數位調諧範圍。此外,相位DAC可具有大於360度的調諧範圍(例如540度),而累加器臨限可抖動(例如360至540度)以提供動態元件匹配。

第4圖圖示用於提供任意相位控制的另一發送器架構。第4圖的發送器400大體類似於第1圖的發送器100,並實施上面說明之關於發送器200與發送器300的改變兩者。因此,在發送器400中,相位DAC 219被連接於參考時脈103與PD 105之間的路徑中。再者,發送器100的細片至相位轉換器121,被由上面對於發送器300所說明的細片至相位變異量轉換器331與累加器333替換。累加器333控制除頻器117與相位DAC 219的作業。

第5圖圖示用於提供任意相位控制的另一發送器架構。第5圖的發送器500大體類似於第1圖的發送器100,但包含兩個個別的相位DAC:第一相位DAC 519與第二相位DAC 520,第一相位DAC 519耦接於回授迴路中(類似於發送器100的相位DAC 119),第二相位DAC 520耦接於參考路徑中(類似於發送器200的相位DAC 219)。藉由包含兩個個別的相位DAC,發送器200可更有效率地抵銷發生在發送器中的偶數階非線性度(even-order nonlinearity)。在發送 器500中,來自第一相位DAC 519與第二相位DAC 520的總和相位位移係等於每一相位DAC獨立插入的相位之間的差異。細片至相位轉換器521輸出兩個個別的相位訊號Phase1與Phase2,以個別控制每一相位DAC 519與520所引入的相位。

在一些具體實施例中,使用額外的控制訊號以切換相位DAC 519與相位DAC 520的輸入與輸出的連接性,使得誤差被等效地斬波穩定除去(chopper-stabilized out),或達到動態元件匹配效果。

第6圖圖示大體類似於第1圖發送器100的發送器600,第6圖並額外地包含連接在VCO 109輸出與除頻器111輸入之間的前饋相位DAC 625(在未使用可選除頻器111的具體實施例中,前饋相位DAC 625位於VCO 109輸出與功率放大器113輸入之間)。前饋相位DAC 625在前饋相位DAC 625輸入處接收PD 105輸出的訊號,並基於前饋相位DAC 625輸入處的訊號調整VCO 109輸出的RF訊號的相位。前饋相位DAC 625被連接在PLL迴路外側,並從而提供前饋路徑以在由PA 113放大之前調整VCO 109輸出的RF訊號的相位。可使用前饋路徑以衰減高頻處的相位雜訊與相位軌道追蹤誤差。例如,PD 105輸出的誤差訊號被前饋至經校正的前饋相位DAC 625。此前饋迴路可達到高出PLL頻寬許多的頻寬,因為此前饋迴路位於回授迴路之外,且因此增加前饋頻寬不會在PLL中產生不穩定性。前饋相位DAC 625可具有小範圍(例如小於相位DAC 119的範圍),因為前饋相位DAC 625 僅用於精密調諧誤差。

第7圖與第8圖圖示用於發送器100-600的VCO 109與相位DAC(例如相位DAC 119、219、519、520、及(或)625)中的說明性電路架構。可使用許多不同的架構來實現VCO與相位DAC兩者,包含第7圖與第8圖圖示的架構,以及不同於第7圖與第8圖所圖示者的架構。

如第7圖圖示,VCO 709包含第一電流源701,第一電流源701提供供應電流至環形振盪器,環形振盪器包含在閉迴路中串聯耦接的複數個反相器703a-703c。在第7圖圖示的範例中,三個反相器703a-703c被串聯耦接以形成環形振盪器。在一些具體實施例中,使用差動反相電路以代替單端反相器;在其他具體實施例中,使用偶數個級。反相器之一者(例如703c)的輸出處的訊號,被作為VCO 709的輸出訊號。VCO 709進一步包含與第一電流源701串聯耦接的第二電流源705。第二電流源705汲取可調整的可變電流,可基於第二電流源705接收到的電流控制訊號,來可調整地決定由第二電流源705汲取的電流。在第1圖至第6圖圖示的發送器電路100-600之每一者中,基於在VCO 109輸入節點處接收到的電流控制訊號,來可調整地決定第二電流源705汲取的電流。第二電流源705與第一電流源701串聯耦接,並汲取第一電流源701輸出電流的一部分。第一電流源701輸出的其餘電流(亦即第一電流源701輸出的未被第二電流源705汲取的電流),被提供以供應反相器703a-703c。再者,反相器703a-703c的速度與切換延遲係基於提供至反相器 703a-703c的供應電流而改變,而傳遞通過振盪器環的訊號的振盪頻率對應地基於提供至反相器703a-703c的供應電流而改變。因此,振盪器環與VCO 709的振盪頻率,可由提供至反相器703a-703c的供應電流來可調整地決定,並係基於第二電流源705所接收的電流控制訊號。

電流源701可具有高輸出阻抗與良好的電源供應漣波拒斥(power-supply ripple rejection)。電流源701饋至環形振盪器,並設定VCO 709的近似的中心通道頻率。額外的電壓控制電流源705所汲取的電流的振幅,一般而言比電流源701的電流振幅小得多,且因此額外的電流源705可用於經由電流控制而進行PLL迴路調諧。在第7圖的說明性電路中,VCO 709為電流控制VCO。電流控制VCO相對於電壓供應控制VCO的優點,包含了較低的頻率/電壓增益、自然的電源供應拒斥、以及對於多個控制輸入的單純加總(例如粗略頻率調整、積分控制、以及比例性控制)。

或者,對於VCO 709,可使用電壓控制VCO或其他架構。例如,可使用經結合的電感器與電容器(LC)振盪器來實現VCO 709,電感器與電容器(LC)振盪器花費大電感器晶粒面積、高電流、與對磁場的敏感性,來提供良好的穩定性、電源拒斥、與低相位雜訊。隨著裝置尺寸縮小,電感器晶粒面積成為總體晶粒成本的較大部分,而在一些應用中太過昂貴而無法被接受。再者,大電感器可與接合線(bond wire)、其他電感器、或外部電路系統(日光燈、直流對直流(DC-DC)轉換器)感應耦接,而產生增加的雜訊、局部振 盪器(LO)饋通(feed-through)、與損壞的頻譜。因此,如第7圖圖示使用環形振盪器的替代作法可為較佳的。環形振盪器需要少得多的晶粒面積、消耗較少功率、並展現了少得多的電感性耦接。環形振盪器的缺點,包含高得多的相位雜訊,因為等效振盪品質因數Q為低的,以及較低的電源供應拒斥(由於供應高頻敏感性)。然而,第1圖的發送器100解決了VCO 109中的相位雜訊,因為用於相位追蹤的快速PLL取樣迴路亦使相位雜訊衰減。

第8圖與第9圖圖示可作為發送器100-600之任意者中的相位DAC的範例相位DAC。使用具有較精密線的互補式金氧半場效電晶體(CMOS)製程尺寸,可使用數種技術實現相位DAC。除了其他方法以外,可使用(a)變容器、(b)金氧半場效電晶體(MOS)閘、(c)MOS三極體電阻器、或(d)電流飢渴(current starving)來延遲訊號。

第8圖圖示基於MOS閘方法來操作的相位DAC 819的範例。相位DAC 819包含串聯耦接的兩個反相器801與803。相位DAC 819的輸入耦接至反相器801的輸入,而相位DAC 819的輸出耦接至反相器803的輸出。連接反相器801輸出與反相器803輸入的線,係由複數個電容器加載。在第8圖中,使用MOS電晶體805a-805c的閘極終端來形成電容器。

每一MOS電容器/電晶體805a-805c可各自被定址,並由相位DAC數位控制訊號的位元啟動。在MOS電容器/電晶體805a-805c被停用時(例如,相位DAC數位控制訊號的對應位元為低或「0」),MOS電容器/電晶體805a-805c在 反相器801輸出上產生電容性負載,而減慢反相器801的切換。相反的,在MOS電容器/電晶體805a-805c被啟動時(例如,相位DAC數位控制訊號的對應位元為高或「1」),MOS電容器/電晶體805a-805c的電容性負載被最小化,且反相器801因此能夠更快速地切換狀態。相應的,反相器803輸出處的訊號的切換,係取決於反相器的輸入達到預定臨限-且因此取決於反相器801的輸出達到預定臨限。藉由選擇性地啟動不同的MOS電容器/電晶體805a-805c組合,可改變達到預定臨限所需的時間。因此,可改變相位DAC 819的輸入-輸出延遲。

一般而言,MOS電容器/電晶體805a-805c具有不同尺寸,以延伸相位DAC 819可提供的延遲範圍。大MOS電容器/電晶體805a-805c將在反相器801輸出上提供大電容性負載,且因此將提供較長的延遲;相反的,較小的MOS電容器/電晶體805a-805c將提供較小的電容性負載與較短的延遲。在一個範例中,MOS電容器/電晶體805a-805c為二元權重式(binary weighted),使得MOS電容器/電晶體805b具有的電容值為MOS電容器/電晶體805a電容值的兩倍(例如,尺寸為兩倍),而MOS電容器/電晶體805c的電容值/尺寸為MOS電容器/電晶體805a的四倍。使用n個二元權重式MOS電容器/電晶體,可選擇2n種不同的可數位調整式延遲值。儘管相位DAC 819被說明性地圖示為具有三個MOS電容器/電晶體805a-805c,但可包含較少或較多的MOS電容器/電晶體,以延伸相位DAC 819的範圍(即(或)解析度)。例如, 可加入較小的MOS電容器/電晶體(例如,尺寸為MOS電容器/電晶體805a的1/2、1/4...)以提升相位DAC 819的解析度,同時可加入較大的MOS電容器/電晶體(例如,尺寸為MOS電容器/電晶體805a的8倍、16倍...)以提升相位DAC 819可提供的延遲範圍。

相位DAC 819的反相器801係由電流源807a與807b供電。一般而言,電流源807a與807b分別輸出與汲取相同振幅的電流。在第8圖圖示的具體實施例中,電流源807a與807b為可調整式電流源,並可輸出具有可調整式可變振幅的電流。電流源807a與807b提供的電流的振幅,可用以藉由使相位DAC 819電流飢渴,以改變相位DAC 819提供的延遲。例如,藉由提升電流源807a與807b提供的電流,反相器801可更快速地切換狀態,而相位DAC 819提供的延遲將為較短。相反的,藉由降低電流源807a與807b提供的電流,反相器801將更慢地切換狀態,而相位DAC 819提供的延遲將為較長。因此,可調整電流源807a與807b以改變相位DAC 819的範圍(及(或)解析度)。此外,可調整電流源807a與807b以調整相位DAC 819提供的延遲(例如相位DAC 819提供的延遲全範圍,諸如在所有MOS電容器/電晶體啟動時相位DAC 819提供的最大延遲)。詳言之,可調整電流源807a與807b以調整相位DAC 819提供的延遲,以將相位DAC 819的延遲全範圍設為精確地對應於一個RF訊號週期。對於此種調整的更多細節將於下面提供。

第9圖圖示基於MOS閘方法操作的相位DAC 919 的替代性範例。相位DAC 919大體類似於相位DAC 819,但包含三個不同的反相器901a-901c以代替單一輸入反相器801。可由控制訊號Trim0、Trim1、與Trim2各自啟動反相器901a-901c。詳言之,可各自啟動反相器901a-901c以改變相位DAC 919提供的延遲。例如,藉由啟動更多樣(及(或)更快/更大的)反相器901a-901c,反相器可聯合而更快速地切換狀態,而相位DAC 919提供的延遲將為較短。相反的,藉由啟動較少的(及(或)較慢/較小的)反相器901a-901c,反相器將聯合更慢地切換狀態,而相位DAC 919提供的延遲將為較長。因此,反相器901a-901c的選擇性啟動,可用於改變相位DAC 919的範圍(及(或)解析度)。此外,反相器901a-901c的選擇性啟動,可用於調整相位DAC 919所提供的延遲全範圍。詳言之,可選擇性地啟動反相器901a-901c以調整相位DAC 919提供的延遲,以將相位DAC 919的延遲全範圍設為精確地對應於一個RF訊號週期。對於此種調整的更多細節將於下面提供。

儘管第9圖圖示使用並聯耦接的三個反相器901a-901c,但可根據上面說明的選擇性啟動方法並聯耦接並使用較多(或較少)的反相器。再者,反相器901a-901c可經設計以具有經選擇以進一步延伸相位DAC 919的範圍及(或)解析度的尺寸、容量、及(或)速度。在一個範例中,反相器901a-901c為二元權重式,使得反相器901b的尺寸、速度、或容量為反相器901a的兩倍,而反相器901c的尺寸、速度、或容量為反相器901a的四倍。使用n個二元權重式反相器, 可藉由選擇性啟動不同的n個反相器之組合,來對相位DAC 919選擇不同的可數位調整式延遲值。

在相位DAC 819與919兩者中,可藉由使用具有不同尺寸的數個驅動反相器,來完成對於製程與溫度變異的校正修整(calibration trim)。一種全然不同的相位DAC架構使用反相器鏈以延遲訊號,以及多工器(MUX)以選擇要使用哪個延遲輸出。一般而言,相位DAC被設計為線性,雖然相位軌道數位輸入可如上面所說明般校正非線性度。第8圖與第9圖圖示的設計的優點,包含在40MHz迴路取樣速率下非常低的電流消耗、高的可能解析度、以及適當的電源供應拒斥。在一些具體實施例中,相位DAC為二元權重式、溫度計編碼式、或由這些相位DAC的多個複製品串聯串接以提升調協範圍而建置成。電晶體的縮小,允許較快速的鎖相迴路更新速率與1-2微微秒解析度之相位DAC,而不降低功率效率。

一般而言,相位DAC的全尺度範圍(例如對於VCO輸出頻率的360度)可經校正以確實對應於VCO 109輸出的RF訊號的一個週期。若全尺度範圍未精確地對應於RF訊號的一個週期,則在相位摺疊期間內可發生相位短時脈衝波干擾(phase glitch),相位短時脈衝波干擾可衝擊頻譜遮罩。然而,若相位DAC 119被精確地校正,則將相位DAC 119切換於0度與360度相位之間,係相同於將除頻器117對於一個週期在N個計數與N+1個計數之間切換。因此,對於一個參考週期將除頻器117設為N並將相位DAC 119設為360 度,隨後並對於下一個參考週期將除頻器計數設為N+1並將相位DAC 119設為0度,將不會改變PLL迴路延遲或VCO頻率。

相反的,若相位DAC 119的尺度因數過高,則將除頻器117設為N及將相位DAC 119設為360度所提供的延遲,會比將除頻器117設為N+1及將相位DAC 119設為0度的延遲要長。在此種情形中,PLL迴路可在較長延遲與較短延遲之間切換,隨著兩種情況交替。類似的,若相位DAC 119的尺度因數過低,則PLL迴路將在短延遲與長延遲之間交替,但相對於相位DAC尺度因數過高的情形而言具有相反的極性。交替誤差亦可由使相位在一個方向中連續變化而產生(例如連續提升相位或連續降低相位,此係均等於對於通道中心的頻率偏差)。每次相位摺疊,若相位DAC 119的全尺度範圍未精確對應於VCO 109輸出的RF訊號的一個週期,則可存在重複的相位短時脈衝波干擾。

可使用各種作法偵測其中發生了如上面說明的交替誤差的情形。一種作法為使用外部RF分析器將VCO輸出解調變,從而提供頻率或相位。兩個除頻器/DAC之間情形的交替,可產生小的頻率或相位攪亂。相位DAC尺度因數可經調整,直到這些攪亂被最小化為止(如由外部設備所測量)。或者,相對於使用外部設備,可使用晶片上的內建測試電路來偵測交替誤差並修整相位DAC的全尺度範圍。一種將交替延遲誤差轉譯為控制電壓的方法,包含使用來自已經存在PLL迴路中的PD 105的輸出訊號,以驅動額外的電荷幫浦(未圖 示)。若對於額外電荷幫浦的輸入被與除頻器計數交替同步斬波,則高的相位DAC尺度因數將驅動電荷幫浦電壓為高,而低的相位DAC尺度因數將驅動電荷幫浦電壓為低。此電荷幫浦輸出電壓可用於控制迴路中,以調整相位DAC 119的全尺度範圍。亦可使用額外的相位偵測器(PD)或乘法器,以感測交替的延遲誤差,而非使用PLL迴路的PD 105。

上面說明的相位DAC修整方法,可取決於電荷幫浦與PD的操作特性,因為電荷幫浦與PD之間的失配與偏差可產生誤差。替代性的作法使用正回授與PLL電路系統以避免失配誤差。在此作法中,首先允許PLL使用除頻器N與相位DAC 360度設定而鎖定。接著,將PLL迴路極性切換至正回授(例如,連接至相位DAC 119的PD 105的輸入的極性,被從反相輸入改變成非反相輸入)。在PLL迴路極性切換後,對於一個週期將除頻器117切換至N+1並將相位DAC 119切換至0度。接著,將除頻器117與相位DAC 119切換回,以分別除以N與0度。若尺度因數誤差存在且產生正電荷注入(charge injection),則正回授將驅動迴路為高。相反的,若尺度因數誤差存在並為相反極性,則將產生負電荷注入而迴路將移至低。隨後,可根據電荷注入的極性來修整相位DAC 119的全尺度,以達到零電荷注入位準(或少於一臨限的電荷注入),回應於迴路極性中的切換。

另一作法包含監測在正常作業期間內PLL產生的VCO控制電壓(亦即監測VCO輸入節點處的電壓)。在如上面所說明在兩個情況之間(N/360度與N+1/0度)發生切換 時,短時脈衝波干擾一般地發生於控制電壓上且可被觀察到。用於監測VCO輸入控制電壓的電路系統可偵測短時脈衝波干擾。電壓改變很小,因此可需要細心地進行偏差零化、斬波、平均化、及(或)積分來偵測誤差。任何相位摺疊亦可產生可由此技術測量的短時脈衝波干擾。

另一不同的作法,包含直接校正相位DAC。首先,使用切換器以將相位DAC 119與PLL除頻器117斷接,並將相位DAC 119連接至VCO訊號的經緩衝版本。使用切換器以藉由產生訊號短路,以除頻器117輸出及PD 105輸入之間的直接連結代替相位DAC 119,而關閉PLL迴路。接著,在相位DAC 119的輸入與輸出之間跨接放置相位偵測器(PD)。相位DAC輸入與PD的一側為經緩衝VCO訊號。相位DAC輸出與第二相位偵測器輸入為相位延遲VCO訊號。若相位DAC尺度因數精確地等於一個VCO週期,則輸入與輸出訊號將會一致(相位DAC具有實際的一個週期延遲)。任何差異可由調整相位DAC尺度來修整,直到相位偵測器輸入一致為止。若裝置匹配為適當的,則可使用相位DAC複製品而非將相位DAC 119與PLL迴路斷接。

在又另一範例中,可使用具有共同參考頻率的兩個PLL完成對於相位DAC轉換函數的測量(例如使輸入數位訊號的數位位元相關於VCO輸出訊號的相位延遲的轉換函數)。要特性化的相位DAC被放置在第一迴路中。第二迴路以整數除法比率運作(且若第二迴路具有相位DAC,則以固定相位DAC設定運作),例如除數為N,而相位DAC延遲 設為固定且設為0。第二迴路從而提供固定的參考頻率F1。要特性化的迴路(亦即第一迴路),被放置在相同的配置中。因為PLL兩者皆具有相同的參考頻率且被相同地配置,PLL兩者的輸出應展現相同的相位。然而實際上,迴路之間的靜態偏差與相位雜訊將使第一迴路與第二迴路的相位偏離彼此。例如,可由將來自第一迴路VCO的經緩衝輸出訊號乘上來自第二迴路VCO的經緩衝輸出訊號,來測量此相位偏離。此乘法作業的輸出的輸出值將根據兩個PLL輸出的相對相位而改變。測量可為數位或類比,或數位與類比之結合者(例如類比乘法與隨後的ADC與數位處理;純數位測量可藉由使用正反器(或其他量化器)使一個輸出取樣另一個輸出來操作;可加入相位雜訊以白化(whiten)所取樣的輸出,以允許在取樣器之後使用數位濾波器來濾除量化雜訊)。乘法器輸出可被測量,且從而得出第一測量值cal_Phase1。接著,將第一迴路的相位DAC增量一單一計數。乘法器輸出的差異,由相對相位改變所影響的量而改變;配置等效為具有變化相位的同步解調變。再次測量乘法器輸出,而產生cal_Phase2。兩個測量值cal_Phase1與cal_Phase2之間的差異(以及與此等測量值類似的其他測量值),呈現了用於高解析度測量相位DAC輸入改變對於延遲輸出之效應的手段,等效地將相位協作系統轉換成在第二參考迴路提供之相位軌道處的旋轉基礎功能。在替代性具體實施例中,第一迴路可用於校正第二迴路的相位DAC。

可在數位域或類比域中調整相位DAC尺度因數。可 數位地改變相位DAC尺度或溢出設定點,直到誤差接近零。或者,可藉由將數位輸入相位字詞映射至要補償的對應DAC控制字詞,來數位地調整相位DAC尺度因數。相對於數位調整,可調整相位DAC類比尺度因數以從而保持相同的數位範圍。可藉由在類比域中調協訊號,來調整相位DAC尺度因數(例如調整電壓或電流,造成第8圖或第9圖圖示的反相器的驅動強度改變)。相位DAC非線性度(例如差動非線性度(differential nonlinearity;DNL)與積分非線性度(integral nonlinearity;INL)亦可在類比與數位域兩者中被補償。例如,可藉由調整數位輸入相位字詞與DAC控制自詞之間的映射,來數位地補償非線性度。

關於修整相位DAC非線性度,可採取數種作法以改良相位DAC 119的線性度。若相位DAC 119包含重複元件(例如複數個串聯耦接的均等的延遲元件),則可藉由均等化每一元件所造成的相位偏移來完成非線性度校正。例如,PLL可在交替於兩個不同相位DAC元件之間時運行,此兩個不同相位DAC元件應具有相同的相位延遲。若PD 105進行的錯誤測量為平順的或固定的,則元件均等並引入與彼此相同的相位量。若PD錯誤測量在正值與負值之間交替,則元件不均等且可被修整以改良元件之間的匹配。可由(1)斬波並對訊號濾波、(2)零化一個元件而隨後取樣另一元件、或(3)取得一個元件與另一元件之間的差異的電路,來偵測正/負交替。

第10圖至第16圖為在第1圖至第6圖的發送器上 執行的模擬圖。詳言之,第3圖的發送器300被模型化(modeled)以驗證作法並使架構與設計最佳化。模型包含VCO動態表現、PLL除頻器、迴路內相位DAC、積分/比例性控制電荷幫浦、以及由2除頻器相除的RF輸出(用於將5GHz轉換至2.5GHz)。PLL迴路的頻寬被用於設定對於相位軌道的濾波。改變的電荷幫浦電流調整PLL頻寬。所有模擬使用了7位元相位DAC以及40MHz取樣速率。相位DAC尺度為每碼360/200度。模型包含了非理想因素,包含相位雜訊、DAC尺度誤差、與電荷幫浦偏差。

三種不同的方案與輸出RF訊號被視為測量的部分:(1)在2 Mchip/sec下的標準IEEE 802.15.4 OQPSK、(2)在4 Mchip/sec下的高斯最小頻移鍵控法(Gaussian minimum shift keying;GMSK)、與(3)在1 Mchip/sec下的Bluetooth Classic。

情況一:在2 Mchip/sec下的IEEE 802.15.4 OQPSK

IEEE 802.15.4標準使用具有半弦波脈衝整形調變、且在2.405至2.48GHz之間具有十六個間隔5MHz的通道中心的OQPSK。透過數學轉換,具有半弦波脈衝整形調變的OQPSK可被轉譯成MSK,MSK為頻移鍵控法(frequency shift keying;FSK)的特別情況。調變對1使用較高頻率且對0使用較低頻率。相位為頻率對時間的積分,所以相位軌道為爬升或下降變化的序列。最單純的作法,可為使用1爬升片段與0下降片段。然而,更佳的作法為使用細片對(00、01、10、11),因為可對相位翻轉(01與10)選擇最佳的軌道整 形。

第10圖圖示,使用初始相位鎖定暫態(在0與0.1微秒之間)以及隨後的對於細片序列[0,0,0,1,0,1,0,0,0,1,1,1,1,0,0,0]的相位軌道追蹤的IEEE 802.15.4模擬結果。第10圖的測量結果被圖示為相對於理想的相位軌跡。第11圖圖示相對於理想相位軌跡的軌道追蹤的特寫。系統被最佳化以良好地追蹤軌道,但在細片決定點處的特別低的誤差,產生的誤差向量量值理想上為4%,而使用誤差模型化則為小於7%。第12圖圖示相對於功率頻譜遮罩,對於軌道為8dBm下的模擬功率頻譜。與標準OQPSK傳輸相較之下,頻譜具有較緊密的跨距與較小的波瓣,因為翻轉波峰與波谷由控制器(例如控制器的受限的頻寬)稍微平滑化。對於此模擬,控制器頻寬為2MHz。

情況二:在4 Mchip/sec下的GMSK

所提出的發送器可在較高的細片速率下調變訊號,並可提供任意位準的高斯平滑化。第13圖圖示使用4 Mchip/sec GMSK的軌道,且調變指數為0.5而BT=0.5(BT為高斯平滑化的度量)。經高斯整形的GMSK被圖示為相對於第13圖中的MSK相位。第14圖圖示在8dBm下的模擬功率頻譜。對於此模擬,控制器頻寬為2MHz。因為GMSK在頻譜上更有效率,GMSK 4 Mchip/sec訊號的通道寬度,約等於半速率IEEE 802.15.4 2 Mchip/sec的通道寬度。因此,可在相同頻寬中發送兩倍的資料速率。

情況三:在1 Mchip/sec下的Bluetooth Classic

最後的模擬範例為對於Bluetooth Classic。此為使用1 Mchip/sec、0.32調變指數、且高斯平滑化BT=0.5的GFSK。減少電荷幫浦電流以提供0.5MHz的PLL迴路頻寬,以對較慢訊號平滑化相位DAC量化誤差。慢的PLL迴路頻寬亦將平滑化任何使用抖動的DAC位準次LSB(最低有效位元)內插(例如,在高於所需訊號頻寬的速率下,經由脈衝碼調變或三角積分調變在兩個鄰接的DAC碼之間交替,以達到較精密的頻帶內訊號解析度(相較於DAC單獨提供者))。較低的PLL迴路頻寬的缺點為增加的相位雜訊,因為PLL將不會衰減太多雜訊功率。第15圖圖示Bluetooth軌道,而第16圖圖示在8dBm下的窄1MHz通道功率頻譜。

圖示於第1圖至第6圖中,並連同第1圖至第6圖來說明的發送器100-600,可例如使用第7圖至第9圖圖示的電路部件來實施。一般而言,發送器100-600將被生產為製造在積體電路基板上、並裝設在積體電路封裝中的積體電路。在一些範例中,包含發送器100-600的積體電路與封裝,將為僅包含用於實施發送器100-600之電路系統的單一目的電路。在其他範例中,包含發送器100-600的積體電路與封裝,將包含除了發送器100-600電路系統以外的電路系統,例如處理器、記憶體、附屬類比功能(諸如溫度測量)、附屬數位功能(諸如加密或加入兩個數字)。在進一步的範例中,發送器100-600之參考時脈103可為積體電路外部,時脈103產生的參考時脈訊號可作為輸入訊號被接收至實施發送器100-600其餘部分的積體電路(例如經由引線接腳或其他輸 入)。

在各種具體實施例中,本文所說明的裝置、系統、與技術,被用以合成使用在除了無線電傳輸以外的應用中的頻率。當然,本文所說明的教示內容可被寬廣地應用於任意頻率(或均等的任意相位軌道)之頻率合成的一般技術,在給定第一參考頻率之下。例如,VCO 109的輸出訊號可用以提供用於使用混頻器之RF轉換的參考頻率;VCO 109的輸出訊號可用於提供對於類比數位(analog-to-digital;ADC)或DAC取樣作業的參考頻率;VCO 109的輸出訊號可用以從第一參考頻率產生第二參考頻率;在一些具體實施例中,第二參考頻率並非整數性相關於第一參考頻率,但可需要符合標準。在一些具體實施例中,所產生的參考頻率為靜態的;一些具體實施例使用改變的或經調變的所產生參考頻率。

除非另外說明,否則本說明書(包含以下的申請專利範圍)闡述的所有測量、值、額定、位置、量值、尺寸、以及其他規格,皆為近略的而非確切的。這些測量、值、額定、位置、量值、尺寸、以及其他規格,意為具有與他們所相關之功能一致、並與他們所屬技術領域中的常用技術一致的合理範圍。

保護範圍單獨由以下的申請專利範圍所限定。此範圍意為(且應被解譯為)在根據本說明書與爾後的審查歷史來解譯時申請專利範圍所使用語言時,在與申請專利範圍所使用語言的意義一致的前提下為盡量寬廣,並包含所有結構性與功能性的均等範圍。然而,申請專利範圍皆不意為包含 無法滿足專利法之要求的發明主題,亦不應被解譯為如此。在此放棄對於此種發明主題的任何無意的包含。

除了前段所說明的之外,所說明或圖示說明的內容均不意為(亦不應被解譯為)將任何部件、步驟、特徵、物件、益處、優點、或均等內容貢獻給公眾,不論其是否記載於申請專利範圍中。

將瞭解到本文使用的用詞與表述具有通常意義,通常意義為根據此等用詞與表述在他們所對應之各別領域中查詢與研究所得的意義,除非本文已闡述了其他的特定意義。諸如第一、第二與類似者的相對性用詞,可單獨用以分辨一個個體或動作與另一個體或動作,而不必須需要或隱含任何實際的此種個體或動作之間的此種關係或順序。用詞「包含」、「包括」或這些用詞的任何其他變異,意為包覆非排他性的包含,使得包含一列元素的程序、方法、物體、或設備,並非僅包含這些元素,而可包含未明確列出或為此種程序、方法、物體、或設備所固有的其他元素。具有冠詞「一」的元素在沒有進一步的限制條件之下,並未排除存在於包含此元素之程序、方法、物體、或設備中的額外的相同元素。說明為被「耦接」的元件,可直接耦接至彼此,使得沒有其他元件被耦接於這些元件之間(除了傳導性跡線、線、或用於電氣耦接這些元件的類似者之外);或者,被耦接的元件可透過一或更多個中介元件與彼此間接耦接,使得一個元件輸出的電氣訊號在被提供至其他元件之前,被一或更多個中介元件處理。

提供【發明摘要】以允許閱讀者快速確認技術公開內容的本質。應瞭解到此【發明摘要】不應用以解譯或限制申請專利範圍的範圍或意義。此外,在前述的【實施方式】中,可見各種特徵在各種具體實施例中被一起分組,以精簡說明公開內容。這種揭示方式不應被解譯為反映對於所請具體實施例需要比每一請求項明確記載之特徵還要多之特徵的意圖。相反的,如下面的申請專利範圍反映的,具進步性的發明主題位於比單一所揭示具體實施例之所有特徵要少的技術特徵中。因此,在此將下面的申請專利範圍併入【實施方式】中,而每一請求項自身作為個別的所請發明主題。

儘管上面已說明了視為最佳實施方式及(或)其他範例的內容,但應瞭解到可進行各種修改,且本文所揭示的發明主題可被實施於各種形式與範例中,且教示內容可被應用於數種應用中,而本文僅說明了其中的一些應用。下面的申請專利範圍意為主張任何落入本教示內容真實範圍內的任何與所有的應用、修改與變異。

Claims (20)

  1. 一種頻率合成器,包含:一電壓控制振盪器(VCO),該VCO在該VCO的一輸出處產生一合成頻率訊號,該合成頻率訊號的一頻率係基於在該VCO的一輸入處接收到的一訊號而被控制;一可數位調整式除頻器,該可數位調整式除頻器耦接至該VCO的該輸出,並在該可數位調整式除頻器的一輸出處由該合成頻率訊號產生一降頻訊號;一相位數位類比轉換器(DAC),該相位DAC接收一時序訊號與一數位控制訊號,並在該相位DAC的一輸出處產生該時序訊號的一經延遲版本,該經延遲版本被根據該數位控制訊號而延遲;一相位偵測器(PD),該PD耦接至該可數位調整式除頻器的該輸出、該相位DAC的該輸出、與一參考時脈,該PD並在該PD的一輸出處產生一相位控制訊號,該PD的該輸出耦接至該VCO的該輸入;以及一數位訊號轉換器,該數位訊號轉換器可操作以控制該可數位調整式除頻器與該相位DAC,而使得該VCO輸出的該合成頻率訊號的一相位或頻率追蹤一所需相位或頻率軌道,該所需相位或頻率軌道係編碼於該數位訊號轉換器所接收的一數位訊號中。
  2. 如請求項1所述之頻率合成器,其中該數位訊號轉換器判定該相位DAC已達到一延遲臨限,並回應於判定該相位DAC已達到該延遲臨限而調整該可數位調整式除頻器的一頻率除數。
  3. 如請求項2所述之頻率合成器,其中在該數位訊號轉換器判定該相位DAC已達到一最大延遲臨限時,該數位訊號轉換器減少該相位DAC的該可數位調整式延遲並增加該數位可調整式除頻器的該頻率除數。
  4. 如請求項3所述之頻率合成器,其中在該數位訊號轉換器判定該相位DAC已達到該最大延遲臨限時,該數位訊號轉換器減少該相位DAC的該可數位調整式延遲一段時間長度,該段時間長度等於該VCO輸出的該合成頻率訊號的一個週期。
  5. 如請求項2所述之頻率合成器,其中在該數位訊號轉換器判定該相位DAC已達到一最小延遲臨限時,該數位訊號轉換器增加該相位DAC的該可數位調整式延遲並減少該數位可調整式除頻器的該頻率除數。
  6. 如請求項1所述之頻率合成器,其中該相位DAC從該可數位調整式除頻器接收該降頻訊號以作為該時序訊號,該相位DAC並將該降頻訊號的一經延遲版本直接輸出至該PD。
  7. 如請求項1所述之頻率合成器,其中該相位DAC接收該參考時脈訊號以作為該時序訊號,該相位DAC並將該參考時脈訊號的一經延遲版本輸出至該PD。
  8. 如請求項1所述之頻率合成器,該頻率合成器進一步包含:一電荷幫浦,該電荷幫浦耦接於該相位偵測器的該輸出與該VCO的該輸入之間,該電荷幫浦並可操作以對該相位控制訊號濾波,以在該VCO的該輸入處提供一經濾波相位控制訊號。
  9. 如請求項1所述之頻率合成器,其中:該數位訊號轉換器包含一數位累加器,該數位累加器具有一預定範圍,該數位訊號轉換器基於儲存在該累加器中的一值而控制該相位DAC,且該數位訊號轉換器基於該累加器達到該預定範圍之一上限或一下限的一溢出條件或一下溢條件,而控制該可數位調整式除頻器。
  10. 如請求項1所述之頻率合成器,其中該相位DAC輸出的該時序訊號的該經延遲版本,經由該PD控制該VCO的該輸入。
  11. 如請求項1所述之頻率合成器,其中該可數位調整式除頻器係可調整以將應用至該合成頻率訊號的一頻率比率增量、減量、或維持固定。
  12. 一種方法,包含以下步驟:產生合成頻率訊號步驟,在一頻率合成器的一電壓控制振盪器(VCO)中產生一合成頻率訊號,該合成頻率訊號的一頻率係基於在該VCO的一輸入處接收到的一訊號而被控制;產生降頻訊號步驟,在耦接至該VCO的一輸出的一可數位調整式除頻器中,由該合成頻率訊號產生一降頻訊號;產生經延遲版本時序訊號步驟,在接收一時序訊號與一數位控制訊號的一相位數位類比轉換器(DAC)中產生該時序訊號的一經延遲版本,該經延遲版本被根據該數位控制訊號而延遲;產生相位控制訊號步驟,在耦接至該可數位調整式除頻器的該輸出、該相位DAC的該輸出、與一參考時脈的一相位偵測器(PD)中產生一相位控制訊號,並將該相位控制訊號耦接至該VCO的該輸入;以及控制步驟,由接收一數位訊號的一數位訊號轉換器控制該可數位調整式除頻器與該相位DAC,而使得該VCO輸出的該合成頻率訊號的一相位或頻率追蹤一所需相位或頻率軌道,該所需相位或頻率軌道係編碼於該數位訊號轉換器所接收的一數位訊號中。
  13. 如請求項12所述之方法,該方法進一步包含以下步驟:判定步驟,在該數位訊號轉換器中判定該相位DAC已達到一延遲臨限,以及調整步驟,回應於判定該相位DAC已達到該延遲臨限而調整該可數位調整式除頻器的一頻率除數。
  14. 如請求項13所述之方法,其中該調整步驟包含以下步驟:在該相位DAC已達到一最大延遲臨限時,減少該相位DAC的該可數位調整式延遲並增加該數位可調整式除頻器的該頻率除數。
  15. 如請求項14所述之方法,其中在該相位DAC已達到該最大延遲臨限時,減少該相位DAC的該可數位調整式延遲一段時間長度,該段時間長度等於該合成頻率訊號的一個週期。
  16. 如請求項13所述之方法,其中該調整步驟進一步包含以下步驟:在該相位DAC已達到一最小延遲臨限時,增加該相位DAC的該可數位調整式延遲並減少該數位可調整式除頻器的該頻率除數。
  17. 如請求項12所述之方法,其中該相位DAC接收的該時序訊號為該可數位調整式除頻器產生的該降頻訊號,且該方法進一步包含以下步驟:將該降頻訊號的一經延遲版本輸出至該PD。
  18. 如請求項12所述之方法,其中該相位DAC接收的該時序訊號為來自該參考時脈的一參考時脈訊號,且該方法進一步包含以下步驟:將該參考時脈訊號的一經延遲版本直接輸出至該PD。
  19. 如請求項12所述之方法,該方法進一步包含以下步驟:將該PD產生的該相位控制訊號濾波,並將該經濾波的相位控制訊號提供至該VCO的該輸入。
  20. 如請求項12所述之方法,其中:對於該相位DAC的該控制步驟包含以下步驟:基於儲存在接收該數位訊號的一數位累加器中的一值而控制該相位DAC,且對於該可數位調整式除頻器的該控制步驟包含以下步驟:基於該累加器達到該累加器的一預定範圍之一上限或一下限的一溢出條件或一下溢條件,而控制該可數位調整式除頻器。
TW104103911A 2014-02-07 2015-02-05 任意相位軌道的頻率合成器 TWI630798B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US201461937380P true 2014-02-07 2014-02-07
US61/937,380 2014-02-07

Publications (2)

Publication Number Publication Date
TW201603496A TW201603496A (zh) 2016-01-16
TWI630798B true TWI630798B (zh) 2018-07-21

Family

ID=52462786

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104103911A TWI630798B (zh) 2014-02-07 2015-02-05 任意相位軌道的頻率合成器

Country Status (4)

Country Link
US (1) US9300307B2 (zh)
EP (1) EP2905902B1 (zh)
CN (1) CN104836580B (zh)
TW (1) TWI630798B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015128220A (ja) * 2013-12-27 2015-07-09 セイコーエプソン株式会社 発振回路、発振器、電子機器、移動体及び発振器の周波数調整方法
US9438254B1 (en) * 2015-05-21 2016-09-06 Stmicroelectronics International N.V. Charge pump circuit for a phase locked loop
EP3353976A1 (en) * 2015-09-25 2018-08-01 Intel IP Corporation An apparatus and a method for approximating a first signal using a second signal
CN106130543A (zh) * 2016-06-21 2016-11-16 中国电子科技集团公司第五十八研究所 一种高分辨率时钟相移架构与算法的实现方法
CN106209089A (zh) * 2016-08-02 2016-12-07 中国电子科技集团公司第三十八研究所 一种单环路分频式宽带锁相频率合成器
US10148275B1 (en) * 2016-08-28 2018-12-04 Deyi Pi Low power digital-to-analog converter (DAC)-based frequency synthesizer
US10050634B1 (en) * 2017-02-10 2018-08-14 Apple Inc. Quantization noise cancellation for fractional-N phased-locked loop
US10425091B2 (en) * 2017-10-31 2019-09-24 Texas Instruments Incorporated Fractional clock generator
US10116314B1 (en) * 2017-11-01 2018-10-30 Nvidia Corporation Multi-mode frequency divider
NL2019958B1 (en) * 2017-11-22 2019-05-29 Csir Method and system for frequency compression
US10003374B1 (en) * 2017-11-29 2018-06-19 National Cheng Kung University Wireless radio frequency transceiver system for internet of things
WO2019132790A1 (en) * 2017-12-28 2019-07-04 Aselsan Elektroni̇k Sanayi̇ Ve Ti̇caret Anoni̇m Şi̇rketi̇ An all digital outphasing transmitter
US10498294B2 (en) * 2018-04-13 2019-12-03 KaiKuTek Inc. Method for enhancing linearity of a receiver front-end system by using a common-mode feedback process and receiver front-end system thereof
CN110896315A (zh) 2018-09-12 2020-03-20 宁德时代新能源科技股份有限公司 无线射频通信系统
US10574186B1 (en) * 2018-12-08 2020-02-25 Shenzhen Goodix Technologyco., Ltd. Voltage controlled oscillator pulling reduction
CN109932851B (zh) * 2019-02-26 2020-06-16 浙江大学 一种基于耦合型光电振荡光频梳任意倍频信号的产生装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036539A1 (en) * 2001-02-22 2004-02-26 Markus Hammes Trimming method and trimming device for a PLL circuit for two-point modulation
US20050032483A1 (en) * 2003-08-05 2005-02-10 Motorola, Inc. Apparatus and method for transmitter phase shift compensation
US20060145769A1 (en) * 2004-12-30 2006-07-06 Nokia Corporation VCO center frequency tuning and limiting gain variation
US20070152766A1 (en) * 2005-12-30 2007-07-05 Scott W Herrin Frequency modulated output clock from a digital frequency/phase locked loop
TW201235681A (en) * 2011-02-18 2012-09-01 Realtek Semiconductor Corp Method and circuit of clock data recovery with built in jitter tolerance test

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10127612A1 (de) * 2001-06-07 2003-01-02 Infineon Technologies Ag Zwei-Punkt-Modulator mit PLL-Schaltung und vereinfachter digitaler Vorfilterung
DE10147963A1 (de) * 2001-09-28 2003-04-30 Infineon Technologies Ag Abgleichverfahren für eine nach dem Zwei-Punkt-Prinzip arbeitende PLL-Schaltung und PLL-Schaltung mit einer Abgleichvorrichtung
US7015738B1 (en) * 2003-06-18 2006-03-21 Weixun Cao Direct modulation of a voltage-controlled oscillator (VCO) with adaptive gain control
JP3939715B2 (ja) * 2004-08-20 2007-07-04 日本テキサス・インスツルメンツ株式会社 位相同期ループ回路
US7999622B2 (en) * 2008-01-10 2011-08-16 The Regents Of The University Of California Adaptive phase noise cancellation for fractional-N phase locked loop
US7683685B2 (en) * 2008-02-05 2010-03-23 Sony Corporation System and method for implementing a digital phase-locked loop
US7612617B2 (en) * 2008-03-01 2009-11-03 Skyworks Solutions, Inc. Voltage-controlled oscillator gain calibration for two-point modulation in a phase-locked loop

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036539A1 (en) * 2001-02-22 2004-02-26 Markus Hammes Trimming method and trimming device for a PLL circuit for two-point modulation
US20050032483A1 (en) * 2003-08-05 2005-02-10 Motorola, Inc. Apparatus and method for transmitter phase shift compensation
US20060145769A1 (en) * 2004-12-30 2006-07-06 Nokia Corporation VCO center frequency tuning and limiting gain variation
US20070152766A1 (en) * 2005-12-30 2007-07-05 Scott W Herrin Frequency modulated output clock from a digital frequency/phase locked loop
TW201235681A (en) * 2011-02-18 2012-09-01 Realtek Semiconductor Corp Method and circuit of clock data recovery with built in jitter tolerance test

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
2006年11月30日公開文件Hae-Chang Lee "AN ESTIMATION APPROACH TO CLOCK AND DATA RECOVERY" A DISSERTATION SUBMITTED TO THE DEPARTMENT OF ELECTRICAL ENGINEERING AND THE COMMITTEE ON GRADUATE STUDIES OF STANFORD UNIVERSITY IN PARTIAL FULFILLMENT OF THE REQUIREMENTS FOR THE DEGREE OF DOCTOR OF PHILOSOPHY
2006年12月30日公開文件Manoj Gupta and Bang-Sup Song, Fellow, IEEE "A 1.8-GHz Spur-Cancelled Fractional-N Frequency Synthesizer With LMS-Based DAC Gain Calibration" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 41, NO. 12
年11月30日公開文件Hae-Chang Lee "AN ESTIMATION APPROACH TO CLOCK AND DATA RECOVERY" A DISSERTATION SUBMITTED TO THE DEPARTMENT OF ELECTRICAL ENGINEERING AND THE COMMITTEE ON GRADUATE STUDIES OF STANFORD UNIVERSITY IN PARTIAL FULFILLMENT OF THE REQUIREMENTS FOR THE DEGREE OF DOCTOR OF PHILOSOPHY 2006年12月30日公開文件Manoj Gupta and Bang-Sup Song, Fellow, IEEE "A 1.8-GHz Spur-Cancelled Fractional-N Frequency Synthesizer With LMS-Based DAC Gain Calibration" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 41, NO. 12 *

Also Published As

Publication number Publication date
US9300307B2 (en) 2016-03-29
TW201603496A (zh) 2016-01-16
CN104836580B (zh) 2020-04-03
CN104836580A (zh) 2015-08-12
EP2905902A1 (en) 2015-08-12
US20150229317A1 (en) 2015-08-13
EP2905902B1 (en) 2017-05-31

Similar Documents

Publication Publication Date Title
US8618967B2 (en) Systems, circuits, and methods for a sigma-delta based time to digital converter
EP2740219B1 (en) Phase locked loop with phase correction in the feedback loop
JP5227435B2 (ja) Rf−dacの改善された振幅分解能のための集積回路、通信ユニット及び方法
US8253454B2 (en) Phase lock loop with phase interpolation by reference clock and method for the same
US7786913B2 (en) Digital phase locked loop with dithering
US8098085B2 (en) Time-to-digital converter (TDC) with improved resolution
US8204107B2 (en) Bandwidth reduction mechanism for polar modulation
US8559579B2 (en) All-digital frequency synthesis with DCO gain calculation
US8570107B2 (en) Clock generating apparatus and frequency calibrating method of the clock generating apparatus
US7907016B2 (en) Method and system of jitter compensation
KR101228395B1 (ko) 자기-정정 위상-디지털 전달 함수를 갖는 위상-동기 루프
JP2013102458A (ja) Pll回路
JP5256535B2 (ja) 位相同期ループ回路
US7135905B2 (en) High speed clock and data recovery system
US8704566B2 (en) Hybrid phase-locked loop architectures
JP3089485B2 (ja) 残留エラー訂正を有する分数n周波数合成およびその方法
US7778610B2 (en) Local oscillator with non-harmonic ratio between oscillator and RF frequencies using XOR operation with jitter estimation and correction
Raczkowski et al. A 9.2–12.7 GHz wideband fractional-N subsampling PLL in 28 nm CMOS with 280 fs RMS jitter
Meninger et al. A 1-MHZ bandwidth 3.6-GHz 0.18-/spl mu/m CMOS fractional-N synthesizer utilizing a hybrid PFD/DAC structure for reduced broadband phase noise
CN1702973B (zh) 数字△∑调制器及其应用
US7003049B2 (en) Fractional-N digital modulation with analog IQ interface
US7483508B2 (en) All-digital frequency synthesis with non-linear differential term for handling frequency perturbations
Liang et al. A digital calibration technique for charge pumps in phase-locked systems
EP2711725B1 (en) Phase noise tolerant sampling
Kong et al. A 2.4 GHz 4 mW integer-N inductorless RF synthesizer