CN106130543A - 一种高分辨率时钟相移架构与算法的实现方法 - Google Patents

一种高分辨率时钟相移架构与算法的实现方法 Download PDF

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Abstract

本发明涉及一种高分辨率时钟相移架构，包括：粗粒度时钟相位延迟链DELAY_LINE1，时钟相位选择器CLK_PS_MUX1，细粒度时钟相位延迟链FINE_DELAY1，粗粒度时钟相位鉴相器GENERAL_PD，细粒度时钟相位鉴相器FINE_PD，粗粒度时钟相位延迟链控制器GENERAL_CTRL和细粒度时钟相位延迟链控制器FINE_CTRL；同时，本发明提出一种新的算法，通过两次鉴相、计数器作差，求得输入时钟周期，再对输入时钟周期360等分，即可求得每1度对应的计数器的值，用户通过配置相应度数的数据给GENERAL_CTRL和FINE_CTRL就可以实现对时钟进行任意度数相位移动。

Description

一种高分辨率时钟相移架构与算法的实现方法
技术领域
本发明涉及时钟管理技术领域，尤其是一种高分辨率时钟相移架构与算法的实现方法，用于对时钟进行任意度数相位移动。
背景技术
现场可编程门阵列(FPGA，Field Programmable Gate Array)中的数字时钟管理(DCM)主要提供四种功能：时钟去歪斜、频率合成、相移和动态重配置。
相移是按系统的设定或用户的要求对时钟的相位进行移动，由于输入时钟的频率不一样，即输入时钟的周期不一样，相移的单位一般是度。在许多情况下，各时钟之间需要相移。在FPGA中，DCM能提供180°和90°的相移，如：CLK2X180、CLKFX180分别是CLK2X和CLKFX的180°相移版本，CLK90、CLK180、CLK270是以90°为分辨率对CLK0进行相移。在锁相环(PLL)中，VCO能够以45°的间隔提供八个移相的时钟。
虽然DCM和PLL提供了一些时钟的相移版本，但是都为固定度数且相移分辨率较低，用户在使用时不能直观地以度为单位，对相位进行任意度数移动。
发明内容
本发明要解决的技术问题是克服现有的缺陷，提供一种高分辨率时钟相移架构与算法的实现方法，使用户可以对时钟进行任意度数相位移动。
为了解决上述技术问题，本发明提供了如下的技术方案：
本发明一种高分辨率时钟相移架构，包括：
粗粒度时钟相位延迟链DELAY_LINE1，用于以低分辨率对时钟相位进行快速的移动；
时钟相位选择器CLK_PS_MUX1，用于粗粒度时钟相位延迟链DELAY_LINE1上时钟相位的选择；
细粒度时钟相位延迟链FINE_DELAY1，用于以高分辨率对时钟相位选择器CLK_PS_MUX1输出时钟相位进行精确的移动；
粗粒度时钟相位鉴相器GENERAL_PD，用于检测粗粒度时钟相移时，目标相移时钟CLKOUT1的相位是否超过基准相移时钟CLKOUT0的相位；
细粒度时钟相位鉴相器FINE_PD，用于检测细粒度时钟相移时，目标相移时钟CLKOUT1的相位是否超过基准相移时钟CLKOUT0的相位；
粗粒度时钟相位延迟链控制器GENERAL_CTRL，用于接收粗粒度时钟相位鉴相器GENERAL_PD的输出信号或用户配置的数据DATA1，并控制时钟相位选择器CLK_PS_MUX1；
细粒度时钟相位延迟链控制器FINE_CTRL，用于接收细粒度时钟相位鉴相器FINE_PD的输出信号或用户配置的数据DATA2，并控制细粒度时钟相位延迟链FINE_DELAY1。
进一步地，粗粒度时钟相位延迟链DELAY_LINE1包括128个由差分延时缓冲器构成的延时单元tap1。
进一步地，细粒度时钟相位延迟链FINE_DELAY1包括1个时钟相位输入端口、3bits选择信号和1个时钟相位输出端口。
进一步地，细粒度时钟相位延迟链FINE_DELAY1还包括7个由NMOS管的MOS电容构成的延时单元tap2，每个tap2的延时T_tap2＝1/8*T_tap1。
进一步地，时钟相位选择器CLK_PS_MUX1包括128个时钟相位输入端口、7bits选择信号和1个相位输出端口。
进一步地，粗粒度时钟相位鉴相器GENERAL_PD对CLKOUT1与CLKOUT0的时钟相位进行粗鉴；所述细粒度时钟相位鉴相器FINE_PD对CLKOUT1与CLKOUT0的时钟相位进行细鉴。
进一步地，粗粒度时钟相位延迟链控制器GENERAL_CTRL是根据粗粒度时钟相位鉴相器GENERAL_PD的结果或用户配置的数据DATA1，控制时钟经过粗粒度时钟相位延迟链DELAY_LINE1的tap1的个数；所述细粒度时钟相位延迟链控制器FINE_CTRL是根据细粒度时钟相位鉴相器FINE_PD的结果或用户配置的数据DATA2，控制时钟经过细粒度时钟相位延迟链FINE_DELAY1的tap2的个数。
进一步地，粗粒度时钟相位延迟链控制器GENERAL_CTRL包括1个信号输入端口，用来接收GENERAL_PD的输出；1个数据输入端口，用来提供用户自定义tap1的个数；1个数据输出端口，提供给时钟相位选择器CLK_PS_MUX1选择信号；所述细粒度时钟相位延迟链控制器FINE_CTRL包括1个信号输入端口，用来接收FINE_PD的输出；1个数据输入端口，用来提供用户自定义tap2的个数；1个数据输出端口，提供给细粒度时钟相位延迟链FINE_DELAY1选择信号。
一种高分辨率时钟相移算法的实现方法，包括以下步骤：
(1)粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器的初始值为0，细粒度时钟相位延迟链控制器FINE_CTRL中计数器的初始值为0；
(2)粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器先逐次加一，当粗粒度时钟相位鉴相器GENERAL_PD检测到CLKOUT1的相位超过CLKOUT0的相位时，粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器减一后保持，此时粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器的值为G1；
(3)细粒度时钟相位延迟链控制器FINE_CTRL中计数器先逐次加一，当细粒度时钟相位鉴相器FINE_PD检测到CLKOUT1的相位超过CLKOUT0的相位时，细粒度时钟相位延迟链控制器FINE_CTRL中计数器减一后保持，此时细粒度时钟相位延迟链控制器FINE_CTRL中计数器的值为F1；
(4)粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器继续逐次加一，当粗粒度时钟相位鉴相器GENERAL_PD检测到CLKOUT1的相位超过CLKOUT1的相位时，粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器减一后保持，此时粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器的值为G2；
(5)细粒度时钟相位延迟链控制器FINE_CTRL中计数器复位后逐次加一，当细粒度时钟相位鉴相器FINE_PD检测到CLKOUT1的相位超过CLKOUT0的相位时，细粒度时钟相位延迟链控制器FINE_CTRL中计数器减一后保持，此时细粒度时钟相位延迟链控制器FINE_CTRL中计数器的值为F2。
(6)两次鉴相、计数器作差，得到G＝G2-G1、F＝F2-F1分别对应输入时钟周期的tap1与tap2的个数。
本发明的有益效果：该时钟相移架构增加了细粒度时钟相位延迟链FINE_DELAY1，细粒度时钟相位延迟链FINE_DELAY1包含7个细粒度延时单元tap2，每个细粒度延时单元是由NMOS的MOS电容实现；同时，该算法通过两次鉴相、计数器作差，求得输入时钟周期，再对输入时钟周期360等分，即可求得每1度对应的计数器的值，用户通过配置相应度数的数据DATA1和DATA2给GENERAL_CTRL和FINE_CTRL就可以实现对时钟进行任意度数相位移动。
附图说明
图1为本发明的一种高分辨率时钟相移架构图；
图2为本发明的tap1结构图；
图3为本发明的tap2结构图；
图4为本发明的GENERAL_PD结构图；
图5为本发明的FINE_PD结构图；
图6为本发明的鉴相流程图。
具体实施方式
本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范围的限定，对于本技术领域的普通技术人员来说，在不脱离本发明思想的前提下，还可以对本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。
如图1所示，CLKIN是输入时钟，为了使基准相移时钟与目标相移时钟高度匹配、抵消固有的相位延时，CLKIN同时进入DELAY_LINE0和DELAY_LINE1。CLKIN经过DELAY_LINE0、CLK_PS_MUX0和FINE_DELAY0产生CLKOUT0，其中CLK_PS_MUX0被配置为固定的0，FINE_DELAY0也被配置成0，即CLKOUT0为基准相移时钟。CLKIN经过DELAY_LINE1、CLK_PS_MUX1和FINE_DELAY1产生CLKOUT1，CLKOUT1是目标相移时钟。CLK_PS_MUX1的配置信号由GENERAL_CTRL根据GENERAL_PD提供，FINE_DELAY1的配置信号由FINE_CTRL根据FINE_PD提供。DELAY_LINE1，包括128个延时单元tap1，用于以低分辨率对时钟相位进行快速的移动。CLK_PS_MUX1，包括128个时钟相位输入端口、7bits选择信号和1个相位输出端口，用于DELAY_LINE1上时钟相位的选择。FINE_DELAY1，包括1个时钟相位输入端口、3bits选择信号、1个时钟相位输出端口和7个延时单元tap2，每个tap2的延时T_tap2＝1/8*T_tap1，用于以高分辨率对CLK_PS_MUX1输出时钟相位进行精确的移动。GENERAL_PD，用于检测粗粒度时钟相移时，CLKOUT1的相位是否超过CLKOUT0的相位。FINE_PD，用于检测细粒度时钟相移时，CLKOUT1的相位是否超过CLKOUT0的相位。GENERAL_CTRL，包括1个信号输入端口，用来接收GENERAL_PD的输出；1个数据输入端口，用来提供用户自定义tap1的个数；1个数据输出端口，提供给CLK_PS_MUX1选择信号，用于接收GENERAL_PD的输出信号，并控制CLK_PS_MUX1选择时钟经过DELAY_LINE1的tap1的个数。FINE_CTRL，包括1个信号输入端口，用来接收FINE_PD的输出；1个数据输入端口，用来提供用户自定义tap2的个数；1个数据输出端口，提供给FINE_DELAY1选择信号，用于接收FINE_PD的输出信号，并控制时钟FINE_DELAY1的tap2的个数。
如图2所示，延时单元tap1由差分延时缓冲器构成，tap1的输入时钟为差分时钟(A、AN)，输出也为差分时钟(Z、ZN)。EN为时钟复位端，当EN＝0时，输出时钟(Z、ZN)全为1；当EN＝1时，输出时钟Z、ZN分别为输入时钟A、AN延时T_tap1后的时钟。
如图3所示，延时单元tap2由NMOS管的MOS电容构成，A端与时钟相连接，S和SN为反相的控制信号，当S和SN分别为1和0时，MOS电容被接入时钟网络，产生延迟；当S和SN分别为0和1时，MOS电容被断开，不产生延迟。
如图4所示，GENERAL_PD对CLKOUT1与CLKOUT0的时钟相位进行粗鉴，CLKIN为输入时钟，CLKOUT0_DV2为CLKOUT0的二分频时钟，CLKOUT1_DV2为CLKOUT1的二分频时钟。
如图5所示，FINE_PD对CLKOUT1与CLKOUT0的时钟相位进行细鉴，CLEAN_PLUSE为输入脉冲。
如图6所示，具体工作原理如下：首先，GENERAL_CTRL和FINE_CTRL的状态机全部清零，当相移开始后，第一个时钟周期结束，GENERAL_CTRL的计数器加1，CLK_PS_MUX1就会选择第一个tap1的输出时钟到CLKOUT1，此时CLKOUT1的相位滞后CLKOUT0相位一个tap1的延时(T_tap1)。粗粒度时钟相位鉴相器GENERAL_PD鉴别CLKOUT1的相位是否超过CLKOUT0，如果有超过，则GENERAL_CTRL中计数器减1，同时启动细粒度时钟相位鉴相器FINE_PD，否则GENERAL_CTRL中计数器继续加1。
当启动细粒度时钟相位鉴相器FINE_PD后，FINE_CTRL中计数器加1，FINE_DELAY1中选择的tap2增加1个。细粒度时钟相位鉴相器FINE_PD鉴别CLKOUT1的相位是否超过CLKOUT0，如果有超过，则FINE_CTRL中计数器减1，此时GENERAL_CTRL和FINE_CTRL中计数器的值分别为G1和F1，否则FINE_CTRL的计数器继续加1，直到CLKOUT1的相位超过CLKOUT0。
GENERAL_CTRL中计数器的值继续逐次加1，直到CLKOUT1的相位再次超过CLKOUT0，此时GENERAL_CTRL和FINE_CTRL中计数器的值分别为G2和F2。
两次鉴相、计数器作差，得到G＝G2-G1、F＝F2-F1分别为输入时钟周期对应的tap1与tap2的个数。
因为T_tap2＝1/8*T_tap1，所以输入时钟周期对应tap2的个数为：(8*G+F)。所以输入时钟的1度相移对应的tap2的个数为(8*G+F)/360。
当用户想执行X度相移时，即需要移动tap2的个数为：X*(8*G+F)/360。相移值通过DATA1(tap1的个数)与DATA2(tap2的个数)分别配置GENERAL_CTRL和FINE_CTRL中计数器的值就实现了该发明。

Claims (9)

1.一种高分辨率时钟相移架构，其特征在于，包括：
粗粒度时钟相位延迟链DELAY_LINE1，用于以低分辨率对时钟相位进行快速的移动；
时钟相位选择器CLK_PS_MUX1，用于粗粒度时钟相位延迟链DELAY_LINE1上时钟相位的选择；
细粒度时钟相位延迟链FINE_DELAY1，用于以高分辨率对时钟相位选择器CLK_PS_MUX1输出时钟相位进行精确的移动；
粗粒度时钟相位鉴相器GENERAL_PD，用于检测粗粒度时钟相移时，目标相移时钟CLKOUT1的相位是否超过基准相移时钟CLKOUT0的相位；
细粒度时钟相位鉴相器FINE_PD，用于检测细粒度时钟相移时，目标相移时钟CLKOUT1的相位是否超过基准相移时钟CLKOUT0的相位；
粗粒度时钟相位延迟链控制器GENERAL_CTRL，用于接收粗粒度时钟相位鉴相器GENERAL_PD的输出信号或用户配置的数据DATA1，控制时钟相位选择器CLK_PS_MUX1；
细粒度时钟相位延迟链控制器FINE_CTRL，用于接收细粒度时钟相位鉴相器FINE_PD的输出信号或用户配置的数据DATA2，控制细粒度时钟相位延迟链FINE_DELAY1。
2.根据权利要求1所述的高分辨率时钟相移架构，其特征在于，所述粗粒度时钟相位延迟链DELAY_LINE1包括128个由差分延时缓冲器构成的延时单元tap1。
3.根据权利要求1所述的高分辨率时钟相移架构，其特征在于，所述细粒度时钟相位延迟链FINE_DELAY1包括1个时钟相位输入端口、3bits选择信号和1个时钟相位输出端口。
4.根据权利要求3所述的高分辨率时钟相移架构，其特征在于，所述细粒度时钟相位延迟链FINE_DELAY1还包括7个由NMOS管的MOS电容构成的延时单元tap2，每个tap2的延时T_tap2＝1/8*T_tap1。
5.根据权利要求1所述的高分辨率时钟相移架构，其特征在于，所述时钟相位选择器CLK_PS_MUX1包括128个时钟相位输入端口、7bits选择信号和1个相位输出端口。
6.根据权利要求1所述的高分辨率时钟相移架构，其特征在于，所述粗粒度时钟相位鉴相器GENERAL_PD对CLKOUT1与CLKOUT0的时钟相位进行粗鉴；所述细粒度时钟相位鉴相器FINE_PD对CLKOUT1与CLKOUT0的时钟相位进行细鉴。
7.根据权利要求1所述的高分辨率时钟相移架构，其特征在于，所述粗粒度时钟相位延迟链控制器GENERAL_CTRL是根据粗粒度时钟相位鉴相器GENERAL_PD的结果或用户配置的数据DATA1，控制时钟经过粗粒度时钟相位延迟链DELAY_LINE1的tap1的个数；所述细粒度时钟相位延迟链控制器FINE_CTRL是根据细粒度时钟相位鉴相器FINE_PD的结果或用户配置的数据DATA2，控制时钟经过细粒度时钟相位延迟链FINE_DELAY1的tap2的个数。
8.根据权利要求7所述的高分辨率时钟相移架构，其特征在于，所述粗粒度时钟相位延迟链控制器GENERAL_CTRL包括1个信号输入端口，用来接收GENERAL_PD的输出；1个数据输入端口，用来提供用户自定义tap1的个数；1个数据输出端口，提供给时钟相位选择器CLK_PS_MUX1选择信号；所述细粒度时钟相位延迟链控制器FINE_CTRL包括1个信号输入端口，用来接收FINE_PD的输出；1个数据输入端口，用来提供用户自定义tap2的个数；1个数据输出端口，提供给细粒度时钟相位延迟链FINE_DELAY1选择信号。
9.一种高分辨率时钟相移算法的实现方法，其特征在于，包括以下步骤：
(1)粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器的初始值为0，细粒度时钟相位延迟链控制器FINE_CTRL中计数器的初始值为0；
(2)粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器先逐次加一，当粗粒度时钟相位鉴相器GENERAL_PD检测到CLKOUT1的相位超过CLKOUT0的相位时，粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器减一后保持，此时粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器的值为G1；
(3)细粒度时钟相位延迟链控制器FINE_CTRL中计数器先逐次加一，当细粒度时钟相位鉴相器FINE_PD检测到CLKOUT1的相位超过CLKOUT0的相位时，细粒度时钟相位延迟链控制器FINE_CTRL中计数器减一后保持，此时细粒度时钟相位延迟链控制器FINE_CTRL中计数器的值为F1；
(4)粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器继续逐次加一，当粗粒度时钟相位鉴相器GENERAL_PD检测到CLKOUT1的相位超过CLKOUT1的相位时，粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器减一后保持，此时粗粒度时钟相位延迟链控制器GENERAL_CTRL中计数器的值为G2；
(5)细粒度时钟相位延迟链控制器FINE_CTRL中计数器复位后逐次加一，当细粒度时钟相位鉴相器FINE_PD检测到CLKOUT1的相位超过CLKOUT0的相位时，细粒度时钟相位延迟链控制器FINE_CTRL中计数器减一后保持，此时细粒度时钟相位延迟链控制器FINE_CTRL中计数器的值为F2。
(6)两次鉴相、计数器作差，得到G＝G2-G1、F＝F2-F1分别对应输入时钟周期的tap1与tap2的个数。
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