CN203340049U - 具有细粒度和粗粒度延迟元件的数字控制延迟线和以细粒度增量进行调整的系统 - Google Patents
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- CN203340049U CN203340049U CN2012202017681U CN201220201768U CN203340049U CN 203340049 U CN203340049 U CN 203340049U CN 2012202017681 U CN2012202017681 U CN 2012202017681U CN 201220201768 U CN201220201768 U CN 201220201768U CN 203340049 U CN203340049 U CN 203340049U
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- 239000000872 buffer Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000001934 delay Effects 0.000 claims description 14
- 230000003247 decreasing effect Effects 0.000 claims description 11
- 230000007423 decrease Effects 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 3
- 238000010168 coupling process Methods 0.000 claims 3
- 238000005859 coupling reaction Methods 0.000 claims 3
- 238000001514 detection method Methods 0.000 claims 2
- 230000008859 change Effects 0.000 abstract description 6
- 238000005516 engineering process Methods 0.000 abstract description 2
- 238000004088 simulation Methods 0.000 abstract description 2
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 22
- 230000000630 rising effect Effects 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 4
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- VYQRBKCKQCRYEE-UHFFFAOYSA-N ctk1a7239 Chemical compound C12=CC=CC=C2N2CC=CC3=NC=CC1=C32 VYQRBKCKQCRYEE-UHFFFAOYSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Abstract
包括细粒度和粗粒度延迟元件的数字可控延迟线，以及以细粒度增量校准延迟线的系统。校准可以包括校准细粒度元件的数量，以使得针对该细粒度元件的数量，组合延迟基本上等于粗粒度元件的延迟；以及校准细粒度和粗粒度元件的数量，以使得针对该细粒度和粗粒度元件的数量，组合延迟对应于参考时钟的周期。数字控制延迟线可以被实现为数字延迟锁定环（DLL）的一部分，并且可以将校准参数提供至具有相似实现的延迟线的从DLL。数字可控DLL可以针对工艺、电压和温度变化的范围提供相对低的功率和高的分辨率，并且可以实现在先前针对模拟DLL保留的相对高速的应用中。
Description
技术领域
本实用新型涉及数字控制延迟线。
背景技术
将延迟锁定环（DLL）设计为提供在工艺、电压和温度（PVT）变化中相对稳定的相位延迟时钟信号。
DLL包括模拟DLL和数字DLL。
与传统的模拟DLL相比，传统的数字DLL可以消耗更少的电力，在更低的电压应用处操作，以及提供用于再用的更大的处理可移植性。
与传统的数字DLL相比，模拟DLL可以提供对相位时钟延迟的更精确的控制，从而提供更大的分辨率。
实用新型内容
根据本实用新型的一个方面，提供一种系统，其特征在于，包括：数字可控延迟线，其包括多个第一延迟元件和多个第二延迟元件，每个所述第一延迟元件提供第一延迟量，每个所述第二延迟元件提供大于所述第一延迟量的第二延迟量；以及数字控制器，其用于使所选数量的所述第一延迟元件和所述第二延迟元件参与以所述第一延迟量的增量控制所述延迟线的延迟。
根据本实用新型的另一个方面，提供一种系统，其特征在于，包括主延迟锁定环（DLL），其包括：数字可控延迟线，其包括多个第一延迟元件和多个第二延迟元件，每个所述第一延迟元件提供第一延迟量，每个所述第二延迟元件提供大于所述第一延迟量的第二延迟量；以及数字控制器，其用于使所选数量的所述第一延迟元件和所述第二延迟元件参与以所述第一延迟量的增量控制所述延迟线的延迟；所述系统还包括：从DLL，其用 于至少部分地基于所述主DLL的数字校准参数来生成从时钟；以及通信电路，其用于至少部分地基于所述从时钟来传输数据。
如上所述的系统，其特征在于，还包括：电路板，其包括所述主DLL、所述从DLL、所述通信电路、存储器以及用于通过所述通信电路与所述存储器通信的处理器。
附图说明
图1是包括细粒度延迟元件和粗粒度延迟元件的数字控制延迟线以及用于以细粒度和粗粒度增量控制延迟线的数字控制器的框图。
图2是图1的数字控制延迟线的框图，其中将细粒度延迟元件实现为细粒度延迟线，并且将粗粒度延迟元件实现为接收细粒度延迟线的输出的粗粒度延迟线。
图3是对其中粗粒度延迟元件的延迟基本上等于8个细粒度延迟元件的组合延迟的实例的描述。
图4是对图1的数字控制延迟线的示例性状态的描述以示出延迟的增量增加。
图5是对图1的数字控制延迟线的状态的描述以示出延迟的增量减少。
图6是被实现为开关控制电容器的细粒度延迟元件的框图。
图7是被实现为具有开关控制的输出的串联连接的缓冲器的粗粒度延迟元件的框图。
图8是粗粒度延迟元件的逻辑图，每个粗粒度延迟元件包括反相缓冲器和多路复用器。
图9是数字延迟锁定环（DLL）的框图，该数字延迟锁定环包括图2的数字控制延迟线和数字控制器，并且还包括相位检测器和用于补偿该延迟线的固有延迟的初始细延迟电路。
图10是初始细延迟电路的示例性实现的框图。
图11是数字控制器的框图，该数字控制器包括第一和第二计数器以基于相位差来控制延迟线，其中该第一和第二计数器形成了第一校准环的一部分以相对于参考时钟周期来校准延迟线。
图12是如图11中所示的数字控制器的框图，该数字控制器还包括第 二校准环1202的概念性表示以校准细粗转换因子，可以将该细粗转换因子作为第一计数器的进位（carry-out）阈值来应用。
图13是第二校准环的示例性实现的框图，该第二校准环包括第三计数器以递增和/或递减细粗转换因子。
图14是包括具有本文描述的数字可控延迟线的主DLL的系统的框图。
图15是校准细粒度延迟元件的数量P，以使得针对该细粒度延迟元件的数量P，组合延迟基本上等于粗粒度延迟元件中的一个的延迟的方法的流程图。
图16是校准细粒度延迟元件的数量n和粗粒度延迟元件的数量m，以使得针对该细粒度延迟元件的数量n和粗粒度延迟元件的数量m，组合延迟对应于参考时钟的周期的方法的流程图。
在附图中，附图标记的最左边的一个或多个数字指示首次出现该附图标记的附图。
具体实施方式
本文公开的是具有细粒度和粗粒度延迟元件的数字可控延迟线，以及以相对的细粒度增量来调整延迟的方法和系统。
图1是数字控制延迟线102和用于控制延迟线102的数字控制器104的框图。控制器104可以控制延迟线102输出参考时钟106的相位延迟的版本，在本文中将该相位延迟的版本示为延迟的参考时钟108。
延迟线102包括多个第一和第二延迟元件，其中多个第一延迟元件的组合延迟基本上等于每个第二延迟元件给出的延迟。
为了说明的目的，在本文中将第一延迟元件称为细粒度延迟元件，并且在本文中将第二延迟元件称为粗粒度延迟元件。在本文中相对地使用术语细和粗。第一和第二延迟元件都不被限制为特定量或范围的延迟。
在图1中，分别将第一和第二延迟元件示为细粒度延迟元件110和粗粒度延迟元件112。
可以将细粒度延迟元件110和粗粒度延迟元件112实现为相应的延迟线，诸如下面参照图2所描述的。
图2是延迟线102的框图，其中将细粒度延迟元件110实现为细延迟 导向电路210，并且将粗粒度延迟元件112实现为粗粒度延迟线212。
粗粒度延迟线212可以包括利用缓冲器和多路复用逻辑实现的相对的粗粒度延迟元件或单元的阵列。
细粒度延迟元件110可以包括开关控制电容器的阵列，其中可以将每个开关控制电容器选择性地耦合到节点，以向该节点添加阻/容（RC）负载。当切换电容器以使其包括在内时，相应的RC负载通过增量来延迟该节点处的参考时钟的上升和下降时间，所述增量可以是粗粒度延迟元件112的延迟的一部分。该增量延迟可以定义数字延迟线102的分辨率，这可以允许至少在模拟延迟线的分辨率内调节延迟线102。
在图2中，将细延迟导向电路210实现为接收参考时钟106以及输出细延迟导向202，并且将粗粒度延迟线212实现为接收细延迟导向202以及输出延迟的参考时钟108。然而，数字控制延迟线102不限于图2的实例。
在图1和/或图2中，可以将数字控制器104实现为以相对细的步长调整延迟线102。对于每次递增或递减，可以使能或禁用一个或多个细粒度延迟元件110的子集，或者将一个或多个细粒度延迟元件110的子集添加至延迟线102或将其从延迟线102中减去。当多个使能的细粒度延迟元件110对应于粗粒度延迟元件112的延迟时，则代替于粗粒度延迟元件112，可以将该数量的细粒度延迟元件110切换在外或在内。
控制器104可以包括第一计数器以控制使能的细粒度延迟元件110的数量。当决定增加延迟时，可以递增该第一计数器，并且可以将细粒度延迟元件110使能或添加到延迟线102。当累积的增量等于粗粒度延迟元件112的延迟时，可以添加或使能粗粒度延迟元件112，并且可以将计数器重置。相反，当累积的减量等于粗粒度延迟元件112的延迟时，可以移除或禁用粗粒度延迟元件112，并且可以将第一计数器递增至比粗粒度延迟元件112的等效值小1的值。
可以将控制器104实现为利用相应的变量n和m来控制细粒度延迟元件110和粗粒度延迟元件112。
可以将控制器104实现为利用位置符号计数来控制n和m，其中n和m对应于最小和最大的有效位置，并且利用由其组合延迟基本上等于粗粒度延迟元件112的延迟的细粒度延迟元件110的数量定义的基数。在本文 中还将该基数称为细粗粒度转换因子，或更简单地称为转换因子。
作为其中粗粒度延迟元件112的延迟基本上等于8个细粒度延迟元件110的组合延迟的实例，转换因子等于8。
第一计数器可以是可配置的，以针对不同的转换因子（例如但不限于4、5、6、7和/或8）用信号通知进位。
可以将控制器104实现为基于一个或多个细粒度延迟元件110和一个或多个粗粒度延迟元件112的所测量的延迟来校准转换因子，并且基于该校准来配置第一计数器。转换因子的校准和计数器的配置可以帮助维持工艺、电压和/或温度（PVT）变化中的精确性。
在图3中提供了对延迟的增量调整的示例性图示。
图3是对其中8个细粒度延迟元件110的组合延迟基本上等于粗粒度延迟元件112的延迟的实例的描述。
图4和图5基于图3的实例。然而，在本文中公开的方法和系统并不限于这些实例。
图4是对延迟线102的状态402、404和406的描述，以示出延迟的增量增加。
在状态402，使能了7个细粒度延迟元件110和4个粗粒度延迟元件112，对应于n=7和m=4。
在408，可以做出递增延迟的决定。这可以通过使能另一个细粒度延迟元件110来完成，诸如在其中n=8和m=4的状态404处所示出的。
可替换地，可以通过使能另一个粗粒度延迟元件112并禁用7个细粒度延迟元件110来实现该递增，诸如在其中n=0和m=5的状态406中所示出的。
图5是对延迟线102的状态502、504和506的描述，以示出延迟的增量减少。
在状态502，使能了1个细粒度延迟元件110和5个粗粒度延迟元件112，对应于n=1和m=5。
在508，可以做出递减延迟的决定。这可以通过禁用一个细粒度延迟元件110来完成，诸如在其中n=0和m=5的状态504中所示出的。
可替换地，可以通过禁用一个粗粒度延迟元件112并使能7个细粒度 延迟元件110来实现该递减，诸如在其中n=8和m=4的状态506中所示出的。
从状态504和506中的任一个，可以通过设置n=7和m=4来执行随后的递减。
图6是细延迟导向电路210的示例性实现的框图，其中细粒度延迟元件110包括开关控制电容器电路110-1至110-i。
开关控制电容器电路110-1至110-i中的每一个可以独立可控地耦合到节点602。
开关控制电容器电路110-1至110-i中的每一个可以将相对较小的阻/容（RC）负载添加至节点602。可以通过输入缓冲器电路610提供RC负载的电阻部分。可替换地或附加地，可以在开关控制电容器电路110-1至110-i内提供电阻器。
当将参考时钟106应用于输入节点604时，每个使能的RC负载针对参考时钟106的上升和下降时间给出相对较小的延迟，以提供参考时钟106的相位延迟的版本作为输出节点608处的细延迟导向202。
在图6中，示出了具有i个控制612的开关控制电容器电路110-1至110-i的控制，i个控制612中的每一个选择性地添加或去除开关控制电容器电路110-1至110-i中的相应一个。
细延迟导向电路210可以包括解码器614以基于n的值生成i个控制612。
细延迟导向电路210可以包括在此处示为输出缓冲器612的输出缓冲器电路。输出缓冲器612可以用于将细延迟导向电路与诸如粗粒度延迟线212等的随后的负载隔离。
在图6中，每个细粒度延迟元件212-1至212-j提供的延迟基本上彼此相等，并且基本上向细延迟导向电路210贡献延迟的所有逻辑电路均包含在细粒度延迟元件110中。如下面进一步描述的，对延迟线102的校准基本上补偿了影响细粒度延迟元件110的工艺、电压和温度（PVT）变化。
图7是粗粒度延迟线212的示例性实现的框图，其中粗粒度延迟元件112包括缓冲器212-1至212-j以及相应的开关控制的输出702-1至702-j。粗粒度延迟线212可以包括解码器704来激活j个开关控制706中的一个， 以选择性地提供缓冲器212-1至212-j中的一个的输出702，作为延迟的参考时钟108。
粗粒度延迟线212可以包括缓冲器708来向输出702-j提供与输出702-1至702-(j-1)的负载相似的负载。
在图7中，每个粗粒度延迟元件212-1至212-j提供的延迟基本上彼此相等，并且基本上向粗粒度延迟线212的输出贡献延迟的所有逻辑电路均包含在粗粒度延迟元件112中。如下面进一步描述的，对延迟线102的校准基本上补偿了影响粗粒度延迟元件112的PVT变化。
图8是粗粒度延迟线212的示例性实现的逻辑图，其中粗粒度延迟元件112包括缓冲器212-1至212-k。
在图8中，缓冲器212-1至212-k中的每一个包括反相缓冲器802和反相2:1多路复用器804，并且粗粒度延迟线212包括解码器806以基于m的值选择性地控制多路复用器804。
在图8的实例中，解码器806基于m的值向一个多路复用器804输出逻辑1，并且向剩余的多路复用器804输出逻辑0。
在第一实例中，m=1，并且解码器806向多路复用器804-1输出逻辑1，并向多路复用器804-2至804-k输出逻辑0。这使得多路复用器804-1将反相缓冲器802-1的输出反相以作为延迟的参考时钟108。在该实例中，细延迟导向202被反相两次，从而具有与细延迟导向202相同的极性，并且被一个反相缓冲器802和一个多路复用器804延迟相位。
当m=1时不使用多路复用器804-2至804-k的输出。
在第二实例中，m=2，并且解码器806向多路复用器804-2输出逻辑1，并向剩余的多路复用器804-1和804-3至804-k输出逻辑0。这使得多路复用器804-2将反相缓冲器802-1的输出反相，并使得多路复用器804-1将多路复用器804-2的输出反相并输出以作为延迟的参考时钟108。在该实例中，细延迟导向202被反相4次，从而具有与细延迟导向202相同的极性，并且被两个反相缓冲器802和两个多路复用器804延迟相位。
当m=2时不使用多路复用器804-3至804-k的输出。
在第三实例中，m=3，并且解码器806向多路复用器804-3输出逻辑1，并向剩余的多路复用器804-1、804-2和804-4至804-k输出逻辑0。这使得 多路复用器804-3将反相缓冲器802-2的输出反相，多路复用器804-2将多路复用器804-3的输出反相并输出，并且多路复用器804-1将多路复用器804-2的输出反相并输出以作为延迟的参考时钟108。在该实例中，细延迟导向202被反相6次，从而具有与细延迟导向202相同的极性，并且被三个反相缓冲器802和三个多路复用器804延迟相位。
当m=3时不使用多路复用器804-4至804-k的输出。
基于本文的描述，相关领域的技术人员将理解对于其它m值延迟元件112-1至112-k的操作。
在图8中，每个粗粒度延迟元件212-1至212-k提供的延迟基本上彼此相等，并且基本上向粗粒度延迟线212的输出贡献延迟的所有逻辑电路均包含在粗粒度延迟元件112中。如下面进一步描述的，对延迟线102的校准基本上补偿了影响粗粒度延迟元件112的PVT变化。
可以将每个细粒度延迟元件110实现为提供第二延迟元件中的一个的延迟的约1/8（其响应于PVT变化可以在约1/5到1/10之间变化）的延迟。
可以将每个细粒度延迟元件110实现为具有例如小于约20皮秒（ps）（其可以由于PVT变化而在约8ps和15ps之间变化）的延迟。然而，细粒度延迟元件110的延迟不限于这些实例。
可以将每个粗粒度延迟元件112实现为具有例如约130ps（其可以由于PVT变化而改变）的延迟。
细粒度延迟元件110和粗粒度延迟元件112的延迟不限于本文中的实例。
可以校准延迟线102以补偿延迟的变化。
可以将如在上述一个或多个实例中描述的数字控制延迟线102和数字控制器104实现为数字延迟锁定环（DLL）。可以将本文公开的DLL实现为主DLL以校准延迟线102。可以将本文公开的DLL实现为从DLL以基于由具有相似实现的延迟线的主DLL提供的校准参数来操作延迟线102。
图9是数字DLL900的框图，该数字DLL900包括如图2中所示的数字控制延迟线102和数字控制器104，并且还包括相位检测器902。在图9中，将延迟的参考时钟108示为反馈参考时钟908，并且将相位检测器902实现为生成对参考时钟106和反馈参考时钟908之间的相位差的指示904。
可以将相位检测器902实现为基于参考时钟106和反馈参考时钟908的到达时间来生成指示904，其中参考时钟106和反馈参考时钟908的到达时间可以基于时钟的上升和/或下降沿。
可以将相位检测器902实现为生成作为两个状态中的一个的指示904。第一状态，此处示为“向上”，可以对应于参考时钟106超前于延迟的参考时钟108，并且可以用于指示需要增加延迟线102的延迟。第二状态，此处示为“向下”，可以对应于参考时钟106滞后于延迟的参考时钟108，并且可以用于指示需要减少延迟线102的延迟。
可以将数字控制器104实现为调整n和m，以将参考时钟106的上升沿和从参考时钟106的先前周期生成的反馈参考时钟908的上升沿基本上对准。在这样的对准中，n和m表示或对应于参考时钟106的周期，并且可以被输出至诸如在下述一个或多个实例中描述的从延迟线。
可以将指示904的分辨率定义为细粒度延迟元件110的延迟，而不是如传统数字DLL情况中那样定义为粗粒度延迟元件112的延迟。细粒度延迟元件110的延迟可以等于或好于模拟DLL的分辨率。
细延迟导向电路210可以包括可以向参考时钟106给出延迟的固有电阻和固有电容，包括没有任何一个细粒度延迟元件110耦合到节点602的情况。该固有的电阻和电容可以产生于输入缓冲器电路610、输出缓冲器电路612和/或其它电路。
DLL900可以包括初始细延迟电路906以取消或补偿细延迟导向电路210的这种固有的电阻和电容。初始细延迟电路906可以包括与细延迟导向电路210的电路相似的电路，诸如下面参照图10所描述的。
图10是初始细延迟电路906的示例性实现的框图，该初始细延迟电路906包括可以分别与图6中的细延迟导向电路102的输入缓冲器电路610和输出缓冲器电路612相似或相同的缓冲器电路910和912。初始细延迟电路906可以包括开关电路914-1至914-i，其中开关电路914-1至914-i中的每一个可以包括与图6中的开关控制电容器电路110-1至110-i的开关电路相似或相同的开关电路。
初始细延迟电路906和细延迟导向电路102之间的相似性可以帮助维持针对PVT变化的精确性。
图11是数字控制器104的框图，该数字控制器104包括计数器1104以基于图9的相位差指示904来进行递增和递减。
数字控制器104可以包括随时间评估相位差指示904的决定模块1102，该决定模块可以包括积分函数。可以将数字控制器104实现为基于该评估选择性地递增和递减计数器1104。
可替换地，可以将计数器1104实现为直接响应于相位差指示904的向上和向下指示来进行递增和递减。
控制器104可以包括异步状态机，并且可以包括有限状态机（FSM）。
可以将计数器1104实现为在达到计数阈值时输出进位指示1106。该计数阈值可以对应于细粒度延迟元件110和粗粒度延迟元件112之间的转换因子。
计数器1004可以是可配置的以诸如为了适应多个转换因子，在多个可选择阈值中的一个阈值处生成进位1006，多个转换因子可以包括但不限制于每4、5、6、7或8个。响应于可以由PVT变化引起的转换因子的改变，进位1106可以被重新配置。
数字控制器104可以包括第二计数器1108以基于进位指示1106进行递增和递减。
可以将数字控制器104实现为基于计数器1104控制使能或选择的细粒度延迟元件110的数量n，以及基于计数器1108控制使能或选择的粗粒度延迟元件112的数量m。
计数器1104可以包括3位可变计数器，而计数器1108可以包括6位计数器，如图11中所示的。然而，计数器1104和1108不限于图11中的实例。
在图9和图11中，数字控制延迟线102、相位检测器902、计数器1104和1108以及决定模块1002的组合在此被称为第一校准环，以校准或确定对应于参考时钟106的周期的n和m的值。
DLL可以包括第二校准环，以基于一个或多个细粒度延迟元件110和一个或多个粗粒度延迟元件112的所测量的延迟，来确定细粗转换因子P，诸如下面参照图12和13所描述的。
图12是图11中所示的数字控制器104的框图，该数字控制器104还 包括第二校准环1202的概念性表示，以确定1204处所示的细粗转换因子P。转换因子P可以用于配置计数器1104的进位阈值。
图13是第二校准环1202的示例性实现的框图，该第二校准环1202包括计数器1302以对细粗转换因子P的值进行递增和/或递减。计数器1302可以对应于图11的计数器1104，或者可以被实现为另一计数器。
在细粗转换因子P的校准期间，将参考时钟106提供给细延迟导向电路210以生成到相位检测器902的反馈参考时钟1304。还将参考时钟106提供给初始细延迟电路906以及粗粒度延迟线212以向相位检测器902提供参考时钟1306。
同样在细粗转换因子P的校准期间，可以将m设置为1，可以将P初始化为0，并且相位检测器902可以调整P以将参考时钟1304的上升沿和从参考时钟106的先前周期生成的反馈参考时钟1302的上升沿基本上对准。在这样的对准中，P表示或对应于其组合延迟基本上等于细粒度延迟元件112的延迟的细粒度延迟元件110的数量。
可以将校准后的n、m和/或P的值提供给一个或多个从延迟线，诸如下面参照图14所描述的。
图14是系统1400的框图，该系统1400可以包括基于处理器的系统。
系统1400可以包括子系统1402和1404，子系统中的每一个对应于但不限于集成电路、集成电路管芯或芯片、电路板、计算机系统的物理设备和/或其部分。
子系统1402可以包括功能系统1406，该功能系统1406可以包括集成电路逻辑和/或处理器。子系统1402还可以包括输入/输出（I/O）接口1408以在功能系统1406和子系统1404之间连接。
子系统1404可以包括例如动态随机存取存储器（DRAM），并且可以包括异步DRAM。
可以将子系统1404实现为发送数据1410及相关联的选通时钟1412。可以在选通时钟1412的上升和下降沿发生发送数据1410的数据转换，这被称为双倍数据速率（DDR）。
I/O接口1408可以包括接收器1414以对数据1410进行采样。可以控制接收器1414的定时以使得在数据转换之间对数据1410进行采样，该数 据转换被称为数据1410眼（an eye of data）的中心。可以由下面所描述的从数字DLL1416来控制接收器1414的定时。
I/O接口1408可以包括发送器1418以将数据1420作为数据1422发送到子系统1404。可以控制发送器1418的定时以使得数据1422眼基本上以发送时钟1424的转换处为中心，以允许子系统1404基于发送时钟1424来对发送数据1422进行采样。可以由下面所描述的从数字DLL1426来控制发送器1418的定时。
I/O接口1408可以包括时钟生成器1428以从系统时钟1430生成参考时钟106。
I/O接口1408可以包括主数字DLL1432以针对参考时钟106的周期校准n、m和P的值，诸如在本文的一个或多个实例中所描述的。可以将从DLL1416和1426实现为基于n、m和P的值以及相应的相位控制1417和1427来生成相应的时钟1415和1425。
可以将从数字DLL1416和1426实现为从主数字DLL1432连续地或不时地（其可以是周期的或预定的）接收更新的n、m和P的值。可以同步地或异步地提供更新的n、m和P的值。
可以将主数字DLL1432实现为连续地运行，并且可以在n和m的校准以及P的校准之间切换。
可替换地，可以不时地使能主数字DLL1432以校准P、n和m，并且可以在其它时候禁用主数字DLL1432。
主数字DLL1432可以在连续操作时消耗具有相似分辨率的模拟主DLL的约1/30的电力，并且可以在不时地被禁止操作时消耗更少的电力。
主数字DLL1432可以包括定时器电路以基于时间表来开启和关闭内部时钟。当内部时钟关闭时，将校准后的n、m和P的值保持在计数器寄存器中，并且通过数字DLL的电流可以接近泄露电流。
可以将定时器实现为利用例如高达100%、50%、25%、10%、1%或更少的开/关时间比来控制内部时钟。例如，可以将定时器实现为关闭内部时钟5微秒的周期，并且开启内部时钟50纳秒的周期。
可以将主数字DLL1432实现为每秒执行约200,000次更新。
下面参照图15和图16描述本文公开的校准数字可控延迟线的方法。
图15是校准第一延迟元件的数量P，以使得针对该第一延迟元件的数量P，组合延迟基本上等于第二延迟元件中的一个的延迟的方法1500的流程图。
在1502，利用第二延迟元件中的一个延迟第一参考时钟以生成第二参考时钟。
在1504，利用P个第一延迟元件延迟第一参考时钟以生成反馈时钟。
在1506，将第二参考时钟和反馈时钟的相位进行比较。该比较可以包括检查状态转换，诸如上升或下降沿，并且可以包括基于状态转换来检测最先到达。
在1508，当反馈时钟超前于第二参考时钟时，处理进行至1510，其中对P进行递增以增加延迟线的延迟。
在1508，当反馈时钟滞后于第二参考时钟时，处理进行至1512，其中对P进行递减以减少延迟线的延迟。
如在1516处示出的，可以继续校准P。P的校准可以持续一段时间，该段时间可以是预定的时间段。
在1514处，当P的校准结束时，可以使用P来校准n和m，诸如下面参照图16所描述的。
图16是校准第一延迟元件的数量n和第二延迟元件的数量m，以使得针对该第一延迟元件的数量n和第二延迟元件的数量m，组合延迟对应于参考时钟的周期的方法1600的流程图。
在1602，可以将n初始化为0，并且可以将m初始化为非负整数{0，1，2,…}。
在1604，利用n个细粒度延迟元件和m个粗粒度延迟元件来延迟参考时钟以生成反馈时钟。
在1606，将参考时钟和反馈时钟的相位进行比较。该比较可以包括检查状态转换，诸如上升或下降沿，并且可以包括基于状态转换来检测最先到达。
该比较可以包括将反馈时钟的前沿和参考时钟的随后周期的前沿进行比较，以计算相对于参考时钟周期的n和m。
在1608，当反馈时钟超前于参考时钟时，处理进行至1610以增加延迟 线的延迟。
在1610，当n小于P-1时，在1610处对n进行递增。
在1610，当n等于P-1时，对m进行递增并且在1614处将n重置为0。
返回1608，当反馈时钟滞后于参考时钟时，处理进行至1616以减少延迟线的延迟。
在1616，当n大于0时，在1618处对n进行递减。
在1616，当n等于0时，在1620处对m进行递减并且将n设置为P-1。
如在1624处所示出的，可以继续校准n和m。n和m的校准可以持续一段时间，该段时间可以是预定的时间段。
在1622处，当n和m的校准结束时，可以在1626处将校准后的P、n和m的值输出诸如到从延迟线。
本文公开的一个或多个特征可以实现在硬件、软件、固件及其组合中，包括分立和集成电路逻辑、专用集成电路（ASIC）逻辑和微控制器，并且可以被实现为专用领域集成电路封装的部分和/或集成电路封装的组合。
在示出了功能、特征及其关系的功能构造框的帮助下在本文中公开了方法和系统。为了便于描述，在本文中任意地定义了这些功能构造框的至少一些边界。只要适当地执行该特定的功能及其关系，就可以定义可替换的边界。
尽管在本文中公开了各种实施例，但是应当理解，仅以实例的方式而非限制的方式呈现了这些实施例。相关领域技术人员将理解，在不偏离本文公开的方法和系统的精神和范围的情况下，可以进行形式和细节上的各种改变。因此，权利要求的宽度和范围不应被本文的任何一个示例性实施例限制。
Claims (15)
1.一种系统，其特征在于，包括：
数字可控延迟线，其包括多个第一延迟元件和多个第二延迟元件，每个所述第一延迟元件提供第一延迟量，每个所述第二延迟元件提供大于所述第一延迟量的第二延迟量；以及
数字控制器，其用于使所选数量的所述第一延迟元件和所述第二延迟元件参与以所述第一延迟量的增量控制所述延迟线的延迟。
2.根据权利要求1所述的系统，其特征是，所述第一延迟量小于约20皮秒。
3.根据权利要求1所述的系统，其特征是，所述数字控制器被实现为校准第一延迟元件的数量P，以使得针对所述第一延迟元件的数量P，组合延迟基本上等于所述第二延迟元件中的一个的延迟；以及校准第一延迟元件的数量n和第二延迟元件的数量m，以使得针对所述第一延迟元件的数量n和所述第二延迟元件的数量m，组合延迟对应于参考时钟的部分。
4.根据权利要求3所述的系统，其特征是，所述数字控制器包括：
第一计数器，用于在n和m的校准期间对n进行递增和递减；
第二计数器，用于响应于来自所述第一计数器的进位指示来对m进行递增和递减；以及
第三计数器，用于在P的校准期间对P进行递增和递减；以及
相位检测器，用于检测应用于所述延迟线的时钟和由所述延迟线延迟的时钟之间的相位差，并且基于所述相位差向所述第一计数器和所述第三计数器输出递增和递减控制。
5.根据权利要求1所述的系统，其特征是：
每个所述第一延迟元件包括电容器和用于将所述电容器耦合至所述延迟线的开关；
所述延迟线包括电阻；以及
所述第一延迟量是由开关耦合的第一延迟元件的阻容（RC）负载提供的。
6.根据权利要求1所述的系统，其特征是：
每个所述第二延迟元件包括缓冲器和多路复用器；
所述缓冲器彼此串联耦合；以及
所述多路复用器的至少一个子集是可控的以输出下列中的一个：
相应的第二延迟元件的反相缓冲器的输出，以及
相邻的第二延迟元件的多路复用器的输出。
7.根据权利要求4所述的系统，其特征是：
基本上向应用于所述延迟线的参考时钟贡献延迟的所有逻辑电路均包含在所述第一延迟元件和所述第二延迟元件中；以及
对P、n和m的所述校准基本上补偿了影响所述第一延迟元件和所述第二延迟元件的工艺、电压和温度变化。
8.一种系统，其特征在于，包括：
主延迟锁定环，其包括
数字可控延迟线，其包括多个第一延迟元件和多个第二延迟元件，每个所述第一延迟元件提供第一延迟量，每个所述第二延迟元件提供大于所述第一延迟量的第二延迟量；以及
数字控制器，其用于使所选数量的所述第一延迟元件和所述第二延迟元件参与以所述第一延迟量的增量控制所述延迟线的延迟；以及
从延迟锁定环，其用于至少部分地基于所述主延迟锁定环的数字校准参数来生成从时钟；以及
通信电路，其用于至少部分地基于所述从时钟来传输数据。
9.根据权利要求8所述的系统，其特征是，还包括：
集成电路设备，其包括所述主延迟锁定环、所述从延迟锁定环、所述 通信电路以及用于通过所述通信电路通信的数据处理系统。
10.根据权利要求9所述的系统，其特征是，所述数据处理系统包括处理器。
11.根据权利要求8所述的系统，其特征是，还包括：
电路板，其包括所述主延迟锁定环、所述从延迟锁定环、所述通信电路、存储器以及用于通过所述通信电路与所述存储器通信的处理器。
12.根据权利要求8所述的系统，其特征是，所述第一延迟量小于约20皮秒。
13.根据权利要求8所述的系统，其特征是，所述数字控制器被实现为校准第一延迟元件的数量P，以使得针对所述第一延迟元件的数量P，组合延迟基本上等于所述第二延迟元件中的一个的延迟；以及校准第一延迟元件的数量n和第二延迟元件的数量m，以使得针对所述第一延迟元件的数量n和所述第二延迟元件的数量m，组合延迟对应于参考时钟的部分。
14.根据权利要求13所述的系统，其特征是，所述数字控制器包括：
第一计数器，用于在n和m的校准期间对n进行递增和递减；
第二计数器，用于响应于来自所述第一计数器的进位指示来对m进行递增和递减；以及
第三计数器，用于在P的校准期间对P进行递增和递减；以及
相位检测器，用于检测应用于所述延迟线的时钟和由所述延迟线延迟的时钟之间的相位差，并且基于所述相位差向所述第一计数器和所述第三计数器输出递增和递减控制。
15.根据权利要求8所述的系统，其特征是：
每个所述第一延迟元件包括电容器和用于将所述电容器耦合至所述延迟线的开关；
所述延迟线包括电阻；以及
所述第一延迟量是由开关耦合的第一延迟元件的阻容（RC）负载限定的。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/078,609 | 2011-04-01 | ||
| US13/078,609 US8564345B2 (en) | 2011-04-01 | 2011-04-01 | Digitally controlled delay lines with fine grain and coarse grain delay elements, and methods and systems to adjust in fine grain increments |
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| Publication Number | Publication Date |
|---|---|
| CN203340049U true CN203340049U (zh) | 2013-12-11 |
Family
ID=46926392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (6)
| Country | Link |
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| US (1) | US8564345B2 (zh) |
| JP (1) | JP6049688B2 (zh) |
| CN (1) | CN203340049U (zh) |
| DE (1) | DE112012001545B4 (zh) |
| TW (1) | TWI514773B (zh) |
| WO (1) | WO2012135102A2 (zh) |
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- 2012-03-26 JP JP2014502655A patent/JP6049688B2/ja not_active Expired - Fee Related
- 2012-03-26 DE DE112012001545.2T patent/DE112012001545B4/de active Active
- 2012-03-28 TW TW101110862A patent/TWI514773B/zh not_active IP Right Cessation
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| TW201308904A (zh) | 2013-02-16 |
| DE112012001545B4 (de) | 2019-05-23 |
| US20120249200A1 (en) | 2012-10-04 |
| WO2012135102A2 (en) | 2012-10-04 |
| JP6049688B2 (ja) | 2016-12-21 |
| US8564345B2 (en) | 2013-10-22 |
| WO2012135102A3 (en) | 2012-12-27 |
| TWI514773B (zh) | 2015-12-21 |
| JP2014514829A (ja) | 2014-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20131211 Termination date: 20180401 |
|
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