CN101577543A - 延迟线校准机构及相关的多时钟信号产生器 - Google Patents

Abstract

本发明提供了一种延迟线校准机构及相关的多时钟信号产生器。该校准机构包括一延迟线、一相位检测器及一控制器。延迟线接收输入脉冲、校准脉冲、第一延迟选择信号及第二延迟选择信号，根据第一延迟选择信号将输入脉冲延迟一时间长度以输出一延迟脉冲，或根据第二延迟选择信号将校准脉冲延迟一校准时间长度以输出一延迟校准脉冲。控制器产生该输入脉冲、该校准脉冲、一参考脉冲、该第一延迟选择信号，并根据一相位差值信号来产生该第二延迟选择信号。相位检测器用来通过比较延迟校准脉冲与参考脉冲，产生指示延迟校准脉冲与参考脉冲之间的相位差值信号。本发明的延迟线校准机构能实现线上校准，且降低电路设计的复杂度、电路布局面积及功耗。

Description

延迟线校准机构及相关的多时钟信号产生器

技术领域

本发明是揭露一种延迟线校准机构，尤指一种具有简化的电路架构的延迟线校准机构及相关的多时钟信号产生器。

背景技术

延迟线(Delay Line)常用于许多种类的电子应用产品以产生准确的延迟。延迟锁定回路(Delay-Locked Loop，DLL)与具有校准功能的延迟线为两种主要的实施方式。为了校准延迟线，需要使用一复制延迟线(Replica Delay Line)，并以一相位检测器将该复制延迟线的输出信号的相位与一参考时钟的相位加以比较，再以一延迟控制电路根据相位检测器所检测的相位差来控制该复制延迟线的延迟量。当该复制延迟线的输出信号与该参考时钟的相位吻合(Phase-Matched)时，即决定出校准量。在此机制下，被校准的延迟线与该复制延迟线是理想上被假设为完全相同；然而实际上，被校准的延迟线与该复制延迟线之间存在有不匹配(mismatch)，此不匹配现象更会造成大量的抖动(Jitter)。再者，该复制延迟线会增加电路布局面积及功率消耗。

延迟线是由逻辑电路所组成，这些逻辑电路包括主动元件及被动元件，用来提供延迟给输入的时钟。然而，在环境条件(例如温度、供应电压、工艺、以及元件本身的老化现象)的变异下，每一电路元件所提供的延迟量会有程度不一的差异。由于延迟线是被预设为可提供准确的延迟量，当延迟量不准确时，将可能造成电子系统内部的损坏。因此，延迟线需要具有自我校准的功能以适应不同的环境条件变化，以使延迟线在使用期间内可持续保持正常运作。再者，延迟线也需要具备可在电子系统正常运作的情况下自我校准的功能，如此一来，电子系统便不需要被迫进入离线状态才能进行延迟线的校准。

发明内容

有鉴于此，本发明的目的之一是提供一种可省略复制延迟线的延迟线校准机构，并具备线线上(on-line)自我校准的功能，可提供精确的延迟，并可降低电路布局面积及功率消耗。

本发明的第一实施例是揭露一延迟线校准机构。所述延迟线校准机构是包括一延迟线、一控制器、及一相位检测器。所述延迟线是用来接收一输入脉冲、一校准脉冲、一第一延迟选择信号及一第二延迟选择信号。所述延迟线是用来根据所述第一延迟选择信号将所述输入脉冲延迟一延迟时间长度，以输出一延迟脉冲，并根据所述第二延迟选择信号将所述校准脉冲延迟一校准延迟时间长度，以输出一延迟校准脉冲。所述控制器是用来产生所述输入脉冲、所述校准脉冲、一参考脉冲及所述第一延迟选择信号，并根据一相位差值信号产生所述第二延迟选择信号。所述相位检测器是用来比较所述延迟校准脉冲与所述参考脉冲，以产生所述相位差值信号，其中所述相位差值信号是用来指示所述延迟校准脉冲与所述参考脉冲之间的相位差。

本发明的第二实施例是揭露一种延迟线校准机构。所述延迟线校准机构包括一第一延迟线、一第二延迟线、一相位检测器及一控制器。所述第一延迟线是用来接收一第一脉冲及一第一延迟选择信号，根据所述第一延迟选择信号将所述第一脉冲延迟一第一延迟时间长度，以输出一第一延迟脉冲。所述第二延迟线是用来接收一第二脉冲及一第二延迟选择信号，根据所述第二延迟选择信号将所述第二脉冲延迟一第二延迟时间长度，以输出一第二延迟脉冲。所述相位检测器是用来比较所述第一延迟脉冲与所述第二延迟脉冲来产生一相位差值信号。所述相位差值信号是用来指出所述第一延迟脉冲及所述第二延迟脉冲之间的相位差。所述控制器是用来产生所述第二延迟选择信号，并根据所述相位差值信号产生所述第一延迟选择信号。

本发明的第三实施例揭露一多时钟信号产生器。所述多时钟信号产生器包括一第一延迟线、多个延迟线、一相位检测器及一控制器。所述第一延迟线是用来接收一第一脉冲，并输出一第一延迟脉冲。所述多个延迟线各接收一脉冲及一延迟选择信号，并各自根据对应的延迟选择信号输出一延迟脉冲。所述相位检测器是用来将所述第一延迟脉冲与所述些延迟脉冲的其中之一做比较，以产生指示所述第一延迟脉冲与所述延迟脉冲间的差值的一相位差值信号。所述控制器是用来根据所述相位差值信号产生所述多个延迟选择信号。

本发明实施例的延迟线校准机构可以实现线上校准(On-line Calibration)，并同时降低电路设计的复杂度、电路布局面积、及功率消耗。

附图说明

图1为根据本发明的第一实施例所揭露的延迟线校准机构的示意图；

图2为图1所示的延迟线校准机构的波形运作一实施例的示意图；

图3为根据本发明的第二实施例所揭露的一延迟线校准机构的示意图；

图4为图3所示的校准运作的波形一实施例的示意图；

图5为根据本发明的第三实施例所揭露的一延迟线校准机构的示意图；

图6为根据本发明的第四实施例所揭露的一多时钟信号产生器的示意图。

附图标号

100、300、500、600                   控制器

110、310、311、510、511、610a、610b、延迟线

610c、...、610n

120                                  开关

130、330、530、630                   相位检测器

520、620                             多工器

具体实施方式

请参阅图1，其为本发明的一实施例所揭露的一延迟线校准机构10的示意图。延迟线校准机构10包括一控制器100、一延迟线110、一开关120及一相位检测器(Phase Detector，PD)130。控制器100是产生一输入脉冲、一校准脉冲及一参考脉冲。延迟线110是接收该输入脉冲或该校准脉冲，并对应地输出一延迟脉冲或一延迟校准脉冲。相位检测器130是具有一第一输入端PDIN1及一第二输入端PDIN2，并经由第一输入端PDIN1接收该参考脉冲。为了控制延迟线110的延迟，控制器100也输出一第一延迟选择信号及一第二延迟选择信号，该第一延迟选择信号是用来在该输入脉冲输入延迟线110的期间控制延迟线110的延迟量，而该第二延迟选择信号是用来在该校准脉冲输入延迟线110的期间控制延迟线110的延迟量。如此一来，延迟线110可根据该第一延迟信号来将该输入脉冲延迟一延迟时间长度，进而输出一延迟脉冲，或是根据该第二延迟选择信号来将该校准脉冲延迟一校准延迟时间长度，以输出一延迟校准脉冲。开关120可用来将该延迟脉冲输出为一时钟输出信号CLOCK OUTPUT，或将该延迟校准脉冲传输至相位检测器130的第二输入端PDIN2。开关120可受一开关控制信号SW_CTL控制。相位检测器130是通过比较该延迟校准脉冲与该参考脉冲来产生一相位差值信号PD_OUT。接着，控制器100是根据相位差值信号PD_OUT来调整延迟线110的延迟。在到达相位检测器130之前，该参考脉冲也可先经过一虚拟(dummy)延迟线(图中未显示)，以排除延迟线110的内部延迟(Intrinsic Delay)，其中该虚拟延迟线的延迟量是被设定为零。该第一延迟选择信号及该第二延迟选择信号是可来自于同一延迟选择信号DEL_SEL，例如，延迟选择信号DEL_SEL在正常运作周期时是用来做为第一延迟选择信号，而在校准运作周期时则作为第二延迟选择信号。同样地，该输入脉冲与该校准脉冲也可来自于一脉冲信号IN，例如，脉冲信号IN的第一个脉冲是作为该输入脉冲，而第二个脉冲则作为该校准脉冲。

请结合参阅图1和图2，其中图2为图1所示的延迟线校准机构的运作波形示意图。在时间点t1，延迟选择信号DEL_SEL是处于一正常运作周期，且脉冲信号IN提供一输入脉冲至延迟线110。延迟线110将输入脉冲延迟一延迟时间长度DS0，在时间点t1a(约等于时间点t1加上延迟时间长度DS0)时产生一延迟脉冲。由于开关控制信号SW_CTL此时并未处于使能(active)状态，延迟线110的输出端是连接至延迟线校准机构10的输出，因此在时间点t1a时，延迟脉冲是作为延迟线校准机构10的时钟输出信号CLOCK OUTPUT。在时间点t2时，延迟选择信号DEL_SEL是进入一校准运作周期，开关控制信号SW_CTL处于使能状态而控制开关120将延迟线110的输出端连接至相位检测器130的输入端PDIN2，且延迟线110的延迟量被设定为一校准延迟时间长度DS1。脉冲信号IN是产生一校准脉冲，于时间点t3时传输至延迟线110，经过校准延迟时间长度DS1的延迟后形成一延迟校准脉冲，经由开关120传输至相位检测器130。因此，在校准运作期间内，延迟线校准机构10并不会产生时钟输出。相位检测器130是将该延迟校准脉冲与该参考脉冲加以比较，得出一相位差。根据该相位差以及校准脉冲与参考脉冲之间的相位差，可决定该延迟线110中延迟单元(delay cell)的长度与校准延迟时间长度DS1的关系。举例来说，当相位检测器130检测到的相位差等于零时，延迟线110所提供的延迟长度即等于校准脉冲与参考脉冲之间的相位差，控制器100便可决定出延迟线110中延迟单元(delay cell)的实际长度，以对延迟线110进行校准。接着，在时间点t4，延迟选择信号DEL_SEL再次进入正常运作周期，且开关控制信号SW_CTL也进入未使能状态。在时间点t5，另一输入脉冲是被经过校准的延迟线110所延迟，并在时间点t5a时被输出为时钟输出信号CLOCK OUTPUT。因为在校准运作周期(也即时间点t2至t4之间)，延迟线110已经过校准，环境条件变异所带来的影响经过补偿，故在时间点t5a输出的时钟输出信号CLOCK OUTPUT会较准确；这些环境条件包括温度、供应电压、工艺、及元件老化现象等。

虽然在图2所示的实施例中，控制器100是交替地产生输入脉冲与校准脉冲，然而本发明的技术特征并不限于此。在本发明的其他实施例中，输入脉冲与校准脉冲可具有不同的时间长度，正常运作周期的长度可较校准运作周期为长，且控制器100可在产生多个输入脉冲的后才产生一个校准脉冲。再者，只要输入脉冲与校准脉冲是相互不重叠(non-overlapped)，延迟线校准机构10即可实现线上校准(On-line Calibration)，并同时降低电路设计的复杂度、电路布局面积、及功率消耗。

在延迟线校准机构10中，延迟线110是包括一第一输入节点、一第二输入节点及一输出节点；其中该第一输入节点是用来接收输入脉冲与校准脉冲(IN)，该第二输入节点是用来接收该第一延迟选择信号及该第二延迟选择信号(DEL_SEL)，且该输出节点是用来输出该延迟脉冲与该延迟校准脉冲。然而，在本发明的其他实施例中，延迟线110可包括一第一输入节点、一第二输入节点、一第三输入节点、一第四输入节点、一第一输出节点及一第二输出节点；其中该第一输入节点是用来接收该输入脉冲，该第二输入节点是用来接收该第一延迟选择信号，该第三输入节点是用来接收该校准脉冲，该第四输入节点是用来接收该第二延迟选择信号，该第一输出节点是用来输出该延迟脉冲，该第二输出节点是用来输出该延迟校准脉冲。该第一、第二、第三、及第四输入节点是耦接于控制器100，该第一输出节点是耦接于延迟线校准机构10的时钟输出端及相位检测器130，且该第二输出节点是耦接于相位检测器130。此实施例可省略开关120。再者，控制器100可不需要产生参考脉冲，可将延迟脉冲作为参考脉冲使用。图3即显示此类架构的一实施例。

请参阅图3，其为根据本发明的第二实施例所揭露的一延迟线校准机构的示意图。该延迟线校准机构是包括一第一延迟线310、一第二延迟线311、一控制器300及一相位检测器330。第一延迟线310是用来从控制器300接收一第一脉冲IN_0(例如上述的校准脉冲)及一第一延迟选择信号DEL_SEL_0，并根据第一延迟选择信号DEL_SEL_0来将第一脉冲IN_0延迟一第一延迟时间长度，以输出一第一延迟脉冲OUT_0。第二延迟线311是接收一第二脉冲IN_1(例如上述提及的输入脉冲)及一第二延迟选择信号DEL_SEL_1，并根据第二延迟选择信号DEL_SEL_1将第二脉冲IN_1延迟一第二延迟时间长度以输出一第二延迟脉冲OUT_1。第二延迟脉冲OUT_1除了输入至相位检测器330的外，也传输至输出节点，作为延迟线校准机构的输出时钟。相位检测器330是比较第一延迟脉冲OUT_0及第二延迟脉冲OUT_1，以产生指示第一延迟脉冲OUT_0与第二延迟脉冲OUT_1之间相位差的一相位差值信号PD_OUT。控制器300是产生第二延迟选择信号DEL_SEL_1，并根据相位差值信号PD_OUT来产生第一延迟选择信号DEL_SEL_0。

请参阅图4，其为图3所示的校准运作的波形一实施例的示意图。如图4所示，每一个第一输入脉冲IN_0在时相上是领先对应的第二输入脉冲IN_1一预定时间长度T，其中预定时间长度T并不必须为输入脉冲IN_0或IN_1的时间长度。为了找出第一延迟线310与/或第二延迟线311的延迟时间长度，首先，当第二延迟选择信号DEL_SEL_1选择一第二延迟时间长度X0时，第一延迟选择信号DEL_SEL_0是选择一第一延迟时间长度(X0+Y0)。根据检测的第一延迟脉冲OUT_0与第二延迟脉冲OUT_1之间的相位差，相位检测器330输出相位检测信号PD_OUT，此时相位检测信号PD_OUT是对应于一相位差。在下一校准循环中，控制器300选择一第二延迟时间长度X1，并根据第二延迟时间长度X1以及相位检测信号PD_OUT选择一第一延迟时间长度(X1+Y1)。延迟时间长度Y1的选择是为了减少第一延迟脉冲OUT_0与第二延迟脉冲OUT_1之间的相位差。如图4所示，此时第一延迟脉冲OUT_0与第二延迟脉冲OUT_1之间的相位差是小于前一校准循环时的相位差。控制器300接着持续根据相位检测信号PD_OUT来调整该第一延迟时间长度与/或该第二延迟时间长度。一旦第一延迟脉冲OUT_0与第二延迟脉冲OUT_1之间的相位差接近于零时，控制器300便可决定出预定时间长度T与延迟线的延迟时间长度之间的关系，得出一转换因子(Conversion Factor)，用来表示第一延迟线310需要使用几个延迟单元(Delay Cell)才能产生等同于预定时间长度T的延迟时间。如此一来，控制器300可使用该转换因子来准确地产生任何所需的延迟时间长度。

请参阅图5，其为根据本发明的第三实施例所揭露的一延迟线校准机构的示意图。延迟线校准机构是包括一第一延迟线510、一第二延迟线511、一控制器500及一相位检测器530。第一延迟线510是从控制器500接收一第一脉冲IN0及一第一延迟选择信号DEL_SEL_0，并根据第一延迟选择信号DEL_SEL_0来将第一脉冲IN_0延迟一第一延迟时间长度，以输出一第一延迟脉冲OUT_0。第二延迟线511是接收一第二脉冲IN_1及一第二延迟选择信号DEL_SEL_1，并根据第二延迟选择信号DEL_SEL_1来将第二脉冲IN_1延迟一第二延迟时间长度，以输出一第二延迟脉冲OUT_1。相位检测器530是通过比较第一延迟脉冲OUT_0与第二延迟脉冲OUT_1来产生一相位差值信号PD_OUT。控制器500是产生第二延迟选择信号DEL_SEL_1，并根据相位差值信号PD_OUT产生第一延迟选择信号DEL_SEL_0。本实施例所揭露的延迟线校准机构另包括一多工器520，用来选择性地于输出节点OUT输出第一延迟脉冲OUT_0或第二延迟脉冲OUT_1，作为延迟线校准机构的输出脉冲。

上述的各延迟线校准机构可作为一数字至时间转换器(Digital-to-TimeConverter)，并可用于锁相回路(phase locked loop)与时钟产生器。

请参阅图6，其为根据本发明的第四实施例所揭露的一多时钟信号产生器的示意图。该多时钟信号产生器是包括一第一延迟线610a，用来接收一第一脉冲IN_0与一第一延迟选择信号DEL_SEL_0，并输出一第一延迟脉冲OUT_0。该多时钟信号产生器另包括多个延迟线610b、610c、...、610n，且该些延迟线各接收脉冲IN_1、IN_2、...、IN_N的其中之一及延迟选择信号DEL_SEL_1、DEL_SEL_2、....、DEL_SEL_N的其中之一，并各自根据对应的延迟选择信号DEL_SEL_1、DEL_SEL_2、....、DEL_SEL_N来输出延迟脉冲OUT_1、OUT_2、...、OUT_N的其中之一。相位检测器630是比较该些延迟脉冲OUT_0、OUT_1、OUT2、...、OUT_N的其中之二以产生一相位差值信号PD_OUT。在图6所示的实施例中，相位检测器630是通过比较第一延迟脉冲OUT_0与多个延迟脉冲OUT_1、OUT_2、...、OUT_N的其中之一来产生相位差值信号PD_OUT，此时多工器620是根据一控制信号MUX_SEL选择性地传输延迟脉冲OUT_1、OUT_2、...、OUT_N的其中之一至相位检测器630，并将延迟脉冲OUT_1、OUT_2、...、OUT_N输出为一多时钟信号。控制器600是产生第一延迟选择信号DEL_SEL_0，并根据相位差值信号PD_OUT产生该些延迟选择信号DEL_SEL_1、DEL_SEL_2、...、DEL_SEL_N。脉冲IN_1是落后脉冲IN_0一时间长度T0，脉冲IN_2是落后脉冲IN_1一时间长度T1，...，而脉冲IN_0是落后脉冲IN_N一时间长度TN。因为该延迟线校准程序是相似于图3及图4的叙述，故不再在此加以赘述。

如以上所述，本发明所揭露的延迟线校准机构及相关的多时钟信号产生器是可线上运作(On-line Operation)而不需要特意在离线(Offline)状态下运作、可提供更精确的延迟、并可降低电路布局面积及功率消耗。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求书范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (13)

1.一延迟线校准机构，其特征在于，所述延迟线校准机构包括：

一延迟线，用来接收一输入脉冲、一校准脉冲、一第一延迟选择信号及一第二延迟选择信号；所述延迟线是用来根据所述第一延迟选择信号将所述输入脉冲延迟一延迟时间长度，以输出一延迟脉冲；并根据所述第二延迟选择信号将所述校准脉冲延迟一校准延迟时间长度，以输出一延迟校准脉冲；

一控制器，用来产生所述输入脉冲、所述校准脉冲、一参考脉冲、所述第一延迟选择信号、及根据一相位差值信号产生所述第二延迟选择信号；及

一相位检测器，用来比较所述延迟校准脉冲与所述参考脉冲以产生所述相位差值信号，其中所述相位差值信号是指示所述延迟校准脉冲与所述参考脉冲之间的差值。

2.如权利要求1所述的延迟线校准机构，其特征在于，所述延迟线校准机构还包括：

一开关，用来输出所述延迟脉冲，并将所述延迟校准脉冲传输至所述相位检测器。

3.如权利要求1所述的延迟线校准机构，其特征在于，所述延迟线是包括一第一输入端及一第二输入端，所述第一输入端是用来接收所述输入脉冲及所述校准脉冲，且所述第二输入端是用来接收所述第一延迟选择信号及所述第二延迟选择信号。

4.如权利要求1所述的延迟线校准机构，其特征在于，所述延迟线是包括一输出端，用来输出所述延迟脉冲及所述延迟校准脉冲。

5.如权利要求1所述的延迟线校准机构，其特征在于，所述输入脉冲与所述校准脉冲不重叠。

6.如权利要求1所述的延迟线校准机构，其特征在于，所述控制器是交替地产生所述输入脉冲及所述校准脉冲。

7.如权利要求1所述的延迟线校准机构，其特征在于，所述控制器是根据所述相位差值信号、所述校准脉冲、所述参考脉冲以及所述第二延迟选择信号来决定出所述延迟线实际提供的延迟量。

8.一种延迟线校准机构，其特征在于，所述延迟线校准机构包括：

一第一延迟线，用来接收一第一脉冲及一第一延迟选择信号，以及根据所述第一延迟选择信号将所述第一脉冲延迟一第一延迟时间长度，以输出一第一延迟脉冲；

一第二延迟线，用来接收一第二脉冲及一第二延迟选择信号，以及根据所述第二延迟选择信号将所述第二脉冲延迟一第二延迟时间长度，以输出一第二延迟脉冲；

一相位检测器，用来比较所述第一延迟脉冲与所述第二延迟脉冲来产生一相位差信号，所述相位差信号是指示所述第一延迟脉冲及所述第二延迟脉冲之间的相位差；及

一控制器，用来产生所述第二延迟选择信号，并根据所述相位差信号产生所述第一延迟选择信号。

9.如权利要求8所述的延迟线校准机构，其特征在于，所述延迟线校准机构还包括：

一多工器，用来选择性地输出所述第一延迟脉冲或所述第二延迟脉冲来作为一输出脉冲。

10.如权利要求8所述的延迟线校准机构，其特征在于，所述控制器是调整所述第一延迟选择信号以减少所述相位差。

11.如权利要求10所述的延迟线校准机构，其特征在于，当所述第一延迟脉冲与所述第二延迟脉冲之间的相位差是约为零时，所述控制器根据所述第一延迟选择信号与所述第二延迟选择信号之间的一差值来决定所述第一延迟线所提供的实际延迟量。

12.一多时钟信号产生器，其特征在于，所述多时钟信号产生器包括：

多个延迟线，各自接收一脉冲及一延迟选择信号，并各自根据所述延迟选择信号输出一延迟脉冲；

一相位检测器，用来比较所述些延迟线所输出的所述这些延迟脉冲的至少其中之二，以产生一相位差值信号，所述相位差值信号是指示至少所述两延迟脉冲间的差值；及

一控制器，用来根据所述相位差值信号产生所述这些延迟选择信号。

13.如权利要求12所述的多时钟信号产生器，其特征在于，所述多时钟信号产生器还包括：

一多工器，用来选择性地将所述这些延迟脉冲的至少其中之二传输至所述相位检测器，并将两个或以上的延迟脉冲输出为一多时钟信号。

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