CN110474633A - 用于产生时钟的方法和装置 - Google Patents

用于产生时钟的方法和装置 Download PDF

Info

Publication number
CN110474633A
CN110474633A CN201910043951.XA CN201910043951A CN110474633A CN 110474633 A CN110474633 A CN 110474633A CN 201910043951 A CN201910043951 A CN 201910043951A CN 110474633 A CN110474633 A CN 110474633A
Authority
CN
China
Prior art keywords
signal
delay
clock
pulse
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910043951.XA
Other languages
English (en)
Other versions
CN110474633B (zh
Inventor
金昇辰
李宗祐
赵敏揆
韩秉基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110474633A publication Critical patent/CN110474633A/zh
Application granted granted Critical
Publication of CN110474633B publication Critical patent/CN110474633B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/104—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional signal from outside the loop for setting or controlling a parameter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一种时钟产生装置包括：脉冲发生器，被配置为使用参考时钟信号产生脉冲信号和选择信号；延迟线电路；开关；以及控制器。延迟线电路选择脉冲信号或者延迟路径的输出处的延迟时钟信号的反馈部分作为延迟路径的输入信号，其中，所述选择基于选择信号；以及由此产生延迟时钟信号。开关将第一电压或第二电压切换到延迟线电路以用于延迟线电路进行操作，其中，第一电压还向脉冲发生器供电。第二电压是基于参考时钟信号和延迟时钟信号之间的相位差产生的。控制器基于延迟时钟信号的频率产生开关控制信号。

Description

用于产生时钟的方法和装置
相关申请的交叉引用
本申请要求2018年5月9日向韩国知识产权局递交的韩国专利申请No.10-2018-0053206的权益，将其公开通过引用全部合并在此。
技术领域
本发明构思一般地涉及时钟产生，更具体地，涉及用于根据参考时钟信号产生期望时钟信号的方法和装置。
背景技术
涉及数字信号的处理的集成电路操作可以与时钟信号同步。集成电路还可以使用时钟信号来处理模拟信号，例如射频(RF)范围内的信号。当集成电路处理的信号的频率和量增加时，可以利用更高频率的时钟信号来执行处理操作。如果时钟信号中产生时钟抖动，则这可能使集成电路的高速操作变差。
发明内容
本发明构思提供了一种用于通过防止可能导致抖动的噪声效应来产生具有减少的抖动的时钟的方法和装置。
根据本发明构思的一方面，提供了一种时钟产生装置，包括：脉冲发生器，被配置为使用参考时钟信号产生脉冲信号和选择信号；延迟线电路；开关；以及控制器。延迟线电路被配置为选择脉冲信号或者延迟路径的输出处的延迟时钟信号的反馈部分作为延迟路径的输入信号，其中，所述选择基于选择信号；以及由此产生延迟时钟信号。开关被配置为基于开关控制信号将第一电压或第二电压切换到所述延迟线电路以用于所述延迟线电路的操作，其中，所述第一电压还向所述脉冲发生器供电，并且所述第二电压是基于所述参考时钟信号和所述延迟时钟信号之间的相位差产生的。控制器被配置为基于所述延迟时钟信号的频率产生所述开关控制信号。
根据本发明构思的另一方面，提供了一种时钟产生装置，包括：脉冲发生器，被配置为产生包括与参考时钟信号的边沿同步的注入脉冲的脉冲信号；包括一系列延迟单元的延迟线电路，每个延迟单元提供基于控制电压和延迟控制信号而变化的延迟，并且被配置为周期性地延迟注入脉冲以产生延迟时钟信号；以及控制器。所述控制器被配置为：在控制电压为第一电压的时间段中,调整延迟控制信号，直到延迟时钟信号的频率与目标频率之间的频率误差落入预定范围内，第一电压也向所述脉冲发生器供电；以及此后，在控制电压是基于所述参考时钟信号和所述延迟时钟信号之间的相位差产生的第二电压的时间段期间，将所述延迟控制信号保持在上次调整值，使得所述延迟时钟信号的频率向所述目标频率进一步调整。
根据本发明构思的另一方面，提供了一种产生时钟的方法，该方法包括：使用参考时钟信号产生脉冲信号和选择信号；基于所述选择信号，选择所述脉冲信号和延迟时钟信号的反馈部分之一；通过使所选择的信号通过一系列延迟单元来产生所述延迟时钟信号；在粗调时段中，向所述一系列延迟单元提供第一电压，并且调整所述一系列延迟单元的延迟，直到所述延迟时钟信号的频率和目标频率之间的频率误差落入预定范围内，所述第一电压为恒定电压；以及在微调时段中，基于所述参考时钟信号和所述延迟时钟信号之间的相位差产生第二电压，并且将所述第二电压提供给所述一系列延迟单元。
根据又一方面，一种延迟锁定环电路包括：脉冲发生器，被配置为产生参考参考时钟信号的边沿的脉冲；延迟线电路，包括具有可调延迟的延迟路径，所述延迟路径用于调整输出时钟信号的频率，其中，所述脉冲周期性地施加到所述延迟路径；开关；以及控制器。开关被配置为基于开关控制信号将第一电压或者第二电压作为控制电压切换到所述延迟线电路，以用于控制所述可调延迟，其中，所述第一电压还向所述脉冲发生器供电，并且所述第二电压是基于所述参考时钟信号与从所述输出时钟信号导出的反馈信号之间的相位差可变的。控制器被配置为基于所述输出时钟信号的频率改变所述开关控制信号。
附图说明
从以下结合附图的详细描述中将更清楚地理解本发明构思的实施例，附图中相同的附图标记表示相同的元件或功能，其中：
图1是根据示例实施例的时钟产生装置的框图；
图2A和图2B示出了根据示例实施例的图1中所示的时钟产生装置的操作；
图3是根据示例实施例的图1中所示的时钟发生器的示例的框图；
图4A和图4B是根据示例实施例的图3中所示的脉冲发生器的操作的各个示例的时序图；
图5A和图5B是根据示例实施例的图3中所示的脉冲发生器的操作的各个示例的时序图；
图6A和图6B是根据示例实施例的图3中所示的延迟线的各个示例的框图；
图7A和图7B是根据示例实施例的延迟单元的各个示例的框图；
图8是根据示例实施例的电压发生器的框图；
图9是根据示例实施例的产生时钟的方法的流程图；
图10是根据示例实施例的图9的操作S200的示例的流程图；
图11是根据示例实施例的图9的操作S600的示例的流程图；
图12是根据示例实施例的图9的操作S200、S400和S600的示例的流程图；
图13是根据示例实施例的图12的操作S650的示例的流程图；
图14是根据示例实施例的图9的操作S800的示例的流程图；以及
图15是根据示例实施例的具有可以包括时钟产生装置的设备的示例系统的框图。
具体实施方式
图1是根据示例实施例的时钟产生装置10的框图。时钟产生装置10可以包括相位检测器100、电压发生器200、开关300、时钟发生器400、控制器500和分频器600。在一些实施例中，时钟产生装置10可以完全实现为通过使用半导体工艺制造的集成电路，并且在其他实施例中，可以包括至少一个包括集成电路的半导体封装和安装有半导体封装的板。
时钟产生装置10可以根据参考时钟信号CK_R产生输出时钟信号CK_O。参考时钟信号CK_R可以基于恒定频率振荡，并且可以例如从晶体振荡器产生。输出时钟信号CK_O可以具有位于期望范围内的目标频率(例如，图2A的f_OUT’)，用于输出时钟信号CK_O所提供至的功能块的操作。
此后，为了简洁起见，任何信号、电压或其他变量可仅通过其先前引入的图例可替换地引用。例如，输出时钟信号CK_O可被记为“CK_O”；参考时钟信号CK_R可被记为“CK_R”；电压V1可被记为“V1”；等等。
功能块可以基于CK_O处理信号，其中功能块的信号处理速度可以取决于CK_O的频率，但是CK_O的抖动可能限制功能块的高速操作。如下所述，根据本发明构思的示例实施例的时钟产生装置10可以通过防止在产生CK_O时引起抖动的噪声效应来产生具有较少抖动的CK_O。
相位检测器100可以从位于时钟产生装置10外部的源接收参考时钟信号CK_R，并且接收“分频时钟信号”CK_FD，CK_FD是由分频器600分频的时钟信号。相位检测器100可以检测参考时钟信号CK_R和分频时钟信号CK_FD之间的相位差，并且产生与检测到的相位差相对应的检测信号DET。例如，如下面参考图8所述，检测信号DET可以包括向上信号和向下信号，并且相位检测器100可以基于CK_R和CK_FD之间的相位差的符号来激活向上信号和/或向下信号。
在一些实施例中，相位检测器100可以检测包括相位检测器100、电压发生器200、开关300、时钟发生器400和分频器600的环路是否被锁定。当CK_O的频率或者反馈时钟信号CK_F的频率(其可能与CK_O的频率相同)已经保持在目标频率时，可以认为该环路是锁定的。例如，当CK_R的相位和CK_FD的相位相等或者彼此之间具有恒定差时，相位检测器100可以产生激活的锁定信号LOCK。
电压发生器200可以从相位检测器100接收检测信号DET并且基于DET产生第二电压V2。第二电压V2的大小可以取决于由DET所指示的相位差。例如，电压发生器200可以包括电荷泵、环路滤波器、电压缓冲器等，并且当分频时钟信号CF_FD的相位相对滞后时，电压发生器200可以增加V2，当CF_FD的相位相对领先时，电压发生器200可以减小V2。因此，电压发生器200可以在环路被锁定的状态下以恒定大小产生V2。以下将参考图8描述电压发生器200的示例。
开关300可以基于开关控制信号C_SW将第一电压V1或者第二电压V2作为控制电压VC提供给时钟发生器400。V1是恒定电压，并且可以从位于时钟产生装置10外部的源提供。在一些实施例中，V1可以是向逻辑电路供电的正电源电压，以用于处理位于时钟产生装置10外部的数字信号。如下面参考图2A和图2B所述，基于开关控制信号C_SW，开关300可以在粗调时间段中将V1作为控制电压VC提供给时钟发生器400，并且在微调时间段中将V2作为控制电压VC提供给时钟发生器400。
时钟发生器400可以从开关300接收VC并且从控制器500接收延迟控制信号C_DL。时钟发生器400可以产生具有依赖于VC和C_DL的频率的内部振荡信号(例如，图3的CK_D)，并且可以根据该内部振荡信号产生CK_O和CK_F。C_DL可以是包括至少一个比特的数字信号，并且由于时钟发生器400基于C_DL的值向内部振荡信号提供延迟，因此可以控制内部振荡信号的频率。
时钟产生装置10可以是倍增延迟锁定环(MDLL)电路，其是延迟锁定环(DLL)的一种类型。MDLL可以产生频率为参考时钟信号频率的倍数的输出时钟信号，例如，倍数为整数N，其中N是2或更高的值。一般地，MDLL可以通过周期性地将参考时钟的边沿注入输出时钟发生器来操作，以通过防止抖动的累积来减少总体抖动。如下面参考图3所述，时钟发生器400可以通过周期性地将参考时钟信号CK_R的边沿注入内部振荡信号来改善输出时钟信号CK_O的抖动特性。此外，根据本发明构思，为了防止由于CK_R的边沿在注入内部振荡信号时发生延迟而导致环路锁定被中断的现象，可以将其中注入边沿的时钟信号和用于锁定环的时钟信号彼此分离。例如，CK_O可以具有依赖于内部振荡信号的频率，并且可以包括从CK_R周期性地注入的边沿，而反馈时钟信号CK_F可以具有与CK_O相同的频率，但是可以不包括从CK_R注入的边沿。
控制器500可以基于CK_O的频率(CK_O的频率可能与时钟发生器400的内部振荡信号或CK_F的频率相同)将开关控制信号C_SW提供给开关300，并且将延迟控制信号C_DL提供给时钟发生器400。如下面参考图2A和图2B所述，控制器500可以产生开关控制信号C_SW，使得在粗调时段中将第一电压V1(V1是恒定电压)作为控制电压VC提供给时钟发生器400，并且在微调时段中将电压发生器200的第二电压V2提供给时钟发生器400。此外，控制器500可以产生延迟控制信号C_DL以在粗调时段期间调整时钟发生器400中包括的延迟单元的延迟，并且可以在微调时段期间将C_DL的值保持在上次调整值。
在一些实施例中，时钟发生器400可以产生信号(例如，图3的PUL和SEL)，用于通过使用从第一电压V1提供的电力周期性地注入参考时钟信号CK_R的边沿。然而，当传递与第一电压V1相关联的电力时可能发生“电源噪声”，并且CK_O(或内部振荡信号)的抖动可能由于电源噪声而增加。如上所述，控制器500可以通过在微调时段期间命令施加第二电压V2作为控制电压VC来防止可能与第一电压V1相关联地发生的这种电源噪声效应。
分频器600可以从时钟发生器400接收反馈时钟信号CK_F，并且将从CK_F分频的分频时钟信号CK_FD提供给相位检测器100。例如，分频器600可以基于参考时钟信号CK_R的频率与CK_O的目标频率的比率来对CK_F进行分频。
图2A和图2B示出了根据示例实施例的图1的时钟产生装置10的操作。具体地，图2A是示出了根据时间流动的时钟产生装置10的操作的时序图，并且图2B是示出了时钟发生器400中包括的延迟单元的延迟基于控制电压VC和延迟控制信号C_DL的曲线图。本文中，被称为“激活”的信号可以具有表示第一信号状态或命令的第一逻辑电压电平(例如，高电平)，而被称为“未激活”的信号可以具有表示第二信号状态或命令的第二逻辑电平(例如，低电平)。下文中，将参考图1来描述图2A和图2B。
参考图2A，控制器500可以产生在时间点t20激活的开关控制信号C_SW，其控制开关300将第一电压V1(V1是恒定电压)作为控制电压VC提供给时钟发生器400。因此，控制电压VC可以具有基本上为第一电压V1的恒定大小。开关控制信号C_SW可以保持被激活，直到时间点t24，并且控制电压VC基于激活的开关控制信号C_SW而对应于V1的时间段可以被称为粗调时段P_COA。
控制器500可以通过在粗调时段P_COA期间调整延迟控制信号C_DL的值来将CK_O的频率f_OUT设置为最接近目标频率f_OUT′的频率(例如，图2A的f4)。在一些实施例中，如图2A和图2B中所示，控制器500可以使用延迟值的二进制搜索来获得C_DL的最佳值并且使用逐次逼近寄存器(SAR)设置f_OUT。如图2A和图2B中所示的控制器500的搜索方法仅是示例，并且控制器500可以通过使用各种其他搜索方法来设置CK_O的频率f_OUT。如上所述，通过在施加第一(恒定)电压V1的状态下控制延迟控制信号C_DL来产生具有期望频率的CK_O可以被称为自动偏置校准(ABC)。
控制器500可以在时间点t20产生具有值X21的延迟控制信号C_DL。因此，如图2B中所示，时钟发生器400中包括的延迟单元可以提供与点P1相对应的延迟，并且CK_O的频率f_OUT可以具有第一频率f1。在时间点t21，控制器500可以产生具有值X25的延迟控制信号C_DL，并且基于与图2B的点P2相对应的延迟，CK_O的频率f_OUT可以具有第二频率f2。在时间点t22，控制器500可以产生具有值X23的延迟控制信号C_DL，并且基于与图2B的点P3相对应的延迟，CK_O的频率f_OUT可以具有第三频率f3。在时间点t23，控制器500可以产生具有值X24的延迟控制信号C_DL，并且基于与图2B的点P4相对应的延迟，CK_O的频率f_OUT可以具有第四频率f4。
在第四频率f4和CK_O的目标频率f_OUT’之间可能存在频率误差Δf，其中f4是在施加第一电压V1的状态下f_OUT’的最佳近似值。频率误差Δf可以取决于由时钟发生器400中包括的延迟单元提供的延迟的最小单位。为了减小在粗调部分P_COA中确定的第四频率f4与目标频率f_OUT’之间的频率误差Δf，时钟发生器400可以包括可变延迟的最小单位较小的延迟单元，并且延迟控制信号C_DL的比特数可以相应增加。
在时间点t24，可以结束粗调部分P_COA，并且可以开始微调部分P_FIN。在微调部分P_FIN中，开关控制信号C_SW可以是未激活的，因此，可以将电压发生器200产生的第二电压V2作为控制电压VC提供给时钟发生器400。因此，控制电压VC可以与第二电压V2相对应，并且可以通过包括相位检测器100、电压发生器200、时钟发生器400和分频器600的环路来调整CK_O的频率f_OUT。在微调部分P_FIN中，控制器500可以保持具有值X24(上次调整值)的延迟控制信号C_DL，值X24(上次调整值)与第四频率f4相对应。如图2A中所示，在时间点t24之后，第二电压V2(且相应地，控制电压VC)可以改变，并且改变一直进行到时间点t25。电压V2′表示在时间点t25附近的第二电压V2的值，其导致CK_O具有目标频率f_OUT′。此时，可以锁定包括相位检测器100、电压发生器200、时钟发生器400和分频器600的环路。
在时间点t25，微调时段P_FIN可以结束，并且随着锁定信号LOCK被激活，可以开始锁定时段P_LOC。在锁定时段P_LOC中，开关控制信号C_SW可以保持在未激活状态，因此，控制电压VC可以基本上为V2′。在锁定时段P_LOC中，控制器500可以将延迟控制信号C_DL的值保持为X24。锁定时段P_LOC中的V1和V2’之间的电压差ΔV可以依赖于时钟发生器400中包括的延迟单元提供的延迟的最小单位，类似于上述频率误差Δf。
图3是根据实施例的图1的时钟发生器400的示例的框图。如上面参考图1所述，图3的时钟发生器400’可以产生输出时钟信号CK_O和具有基于控制电压VC和延迟控制信号C_DL而改变的频率的反馈时钟信号CK_F，并且可以接收提供注入到输出时钟信号CK_O中的边沿的参考时钟信号CK_R。时钟发生器400’可以包括脉冲发生器420、延迟线(“延迟线电路”)440和时钟信号发生器460。延迟线440可以包括形成延迟路径的一系列延迟单元。简言之，延迟线440可以周期性地选择由脉冲发生器420产生的脉冲信号PUL或者“延迟时钟信号”CK_D(CK_D是延迟路径的输出处的时钟信号)的反馈部分作为延迟路径的输入信号。可以基于脉冲发生器420产生的选择信号SEL进行选择。脉冲发生器420可以从(或通过使用)参考时钟信号CK_R产生脉冲信号PUL和选择信号SEL。脉冲发生器420可以接收第一电压V1，脉冲发生器420可以使用由V1驱动的电力产生用于注入CK_R的边沿的信号PUL和SEL。V1可以是脉冲发生器420的正电源电压。脉冲信号PUL可以包括与CK_R的边沿同步的脉冲(例如，激活脉冲)，并且可以在“激活窗口”中激活选择信号SEL，“激活窗口”是包括PUL的脉冲的时间段。
在脉冲发生器420产生脉冲信号PUL和选择信号SEL的过程中可能产生噪声；并且噪声可能会添加到V1。与图3的电路中的操作不同，如果脉冲发生器420要接收从提供给延迟线440的控制电压VC驱动的电力，则由延迟线440产生的延迟时钟信号CK_D的抖动可能因脉冲发生器420引起的噪声而增加。另一方面，如图3中所示，第一电压V1驱动脉冲发生器420，并且与延迟线440分离，以使延迟线440免受脉冲发生器420引起的噪声的影响。稍后将参考图4A和图4B描述脉冲发生器420的示例操作。
延迟线440可以接收控制电压VC和延迟控制信号C_DL；从脉冲发生器420接收脉冲信号PUL和选择信号SEL；并且沿着所示的闭环直接反馈路径接收延迟时钟信号CK_D的反馈。(CK_D的“反馈”可以理解为作为CK_D的反馈部分的信号。)延迟线440可以包括延迟单元，其提供基于控制电压VC和延迟控制信号C_DL而变化的延迟；并且可以通过基于选择信号SEL对PUL或者CK_D的反馈信号的脉冲进行延迟来产生CK_D。作为内部振荡信号的CK_D的周期和频率可以是由延迟线440提供的延迟的函数。稍后将参考图6A和图6B描述延迟线440的示例。
时钟信号发生器460可以接收延迟时钟信号CK_D，并且可以产生CK_O和与CK_D同步的反馈时钟信号CK_F。在一些实施例中，时钟信号发生器460可以通过对CK_D进行分频产生CK_O和CK_F；并且CK_O和CK_F可以具有相同的频率。虽然从脉冲信号PUL注入的边沿可以包括在CK_O中，但是它可以不包括在CK_F中。在一些实施例中，CK_O和CK_F可以是互相反相的，并且虽然作为上升沿(或下降沿)注入的边沿可以包括在CK_O中，但是它可以不包括在CK_F中。
图4A和图4B是根据各个实施例的图3的脉冲发生器420的操作的示例的时序图。在图4A的示例中，脉冲信号PUL可以包括与参考时钟信号CK_R同步的一个脉冲，并且在图4B的示例中，PUL可以包括与CK_R同步的两个脉冲。为了便于图4A和图4B中的说明，可以省略信号之间的延迟。参考图4A，可以在脉冲信号PUL中从参考时钟信号CK_R的上升沿开始产生脉冲。可以在参考时钟信号CK_R的每个周期T_REF或每两个或更多个周期T_REF中产生PUL的脉冲。也就是说，可以在每个n×T_REF期间产生PUL的脉冲，其中，n是正整数。
选择信号SEL可以在包括脉冲信号PUL的脉冲的时段(下文称为“SEL窗口”)中被激活，并且可以被称为窗口信号。SEL脉冲可以比PUL脉冲宽，并且可以在PUL脉冲之前和之后都具有脉冲部分。如图4A中所示，可以在SEL窗口中在每个“n×T_REF”的时段将PUL脉冲引起的边沿注入CK_O。在图4A的示例中，脉冲信号PUL的脉冲引起的边沿可以作为下降沿注入反馈时钟信号CK_F，但是图1的分频器600(被配置为接收反馈时钟信号CK_F)和图1的相位检测器100(被配置为接收分频时钟信号CK_FD)可以基于反馈时钟信号CK_F的上升沿而操作，因此，可以去除因注入的下降沿引起的影响。
参考图4B，可以从参考时钟信号CK_R的上升沿开始在脉冲信号PUL中产生两个脉冲，即，在前的第一脉冲和在后的第二脉冲。可以在每个n×T_REF的时段期间产生脉冲信号PUL中的第一脉冲和第二脉冲。
可以在包括第一脉冲和第二脉冲的时段中激活选择信号SEL(SEL激活窗口可以包括第一和第二脉冲)。如图4B中所示，在SEL窗口中，由第一脉冲引起的第一边沿可以注入CK_O中，并且由第二脉冲引起的第二边沿可以注入CK_F中。(在其他实施例中，与图4B的情况不同，由在前的第一脉冲引起的边沿可以注入反馈时钟信号CK_F中，并且由在后的第二脉冲引起的边沿可以注入CK_O中。)CK_O可以将边沿注入每个“n×T_REF”的时段，而CK_F可以保持所述时段，使得无论注入CK_O的边沿如何，都可以锁定图1的环路。在一些实施例中，脉冲发生器420可以包括与延迟线440中包括的延迟单元具有相同结构的延迟单元，因此，第二脉冲可以从第一脉冲延迟CK_O的周期的一半。
图5A和图5B是根据各个实施例的图3的脉冲发生器420的操作的示例的时序图。详细地说，图5A和图5B示出了粗调时段P_COA、微调时段P_FIN和锁定时段P_LOC中脉冲发生器420的操作的示例，该脉冲发生器420被配置为产生包括如上参考图4B所述的第一脉冲和第二脉冲的脉冲信号PUL。以下，将参考图1和图3描述图5A和图5B，并且将省略多余的描述。
参考图5A，在粗调时段P_COA中，脉冲发生器420可以产生包括在每个周期T51a产生的两个脉冲(即，第一脉冲和第二脉冲)的脉冲信号PUL，并且可以产生在包括两个脉冲的时段中激活的选择信号SEL。在微调时段P_FIN中，脉冲发生器420可以产生未激活的脉冲信号PUL和选择信号SEL。因此，在微调时段P_FIN中可能不会发生边沿注入。在一些实施例中，脉冲发生器420可以从控制器500接收开关控制信号C_SW，并且可以经由未激活的开关控制信号C_SW识别微调时段P_FIN。
在锁定时段P_LOC中，脉冲发生器420可以产生包括一个脉冲的脉冲信号PUL和在包括一个脉冲的时段中激活的选择信号SEL，如图5A中所示，因此，经由延迟线440仅周期性地延迟一个脉冲。可以在锁定时段P_LOC中的每个周期T52a产生脉冲信号PUL的脉冲，并且在一些实施例中，周期T52a可以比周期T51a短。在一些实施例中，脉冲发生器420可以从相位检测器100接收锁定信号LOCK，并且可以经由激活的锁定信号LOCK识别锁定时段P_LOC。
参考图5B，在粗调时段P_COA中，脉冲发生器420可以产生包括在每个周期T51b产生的两个脉冲的脉冲信号PUL，并且可以产生在包括两个脉冲的时段中激活的选择信号SEL。在微调时段P_FIN中，脉冲发生器420可以产生包括两个脉冲的脉冲信号PUL，并且可以产生未激活的选择信号SEL。由于未激活的选择信号SEL，尽管存在脉冲信号PUL的脉冲，但是在微调时段P_FIN中可能不会发生边沿注入。
在锁定时段P_LOC中，脉冲发生器420可以产生包括两个脉冲的脉冲信号PUL和在仅包括两个脉冲之一的时段中激活的选择信号SEL，如图5B中所示，因此，经由延迟线440仅周期性地延迟一个脉冲。可以在锁定时段P_LOC中的每个周期T52b产生脉冲信号PUL的两个脉冲，并且在一些实施例中，周期T52b可以对应于周期T51b或者比周期T51b短。
图6A和图6B是根据示例实施例的图3的延迟线440的各个示例的框图。如上面参考图3所述，图6A的延迟线440a和图6B的延迟线440b可以从脉冲发生器420接收脉冲信号PUL和选择信号SEL，并且可以接收控制电压VC和延迟控制信号C_DL。在各种实施例中，延迟线440包括比图6A和图6B中所示的那些更多或更少的延迟单元。
参考图6A，延迟线440a可以包括复用器441a以及一系列延迟单元442a、443a和444a。可以将控制电压VC提供给复用器441a以及一系列延迟单元442a、443a和444a，并且可以提供电力作为正电源电压。可以基于由复用器441a以及一系列延迟单元442a、443a和444a提供的延迟来确定延迟时钟信号CK_D的周期和频率。
复用器441a可以基于选择信号SEL输出脉冲信号PUL和延迟时钟信号CK_D之一，并且一系列延迟单元442a、443a和444a可以通过对复用器441a的输出信号进行延迟来产生延迟时钟信号CK_D。在一些实施例中，随着控制电压VC的大小增加，复用器441a的输出信号从脉冲信号PUL或延迟时钟信号CK_D的延迟可以减小。一系列延迟单元442a、443a和444a可以提供基于控制电压VC和延迟控制信号C_DL而变化的延迟。例如，一系列延迟单元442a、443a和444a可以提供随控制电压VC的大小增加而减小的延迟。
参考图6B，延迟线440b可以包括具有相同结构的一系列延迟单元441b、442b、443b和444b。可以将控制电压VC提供给一系列延迟单元441b、442b、443b和444b，并且可以提供电力作为正电源电压。可以基于由一系列延迟单元441b、442b、443b和444b提供的延迟来确定和控制延迟时钟信号CK_D的周期或频率。
第一延迟单元441b可以基于选择信号SEL输出脉冲信号PUL和延迟时钟信号CK_D之一。如图6B中所示，第二至第四延迟单元442b、443b和444b中的每一个可以经由一个输入接收前一延迟单元的输出信号，并且可以向第二至第四延迟单元442b、443b和444b中的每一个施加参考电压(例如，地电压)，以便选择接收到的输出信号。一系列延迟单元441b、442b、443b和444b可以通过基于控制电压VC和延迟控制信号C_DL对输入信号进行延迟来产生输出信号。例如，一系列延迟单元441b、442b、443b和444b可以提供随控制电压VC的大小增加而减小的延迟。
图7A和图7B是根据实施例的延迟单元的各个示例的框图。参考图7A，延迟单元20a可以包括复用器21a、数字控制延迟线(DCDL)22a和缓冲器23a，从正电源电压向它们供电(可以是上述的控制电压VC)。复用器21a可以基于选择输入S_IN输出第一输入IN1和第二输入IN2之一。DCDL 22a可以基于控制输入C_IN(可以是图3的C_DL)来延迟复用器21a的输出信号。DCDL 22a可以具有任意结构。例如，DCDL 22a可以通过对输入信号进行不同地延迟来在内部产生多个信号，并且可以基于控制输入C_IN输出多个所产生的信号之一。缓冲器23a可以防止DCDL 22a的输出信号减小并且可以产生输出OUT。例如，延迟单元20a可以用作图6A的复用器441a以及图6B的第一延迟单元441b。
参考图7B，延迟单元20b可以包括缓冲器21b、DCDL 22b和复用器23b，从正电源电压VC向它们供电。与图7A的延迟单元20a相比，图7B的延迟单元20b可以具有翻转结构(flipped structure)。当之前的延迟单元是图7A的延迟单元20a时，图7B的延迟单元20b可被配置为与图7A的延迟单元20a具有相同的延迟特性。例如，延迟单元20b可以用作图6A的一系列延迟单元442a、443a和444a以及图6B的第二至第四延迟单元442b、443b和444b。
图8是根据示例实施例的电压发生器200’的框图。与图1的示例相比，图8的电压发生器200’可以认为包括开关260，开关260起到图1的开关300的作用，并且可以输出控制电压VC。如图8中所示，电压发生器200’可以包括电荷泵220、环路滤波器240、开关260和电压缓冲器280。
电荷泵220可以接收向上信号UP和向下信号DN,作为检测信号DET。电荷泵220可以基于激活的向上信号UP向环路滤波器240提供电流，并且可以基于激活的向下信号DN从环路滤波器240提取电流。环路滤波器240可以包括分立器件，例如电容器，并且可以基于从电荷泵220提供或提取的电流向节点N输出电压。
开关260可以基于从控制器500接收的开关控制信号C_SW，向节点N施加第一电压V1或者阻止来自节点N的第一电压V1，环路滤波器240经由该节点N输出电压。V1可以是正电源电压，并且当开关260基于在粗调时段P_COA中激活的开关控制信号C_SW而断开时，由于环路滤波器240具有相当高的输出阻抗，节点N可以具有第一电压V1。另一方面，当开关260基于在微调时段P_FIN和锁定时段P_LOC中未激活的开关控制信号C_SW而断开时，节点N可以具有由环路滤波器240输出的电压；因此，在该条件下，基于从电荷泵220提供或提取的电流，节点N的电压可以具有第二电压V2的大小。由于环路滤波器具有高输出阻抗，因此图8中的开关260的连接有效地将节点N处的第一电压V1或第二电压V2切换到电压缓冲器280，这类似于图1中的开关300。电压缓冲器280可以产生对应于或遵循节点N的电压的控制电压VC，并且可以具有低输出阻抗。例如，电压缓冲器280可以具有线性调节器，例如低压降(LDO)调节器。
图9是根据示例实施例的产生时钟的方法的流程图。例如，图9的方法可以由图3的时钟发生器400’执行。下文中，将参考图3来描述图9。
参考图9，在操作S200中，可以执行产生脉冲信号PUL和选择信号SEL的操作。例如，脉冲发生器420可以产生包括与参考时钟信号CK_R同步的至少一个脉冲的脉冲信号PUL，并且可以产生在包括脉冲信号PUL的脉冲的时段中激活的选择信号SEL，如上面参考图4A至图5B所述。
在操作S400中，可以执行选择脉冲信号PUL和延迟时钟信号CK_D之一的操作。例如，延迟线440中包括的复用器可以基于选择信号SEL选择脉冲信号PUL和反馈并输入的延迟时钟信号CK_D之一。
在操作S600中，可以通过延迟所选择的信号来执行产生延迟时钟信号CK_D的操作。例如，延迟线440可以通过延迟基于选择信号SEL选择的信号来产生延迟时钟信号CK_D。所产生的延迟时钟信号CK_D可以被反馈到延迟线440的输入，并且可以变为操作S400中要选择到的信号。(由于CK_D也可以从延迟线440输出，因此当提及CK_D被反馈到延迟线440的输入时，可以理解为CK_D的“一部分”被反馈。)
在操作S800中，可以执行产生反馈时钟信号CK_F和输出时钟信号CK_O的操作。例如，时钟信号发生器460可以通过对例如延迟时钟信号CK_D进行分频来产生反馈时钟信号CK_F和输出时钟信号CK_O。以下将参考图14描述操作S800的示例。
图10是粗调时段P_COA中图9的操作S200的示例S200’的操作的流程图。例如，可以由图3的脉冲发生器420执行操作S200’，并且如图10中所示，操作S200’可以包括操作S220和S240。
在操作S220中，可以执行产生包括第一脉冲和第二脉冲在内的脉冲信号PUL的操作。例如，如上面参考图4B所述，脉冲发生器420可以从参考时钟信号CK_R的边沿开始产生包括两个脉冲(即，第一脉冲和第二脉冲)的脉冲信号PUL。
在操作S240中，可以执行在包括第一脉冲和第二脉冲的时段中激活选择信号SEL的操作。例如，如上面参考图4B所述，脉冲发生器420可以产生在包括第一脉冲和第二脉冲的时段中激活的选择信号SEL。因此，可以将由第一脉冲和第二脉冲引起的边沿周期性地注入延迟时钟信号CK_D。
图11是粗调时段P_COA中图9的操作S600的示例S600’的操作的示例的流程图。例如，可以由图1的控制器500执行操作S600’，并且如图11中所示，操作S600’可以包括操作S610和S630。
在操作S610中，可以执行将第一电压V1提供给延迟单元的操作。例如，控制器500可以经由开关控制信号C_SW控制开关300，使得将第一电压V1(V1是恒定电压)提供给时钟发生器400中包括的延迟单元(例如，图3的延迟线440)。V1可以是向时钟发生器400中包括的脉冲发生器(例如，图3的420)供电的正电源电压。
在操作S630中，可以执行基于CK_O的频率f_OUT调整延迟单元的延迟的操作。如图11中所示，操作S630可以包括操作S632、S634和S636。
在操作S632中，可以执行调整延迟单元的延迟的操作。例如，控制器500可以经由延迟控制信号C_DL调整时钟发生器400中包括的延迟单元的延迟。在一些实施例中，控制器500可以通过使用SAR进行二进制搜索来调整延迟单元。
在操作S634中，可以执行测量CK_O的频率f_OUT的操作。例如，控制器500可以包括计数器，并且可以对CK_O的边沿进行计数以测量CK_O的频率f_OUT。CK_O和反馈时钟信号CK_F可以是时钟发生器400的内部振荡信号，即，与延迟时钟信号CK_D同步的信号，因此，在一些实施例中，控制器500可以测量反馈时钟信号CK_F的频率，而在一些实施例中，控制器500可以测量延迟时钟信号CK_D的频率。
在操作S636中，可以执行确定CK_F的频率f_OUT与目标频率f_OUT’之间的频率误差Δf是否小于预定阈值THR的操作。也就是说，可以执行确定频率误差Δf是否在预定范围内的操作。如上面参考图2A所述，可以基于由时钟生成器400中包括的延迟单元提供的最小延迟单元来确定阈值THR。当频率误差Δf小于阈值THR时，可以结束粗调时段P_COA，但是当频率误差Δf不小于阈值THR时，可以接下来执行操作S632。在一些实施例中，当在操作S634中测量反馈时钟信号CK_F或延迟时钟信号CK_D的频率而不是CK_O的频率f_OUT时，用来在操作S636中计算频率误差Δf的目标频率可以不同于CK_O的目标频率f_OUT’并且阈值也可以不同于阈值THR。
图12是描绘微调时段P_FIN中图9的操作S200、S400和S600的相应示例操作S200”、S400”和S600”的流程图。
在操作S200”中，可以执行产生未激活的选择信号SEL的操作。例如，脉冲发生器420可以基于开关控制信号C_SW识别微调部分P_FIN，并且可以不激活选择信号SEL。接下来，在操作S400”中，可以执行选择延迟时钟信号CK_D的操作。例如，延迟线440可以基于未激活的选择信号SEL选择延迟时钟信号CK_D。因此，可以防止边沿在微调时段P_FIN中被注入到延迟时钟信号CK_D中。
在操作S600”中，如上面参考图9所述，可以执行通过延迟所选择的信号来产生延迟时钟信号CK_D的操作，并且如图12中所示，操作S600”可以包括操作S650、S670和S690。在操作S650中，可以执行产生第二电压V2的操作。第二电压V2可以是基于参考时钟信号CK_R和分频时钟信号CK_FD之间的相位差而产生的电压。(由于CK_FD是从具有可以参考CK_O或CK_D的相位的CK_F导出的，因此第二电压V2也可以被认为是基于CK_R与CK_F、CK_O或CK_D中的任何一个之间的相位差。)以下将参考图13描述操作S650的示例。
在操作S670中，可以执行将第二电压V2提供给延迟单元的操作。例如，控制器500可以经由开关控制信号C_SW控制开关300，使得第二电压V2被提供给时钟发生器400中包括的延迟单元(例如，图3的延迟线440)。因此，可以形成图1的包括相位检测器100、电压发生器200、时钟发生器400和分频器600的环路。
在操作S690中，可以执行确定环路是否被锁定的操作。例如，当环路被锁定时，相位检测器100可以产生激活的锁定信号LOCK。当环路被锁定时，CK_O可以具有目标频率f_OUT’，并且可以结束微调时段P_FIN。另一方面，当环路未被锁定时，可以重复操作S650和S670直到环路被锁定。
图13是图12的操作S650的示例的操作S650’的流程图。具体地，操作S650’是用于在微调时段P_FIN和锁定时段P_LOC中产生第二电压V2的示例操作。如图13中所示，操作S650’可以包括操作S652、S654和S656。下文中，将参照图1对操作S650’进行描述。
在操作S652中，可以执行对反馈时钟信号CK_F进行分频的操作。例如，分频器600可以通过对从时钟发生器400接收的反馈时钟信号CK_F进行分频来产生分频时钟信号CK_FD。分频器600的分频比可以通过参考时钟信号CK_R的频率和CK_O的目标频率f_OUT’来确定。
在操作S654中，可以执行检测参考时钟信号CK_R和分频时钟信号CK_FD之间的相位差的操作。例如，相位检测器100可以通过检测参考时钟信号CK_R和分频时钟信号CK_FD之间的相位差来产生检测信号DET，并且检测信号DET可以指示分频时钟信号CK_FD是滞后于还是领先于参考时钟信号CK_R。
在操作S656中，可以执行基于相位差产生第二电压V2的操作。例如，当基于相位检测器100的检测信号DET，分频时钟信号CK_FD的相位相对滞后时，电压发生器200可以产生上升的第二电压V2；并且当基于相位检测器100的检测信号DET，分频时钟信号CK_FD的相位相对领先时，电压发生器200可以产生下降的第二电压V2。
图14是根据实施例的图9的操作S800的示例的流程图。例如，图14的操作S800’可以由图3的时钟信号发生器460执行。如图14中所示，操作S800’可以包括操作S820和S840，并且在一些实施例中，操作S820和S840可以并行执行。
在操作S820中，可以执行产生包括从第一脉冲的边沿延迟的边沿的输出时钟信号CK_O的操作。例如，脉冲发生器420可以产生包括两个脉冲(即，第一脉冲和第二脉冲)的脉冲信号PUL，其中第一脉冲的边沿可以由延迟线440基于选择信号SEL来选择并且可以被延迟。延迟时钟信号CK_D可以包括第一脉冲的经延迟的边沿，因此，时钟信号发生器460可以产生包括第一脉冲的经延迟的边沿的CK_O，第一脉冲的经延迟的边沿包括在延迟时钟信号CK_D中。因此，可以将第一脉冲的边沿注入CK_O。
在操作S840中，可以执行产生包括从第二脉冲的边沿延迟的边沿的反馈时钟信号CK_F的操作。例如，由脉冲发生器420产生的脉冲信号PUL的第二脉冲的边沿可以由延迟线440基于选择信号SEL选择并且可以被延迟。延迟时钟信号CK_D可以包括第二脉冲的经延迟的边沿，因此，时钟信号发生器460可以产生包括第二脉冲的经延迟的边沿的反馈时钟信号CK_F，第二脉冲的经延迟的边沿包括在延迟时钟信号CK_D中。
图15是根据示例实施例的具有可以包括时钟产生装置10的设备的示例系统的框图。描述了一个示例，其中基站31和用户设备32使用蜂窝网络在无线通信系统30中执行无线通信。根据上述示例实施例，无线通信系统30可以限定高载波频率，并且基站31和用户设备32可以包括提供优异抖动特性的时钟产生装置10，并且可以精确地处理高频范围中的信号。
基站31可以是与用户设备和/或其他基站通信的固定站。例如，基站31可以被称为节点B、演进节点B(eNB)、扇区、站点、基站收发机系统(BTS)、接入点(AP)、中继节点、远程无线电头(RRH)、无线电单元(RU)、小型小区等。用户设备32可以是固定的或移动的，并且可以通过与基站31通信来发送和接收数据和/或控制信息。例如，用户设备32可以被称为终端设备、移动站(MS)、移动终端(MT)、用户终端(UT)、订户站(SS)、无线设备、手持设备等。如图15中所示，基站31和用户设备32中的每一个可以包括多个天线，并且可以经由多输入多输出(MIMO)信道33执行无线通信。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求及其等同物所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (25)

1.一种时钟产生装置，包括：
脉冲发生器，被配置为使用参考时钟信号产生脉冲信号和选择信号；
延迟线电路，被配置为选择所述脉冲信号或者延迟路径的输出处的延迟时钟信号的反馈部分作为所述延迟路径的输入信号，并由此产生所述延迟时钟信号，所述选择基于所述选择信号；
开关，被配置为基于开关控制信号将第一电压或第二电压切换到所述延迟线电路以用于所述延迟线电路的操作，其中，所述第一电压还向所述脉冲发生器供电，并且所述第二电压是基于所述参考时钟信号和所述延迟时钟信号之间的相位差产生的；以及
控制器，被配置为基于所述延迟时钟信号的频率产生所述开关控制信号。
2.根据权利要求1所述的时钟产生装置，其中，所述延迟路径包括一系列延迟单元，
所述一系列延迟单元中的每一个延迟单元被配置为提供基于延迟控制信号而变化的延迟，以及
所述控制器还被配置为基于所述延迟时钟信号的频率产生所述延迟控制信号。
3.根据权利要求2所述的时钟产生装置，其中，当基于所述开关控制信号将所述第一电压提供给所述延迟线电路时，所述控制器被配置为改变所述延迟控制信号，直到所述延迟时钟信号的频率与目标频率之间的频率误差落入预定范围内为止。
4.根据权利要求3所述的时钟产生装置，其中，所述控制器还被配置为：产生所述开关控制信号，使得在所述频率误差落入所述预定范围内之后，向所述延迟线电路提供所述第二电压。
5.根据权利要求4所述的时钟产生装置，其中，所述脉冲发生器还被配置为：产生所述选择信号，使得所述延迟线电路在所述频率误差落入所述预定范围之后选择所述延迟时钟信号的反馈部分。
6.根据权利要求1所述的时钟产生装置，其中，所述脉冲发生器还被配置为：产生包括与所述参考时钟信号的边沿同步的第一脉冲在内的脉冲信号，并且产生在包括所述第一脉冲的时间段期间激活的选择信号。
7.根据权利要求6所述的时钟产生装置，其中，所述脉冲发生器还被配置为：产生包括与所述参考时钟信号的所述边沿同步的第二脉冲在内的脉冲信号，其中，在其期间激活所述选择信号的时间段还包括所述第二脉冲。
8.根据权利要求7所述的时钟产生装置，还包括：时钟信号发生器，被配置为根据所述延迟时钟信号产生输出时钟信号和反馈时钟信号，所述输出时钟信号包括从所述第一脉冲的边沿延迟的边沿，所述反馈时钟信号包括从所述第二脉冲的边沿延迟的边沿。
9.根据权利要求8所述的时钟产生装置，其中，所述脉冲发生器还被配置为：在所述延迟时钟信号的频率等于目标频率之后，产生排除了所述第二脉冲的脉冲信号。
10.根据权利要求8所述的时钟产生装置，其中，所述脉冲发生器还被配置为：在所述延迟时钟信号的频率达到目标频率之后，产生在包括所述第二脉冲在内的时间段期间未激活的脉冲信号。
11.根据权利要求8所述的时钟产生装置，还包括：
分频器，被配置为对所述反馈时钟信号进行分频；
相位检测器，被配置为检测分频反馈时钟信号和所述参考时钟信号之间的相位差；以及
电压发生器，被配置为基于检测到的相位差产生所述第二电压。
12.根据权利要求1所述的时钟产生装置，其中，切换到所述延迟线电路的所述第一电压或所述第二电压被施加为用来控制所述延迟路径的延迟的控制电压。
13.一种时钟产生装置，包括：
脉冲发生器，被配置为产生包括与参考时钟信号的边沿同步的注入脉冲在内的脉冲信号；
延迟线电路，包括一系列延迟单元，每个延迟单元提供基于控制电压和延迟控制信号而变化的延迟，并且所述延迟线电路被配置为周期性地延迟所述注入脉冲以产生延迟时钟信号；以及
控制器，被配置为：
在控制电压为第一电压的时间段中,调整所述延迟控制信号，直到所述延迟时钟信号的频率与目标频率之间的频率误差落入预定范围内，所述第一电压还向所述脉冲发生器供电；以及
在控制电压是基于所述参考时钟信号和所述延迟时钟信号之间的相位差产生的第二电压的时间段期间，将所述延迟控制信号保持在上次调整值，使得所述延迟时钟信号的频率向所述目标频率进一步调整。
14.根据权利要求13所述的时钟产生装置，还包括：开关，被配置为基于开关控制信号将所述第一电压或所述第二电压作为所述控制电压提供给所述延迟线电路，
其中，所述控制器还被配置为基于所述延迟时钟信号的频率产生所述开关控制信号。
15.根据权利要求13所述的时钟产生装置，其中，所述脉冲发生器还被配置为产生在包括所述注入脉冲在内的时间段期间激活的选择信号，以及
所述延迟线电路还被配置为基于所述选择信号，通过对所述脉冲信号或者在反馈路径上反馈的延迟时钟信号进行延迟来产生所述延迟时钟信号。
16.根据权利要求15所述的时钟产生装置，其中，所述脉冲发生器还被配置为：产生包括与所述参考时钟信号的所述边沿同步的锁定脉冲在内的脉冲信号，并且产生在包括所述锁定脉冲的时间段中激活的选择信号。
17.根据权利要求16所述的时钟产生装置，还包括：时钟信号发生器，被配置为根据所述延迟时钟信号产生输出时钟信号和反馈时钟信号，所述输出时钟信号包括从所述注入脉冲的边沿延迟的边沿，所述反馈时钟信号包括从所述锁定脉冲的边沿延迟的边沿。
18.根据权利要求16所述的时钟产生装置，其中，所述脉冲发生器还被配置为：在所述延迟时钟信号具有所述目标频率之后，产生所述脉冲信号和所述选择信号，使得只有所述注入脉冲和所述延迟时钟信号被延迟。
19.一种产生时钟的方法，所述方法包括：
使用参考时钟信号产生脉冲信号和选择信号；
基于所述选择信号，选择所述脉冲信号和延迟时钟信号的反馈部分之一；
通过使所选择的信号通过一系列延迟单元来产生所述延迟时钟信号；
在粗调时段中，向所述一系列延迟单元提供第一电压，并且调整所述一系列延迟单元的延迟，直到所述延迟时钟信号的频率和目标频率之间的频率误差落入预定范围内，所述第一电压为恒定电压；
在微调时段中，基于所述参考时钟信号和所述延迟时钟信号之间的相位差产生第二电压，并且将所述第二电压提供给所述一系列延迟单元。
20.根据权利要求19所述的方法，其中，所述第一电压还是用于在产生所述脉冲信号和所述选择信号时供电的电压。
21.根据权利要求19所述的方法，其中，产生所述脉冲信号和所述选择信号包括：
在所述粗调时段中，产生包括第一脉冲和第二脉冲在内的脉冲信号，所述第一脉冲和所述第二脉冲中的每一个与所述参考时钟信号的边沿同步；以及
在所述粗调时段中，产生在包括所述第一脉冲和所述第二脉冲在内的时段中激活的选择信号。
22.根据权利要求21所述的方法，其中，产生所述脉冲信号和所述选择信号还包括：产生所述脉冲信号和所述选择信号，使得在所述微调时段已经结束之后，所述选择信号被激活的时段仅包括所述第一脉冲。
23.根据权利要求21所述的方法，还包括：
根据所述延迟时钟信号产生包括从所述第一脉冲的边沿延迟的边沿在内的输出时钟信号；以及
根据所述延迟时钟信号产生包括从所述第二脉冲的边沿延迟的边沿在内的反馈时钟信号。
24.根据权利要求23所述的方法，其中，产生所述第二电压包括：
对所述反馈时钟信号进行分频；
检测分频反馈时钟信号和所述参考时钟信号之间的相位差；以及
基于检测到的相位差产生所述第二电压。
25.根据权利要求19所述的方法，其中，产生所述脉冲信号和所述选择信号包括：在所述微调时段中产生所述选择信号，使得所述延迟时钟信号的反馈部分在所述微调时段期间被连续选择。
CN201910043951.XA 2018-05-09 2019-01-17 用于产生时钟的方法和装置 Active CN110474633B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0053206 2018-05-09
KR1020180053206A KR102528561B1 (ko) 2018-05-09 2018-05-09 클락 생성을 위한 장치 및 방법

Publications (2)

Publication Number Publication Date
CN110474633A true CN110474633A (zh) 2019-11-19
CN110474633B CN110474633B (zh) 2024-06-07

Family

ID=

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11695421B1 (en) 2022-01-14 2023-07-04 Changxin Memory Technologies, Inc. Delay-locked loop, control method for delay-locked loop, and electronic device
WO2023134034A1 (zh) * 2022-01-14 2023-07-20 长鑫存储技术有限公司 延迟锁相环、延迟锁相环控制方法及电子设备

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09325829A (ja) * 1996-04-03 1997-12-16 Mitsubishi Electric Corp 半導体装置におけるシステムクロック発生回路
CN1239356A (zh) * 1998-06-12 1999-12-22 日本电气株式会社 时钟控制方法及其控制电路
CN1415137A (zh) * 1999-11-18 2003-04-30 李京浩 用于扩频时钟系统的零延迟缓冲电路以及方法
US20040125905A1 (en) * 2002-12-31 2004-07-01 Mosaid Technologies, Inc. Wide frequency range delay locked loop
US20040257124A1 (en) * 2003-06-23 2004-12-23 Renesas Technology Corp. Spread spectrum clock generator capable of frequency modulation with high accuracy
US20050046497A1 (en) * 2003-08-13 2005-03-03 Renesas Technology Corp. Synchronous clock generation circuit capable of ensuring wide lock-in range and attaining lower jitter
US20070152715A1 (en) * 2005-12-21 2007-07-05 Park Duk-Ha Locked loop circuit for improving locking speed and clock locking method using the same
CN101577543A (zh) * 2008-05-09 2009-11-11 联发科技股份有限公司 延迟线校准机构及相关的多时钟信号产生器
US20090278574A1 (en) * 2008-05-09 2009-11-12 Hong-Sing Kao Frequency Divider, Frequency Dividing Method Thereof, and Phase Locked Loop Utilizing the Frequency Divider
CN101873131A (zh) * 2009-04-21 2010-10-27 三星电子株式会社 延迟锁相环和驱动延迟锁相环的方法
US20110260763A1 (en) * 2006-08-08 2011-10-27 Fucheng Wang Frequency synthesizer
US20140118042A1 (en) * 2011-12-30 2014-05-01 Advanced Micro Devices, Inc. Method for locking a delay locked loop
US20140203854A1 (en) * 2013-01-18 2014-07-24 Industry-Academic Cooperation Foundation, Yonsei University Delay locked loop and method of generating clock
CN104113303A (zh) * 2014-02-26 2014-10-22 西安电子科技大学 50%占空比时钟产生电路
CN104821822A (zh) * 2014-01-31 2015-08-05 三星显示有限公司 从前向时钟信号产生本地时钟信号的电路及显示器
CN107733428A (zh) * 2016-08-12 2018-02-23 三星电子株式会社 延迟锁定环电路、集成电路和用于控制它的方法
KR101851215B1 (ko) * 2017-08-14 2018-04-23 홍익대학교 산학협력단 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09325829A (ja) * 1996-04-03 1997-12-16 Mitsubishi Electric Corp 半導体装置におけるシステムクロック発生回路
CN1239356A (zh) * 1998-06-12 1999-12-22 日本电气株式会社 时钟控制方法及其控制电路
CN1415137A (zh) * 1999-11-18 2003-04-30 李京浩 用于扩频时钟系统的零延迟缓冲电路以及方法
US20040125905A1 (en) * 2002-12-31 2004-07-01 Mosaid Technologies, Inc. Wide frequency range delay locked loop
US20040257124A1 (en) * 2003-06-23 2004-12-23 Renesas Technology Corp. Spread spectrum clock generator capable of frequency modulation with high accuracy
US20050046497A1 (en) * 2003-08-13 2005-03-03 Renesas Technology Corp. Synchronous clock generation circuit capable of ensuring wide lock-in range and attaining lower jitter
US20070152715A1 (en) * 2005-12-21 2007-07-05 Park Duk-Ha Locked loop circuit for improving locking speed and clock locking method using the same
US20110260763A1 (en) * 2006-08-08 2011-10-27 Fucheng Wang Frequency synthesizer
US20090278574A1 (en) * 2008-05-09 2009-11-12 Hong-Sing Kao Frequency Divider, Frequency Dividing Method Thereof, and Phase Locked Loop Utilizing the Frequency Divider
CN101577543A (zh) * 2008-05-09 2009-11-11 联发科技股份有限公司 延迟线校准机构及相关的多时钟信号产生器
CN101873131A (zh) * 2009-04-21 2010-10-27 三星电子株式会社 延迟锁相环和驱动延迟锁相环的方法
US20140118042A1 (en) * 2011-12-30 2014-05-01 Advanced Micro Devices, Inc. Method for locking a delay locked loop
US20140203854A1 (en) * 2013-01-18 2014-07-24 Industry-Academic Cooperation Foundation, Yonsei University Delay locked loop and method of generating clock
CN104821822A (zh) * 2014-01-31 2015-08-05 三星显示有限公司 从前向时钟信号产生本地时钟信号的电路及显示器
CN104113303A (zh) * 2014-02-26 2014-10-22 西安电子科技大学 50%占空比时钟产生电路
CN107733428A (zh) * 2016-08-12 2018-02-23 三星电子株式会社 延迟锁定环电路、集成电路和用于控制它的方法
KR101851215B1 (ko) * 2017-08-14 2018-04-23 홍익대학교 산학협력단 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11695421B1 (en) 2022-01-14 2023-07-04 Changxin Memory Technologies, Inc. Delay-locked loop, control method for delay-locked loop, and electronic device
WO2023134034A1 (zh) * 2022-01-14 2023-07-20 长鑫存储技术有限公司 延迟锁相环、延迟锁相环控制方法及电子设备

Also Published As

Publication number Publication date
US20190348988A1 (en) 2019-11-14
US10693472B2 (en) 2020-06-23
KR20190128897A (ko) 2019-11-19
TW202005278A (zh) 2020-01-16
EP3567724B1 (en) 2023-06-07
TWI811342B (zh) 2023-08-11
EP3567724A1 (en) 2019-11-13
KR102528561B1 (ko) 2023-05-04

Similar Documents

Publication Publication Date Title
TWI811342B (zh) 用於產生時脈的方法及設備
US9979408B2 (en) Apparatus and methods for phase synchronization of phase-locked loops
US10897259B1 (en) Phase locked circuit, method of operating the same, and transceiver
US10263626B2 (en) Apparatus and methods for tuning a voltage controlled oscillator
US5202906A (en) Frequency divider which has a variable length first cycle by changing a division ratio after the first cycle and a frequency synthesizer using same
US11057040B2 (en) Phase-locked loop circuit and clock generator including the same
US8515374B2 (en) PLL circuit, and radio communication apparatus equipped with same
CN107911114B (zh) 一种恒定环路带宽的宽带锁相环
EP3208943B1 (en) Fractional frequency synthesizer
US20060220757A1 (en) Semiconductor integrated circuit for communication
EP3114499A1 (en) A transmitter-receiver system
WO2022073617A1 (en) Digitally augmented analog phase locked loop with accurate bandwidth
KR20240017350A (ko) 위상-고정 루프 샘플링
US20080036544A1 (en) Method for adjusting oscillator in phase-locked loop and related frequency synthesizer
EP3394985B1 (en) Phase locked loop, phase locked loop arrangement, transmitter and receiver and method for providing an oscillator signal
US20190341921A1 (en) Phase Locked Loop, Phase Locked Loop Arrangement, Transmitter And Receiver And Method For Providing An Oscillator Signal
CN115483928B (zh) 基于时钟加速的相位追踪环路和方法及电子设备
CN110474633B (zh) 用于产生时钟的方法和装置
US11664793B2 (en) Method and apparatus for precision phase skew generation
US20240120927A1 (en) Phase-locked loop device and operation method thereof
WO2018192654A1 (en) Signal generation device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant