JPH09325829A - 半導体装置におけるシステムクロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の試験を行うときに、試験のため
の信号を所望のタイミングで半導体装置に設定できない
課題があった。 【解決手段】 第２の遅延回路２は、位相同期ループ２
００における第１の遅延回路１と同一構成であって、位
相同期ループ２００における制御電圧を導入し、制御電
圧に応じた周波数のクロック信号を発生するとともにそ
のクロック信号を遅延させて出力する。第２のパルス発
生器４は、第２の遅延回路２が生成した遅延信号を用い
て２相のクロックを発生する。スイッチ１１，１３は、
実稼働時と試験時のシステムクロック出力元を切り換え
るものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に内
蔵され、ハイレベル期間が重なり合わない２相クロック
を発生する半導体装置におけるシステムクロック発生回
路に関するものである。

【０００２】

【従来の技術】半導体装置において用いられるシステム
クロックのうち代表的なものとして、それぞれのハイレ
ベル期間が重なり合わない２相のクロック（以下、単に
２相のクロックという）がある。２相のクロックは、信
号遅延機能を有する位相同期ループ（以下、ＰＬＬとい
う）を用いて容易に発生される。

【０００３】図１４は、ＰＬＬを用いた従来の半導体装
置におけるシステムクロック発生回路を示すブロック図
である。図において、４００は２相のクロックを出力す
るＰＬＬである。ＰＬＬ４００において、１Ａは入力さ
れた信号を遅延する遅延回路、３Ａは遅延回路１Ａの複
数の遅延段のうちのいくつかの遅延段から信号を導入す
るとともに導入した信号から一相のクロックＰ1 と他相
のクロックＰ2 を生成するパルス発生器、５はクロック
入力端子Ｘ_inからバッファ８を介して入力されたクロッ
ク信号の位相とパルス発生器３Ａからの一相のクロック
Ｐ1 の位相とを比較する位相比較器、６は位相比較器５
から出力された位相差に応じた電圧指示信号を出力する
チャージポンプ、７はチャージポンプ６からの電圧指示
信号を平滑化して遅延回路１Ａに制御電圧を供給するロ
ーパスフィルタである。遅延回路１Ａは、入力信号を遅
延するとともに、電圧制御発振器（ＶＣＯ）を構成して
いる。

【０００４】次に動作について説明する。クロック入力
端子Ｘ_inから入力されたクロック信号は、バッファ８を
介して位相比較器５の一方の入力端子に基準クロック信
号として供給される。なお、図１４に示された回路で
は、クロック信号は、クロック出力端子Ｘ_out にも供給
される。位相比較器５の他方の入力端子には、パルス発
生器３Ａからの一相のクロックＰ1 が帰還クロック信号
として入力されている。位相比較器５は、両端子に入力
される信号の位相差を検出し、位相差を示す信号をチャ
ージポンプ６に出力する。チャージポンプ６は、その位
相差に応じて、例えば、基準クロック信号の位相に対し
てクロックＰ1 の位相が遅れているときには電圧を上げ
ることを指示する信号を出力し、基準クロック信号の位
相に対してクロックＰ1 の位相が進んでいるときには電
圧を下げることを指示する信号を出力する。

【０００５】チャージポンプ６からの信号に応じて、ロ
ーパスフィルタ７に含まれるコンデンサの電圧が変化す
る。その電圧は、遅延回路１Ａに供給される。なお、ロ
ーパスフィルタ７は、ＰＬＬ４００の応答速度などの特
性を決める作用も果たす。遅延回路１Ａは、入力された
制御電圧に応じて出力信号の周波数を変化させる。基準
クロック信号の位相とクロックＰ1 の位相とが一致して
いるときには、チャージポンプ６の出力は変化せず、遅
延回路１Ａの出力信号の周波数は変化しない。

【０００６】遅延回路１Ａは、複数の遅延素子が縦続接
続されたもので構成されている。パルス発生器３Ａは、
各遅延素子の出力のうち、所望の位相差（スキュー）ｔ
_d を有する２相のクロックＰ1 ，Ｐ2 が作成できるよう
にいくつかの出力を選択する。図１４には、３つの出力
が選択される場合が示されている。パルス発生器３Ａ
は、選択した出力信号から２相のクロックＰ1 ，Ｐ2 を
生成する。以上のようにして、図１５の（Ａ），
（Ｂ），（Ｃ）に示すように、クロック入力端子Ｘ_inか
ら入力されたクロック信号の周波数と同一周波数であっ
て、所望の位相差ｔ_d を有する２相のクロックＰ1 ，Ｐ
2 が発生される。

【０００７】半導体装置を試験するときに、ある時点で
外部から所定の信号を半導体装置に与え、その信号にも
とづく出力信号を検定するという処理が要求される。例
えば、図１５の（Ｄ）における動作＃１から動作＃２に
移る時点で、試験のための所定の信号が与えられる。し
かし、無条件にその信号を与えると、配線容量等にもと
づいて信号の波形がなまり、所望のタイミングで半導体
装置に試験のための信号が設定されないといった問題が
生ずる。なお、図１５の（Ｄ）には、試験のための所定
の信号として、マイクロプロセッサなどの半導体装置の
動作を切り換えることを指示する信号が入力される場合
が例示されている。そこで、所定の信号を半導体装置に
与えるときに、クロック入力端子Ｘ_inから入力されるク
ロック信号を停め、あるいは、クロック信号の周波数を
落とし、所定の信号の設定が完了したらクロック信号の
入力を再開したりクロック信号の周波数を元に戻すとい
った手法を採用することが考えられる。しかし、その手
法によると、一旦、ＰＬＬ４００の同期がはずれてしま
う。従って、クロック信号の入力が再開されてから、あ
るいはクロック信号の周波数が元の値に戻されてから、
ＰＬＬ４００の同期再確立までの期間、半導体装置は正
常に動作しない。つまり、試験のための所定の信号が半
導体装置に設定されても半導体装置は直ちに正常に動作
開始できず、事実上、試験を行うことができない。

【０００８】そこで、半導体装置を試験するときには、
ＰＬＬ４００を用いずにフリップフロップで２相のクロ
ックＰ1 ，Ｐ2 を発生し、遅延素子で位相差ｔ_d を設け
るという手法が考えられる。図１６はそのような手法を
実現するシステムクロック発生回路の構成を示すブロッ
ク図である。図において、１７はクロック入力端子Ｘ_in
から入力されたクロック信号をＰＬＬ４００と第２のパ
ルス発生器１６とのうちのいずれかに供給するスイッ
チ、１１はＰＬＬ４００によるクロックＰ1 と第２のパ
ルス発生器１６によるクロックＰ1 とのうちのいずれか
を選択するスイッチ、１３はＰＬＬ４００によるクロッ
クＰ2 と第２のパルス発生器１６によるクロックＰ2 と
のうちのいずれかを選択するスイッチである。

【０００９】図１７は第２のパルス発生器の一構成例を
示す回路図である。図１７に示すように、第２のパルス
発生器１６は、例えば、フリップフロップを構成する反
転論理和回路（ＮＯＲ回路）１５１，１５２、ＮＯＲ回
路１５１の一方の入力側に設けられた反転回路（インバ
ータ）１５０、ＮＯＲ回路１５１の他方の入力側に設け
られ遅延素子を構成するインバータ１５３〜１５８およ
びＮＯＲ回路１５２の一方の入力側に設けられ遅延素子
を構成するインバータ１５９〜１６４で構成される。

【００１０】半導体装置の実稼働時には、スイッチ１７
は、クロック入力端子Ｘ_inから入力されたクロック信号
がＰＬＬ４００に入力するように設定され、スイッチ１
１，１３は、ＰＬＬ４００からの２相のクロックＰ1 ，
Ｐ2 を半導体装置の各部分に出力するように設定され
る。従って、半導体装置は、ＰＬＬ４００が生成するシ
ステムクロックによって動作する。なお、実稼働時と
は、半導体装置を試験するときではない動作時、すなわ
ち、半導体装置が所定のシステムに組み込まれ、そのシ
ステムにおいて要求される機能を果たすように動作する
ときである。

【００１１】半導体装置を試験するときには、スイッチ
１７は、クロック入力端子Ｘ_inから入力されたクロック
信号が第２のパルス発生器１６に入力するように設定さ
れ、スイッチ１１，１３は、第２のパルス発生器１６か
らの２相のクロックＰ1 ，Ｐ2 を出力するように設定さ
れる。そして、図１８の（Ａ）〜（Ｄ）に示すように、
試験のための所定の信号を半導体装置に設定するとき
に、クロック入力端子Ｘ_inから入力されるクロック信号
の周波数が落とされる。その状態で試験のための所定の
信号が半導体装置に入力されれば、その信号は正しく半
導体装置に設定される。しかし、このような回路構成に
よると、図１８の（Ｃ）にｔ_d ’として示すように、２
相のクロックＰ1 ，Ｐ2 間のスキューが所望の位相差ｔ
_d に保たれない。従って、設定された信号が、半導体装
置内で正常に伝搬されない可能性がある。

【００１２】

【発明が解決しようとする課題】従来の半導体装置にお
けるシステムクロック発生回路は以上のように構成され
ているので、半導体装置の試験を行うときに、試験のた
めの信号を所望のタイミングで半導体装置に設定できな
いという課題があった。

【００１３】この発明は上記のような課題を解決するた
めになされたもので、試験時にも、２相のクロックＰ1
，Ｐ2 間の位相差を所望の位相差ｔ_d に保ったまま、
任意の周波数の２相のクロックＰ1 ，Ｐ2 を発生できる
半導体装置におけるシステムクロック発生回路を得るこ
とを目的とする。なお、本発明に類似する技術として、
特開平２−８９４２２号公報に記載されたものがある。

【００１４】

【課題を解決するための手段】請求項１記載の発明に係
る半導体装置におけるシステムクロック発生回路は、Ｐ
ＬＬにおける第１の遅延回路と同一構成であって、ＰＬ
Ｌにおける制御電圧を導入して制御電圧に応じた周波数
のクロック信号を発生するとともにそのクロック信号を
遅延させて出力する第２の遅延回路と、第２の遅延回路
が生成した遅延信号を用いて２相のクロックを発生する
パルス発生器とを備えたものである。

【００１５】請求項２記載の発明に係る半導体装置にお
けるシステムクロック発生回路は、遅延信号を用いて２
相のクロックを発生する第１のパルス発生器をＰＬＬが
含み、さらに、第１のクロック信号がＰＬＬに供給され
る状態と第２のクロック信号がＰＬＬに供給されるとと
もに第３のクロック信号が第２の遅延回路に供給される
状態とを切り換える第１の切換手段と、第１のパルス発
生器が発生した２相のクロックとＰＬＬ外のパルス発生
器が発生した２相のクロックとのいずれかを選択してシ
ステムクロックとして出力する第２の切換手段とを備え
たものである。

【００１６】請求項３記載の発明に係る半導体装置にお
けるシステムクロック発生回路は、第１の切換手段が、
クロック入力端子とクロック出力端子およびＰＬＬの基
準クロック信号入力端子との間に設けられたスイッチ
と、クロック入力端子と第２の遅延回路の間に設けられ
た他のスイッチとを含む構成になっているものである。

【００１７】請求項４記載の発明に係る半導体装置にお
けるシステムクロック発生回路は、第１のクロック信号
がＰＬＬおよび第２の遅延回路に供給される状態と第２
のクロック信号がＰＬＬに供給されるとともに第３のク
ロック信号が第２の遅延回路に供給される状態とを切り
換える切換手段を備えたものである。

【００１８】請求項５記載の発明に係る半導体装置にお
けるシステムクロック発生回路は、切換手段が、クロッ
ク入力端子とクロック出力端子およびＰＬＬの基準クロ
ック信号入力端子との間に設けられたスイッチを含む構
成になっているものである。

【００１９】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置におけるシステムクロック発生回路の構成を示
すブロック図である。図において、２００は２相のクロ
ックを出力するＰＬＬ、２はクロック入力端子Ｘ_inにス
イッチ９を介して接続されＰＬＬ２００のローパスフィ
ルタ７からの制御電圧Ｖ_cnt に応じた周波数の信号であ
って所定の遅延量をもった各信号を出力する第２の遅延
回路、４は第２の遅延回路２の所定の遅延段から信号を
導入し一相のクロックＰ1Tと他相のクロックＰ２Ｔを生
成する第２のパルス発生器、１５はバッファ８とクロッ
ク出力端子Ｘ_ｏｕｔ との間に設けられたスイッチであ
る。なお、この場合、第２のパルス発生器４は、特許請
求の範囲に記載されたパルス発生器に相当する。また、
スイッチ９，１５は、第１の切換手段の一例である。

【００２０】ＰＬＬ２００において、１はローパスフィ
ルタ７からの制御電圧Ｖ_cnt に応じた周波数の信号ｆ
_vco を生成するとともに所定の遅延量をもった各信号を
出力する第１の遅延回路、３は第１の遅延回路１の複数
の遅延段のうちいくつかの遅延段から信号を導入すると
ともに導入した信号から実稼働時の一相のクロックＰ1S
と他相のクロックＰ2Sを生成する第１のパルス発生器で
ある。１０は第１のパルス発生器３からの一相のクロッ
クＰ1Sとスイッチ１１が選択した一相のクロックＰ1 と
のうちのいずれかを選択して位相比較器５に与えるスイ
ッチである。スイッチ１１は、ＰＬＬ２００によるクロ
ックＰ1Sと第２のパルス発生器４によるクロックＰ1Tと
のうちのいずれかを選択し、スイッチ１３はＰＬＬ２０
０によるクロックＰ2Sと第２のパルス発生器４によるク
ロックＰ2Tとのうちのいずれかを選択する。その他の構
成要素は、図１４に示されたものと同じものであるが、
スイッチ１１，１３は、第２の切換手段の一例である。

【００２１】図２は第１の遅延回路および第２の遅延回
路の一構成例を示す回路図である。図に示すように、第
１の遅延回路１および第２の遅延回路２は、例えば、ド
レインが電源Ｖ_CCに接続されゲートがＮチャネルトラン
ジスタ２１のドレイン側に接続されたＰチャネルトラン
ジスタ２０，２２，２６，３０，３４，３８，４２，４
６，５０，５４を有する。Ｐチャネルトランジスタ２０
のソースはゲートに接続されている。また、第１の遅延
回路１および第２の遅延回路２は、各Ｐチャネルトラン
ジスタ２３，２７，３１，３５，３９，４３，４７，５
１，５５と各Ｎチャネルトランジスタ２４，２８，３
２，３６，４０，４４，４８，５２，５６とから構成さ
れる各インバータを有する。初段のインバータには信号
ｆ_inが印加され、各インバータは縦続接続される。各イ
ンバータのＮチャネルトランジスタ２４，２８，３２，
３６，４０，４４，４８，５２，５６は、Ｎチャネルト
ランジスタ２５，２９，３３，３７，４１，４５，４
９，５３，５７のドレイン側に接続される。そして、各
Ｎチャネルトランジスタ２１，２５，２９，３３，３
７，４１，４５，４９，５３，５７のゲートには、制御
電圧Ｖ_cnt が印加される。

【００２２】各インバータの出力は、それぞれ、インバ
ータ６１〜６８を介して、出力Ｒ1〜Ｒ8 として出力さ
れる。図２に示された回路が第１の遅延回路１に適用さ
れる場合には、最終段のインバータの出力は信号ｆ_vco
となる。そして、信号ｆ_vcoは、信号ｆ_inとして初段の
インバータに帰還される。図２に示された回路が第２の
遅延回路２に適用される場合には、最終段のインバータ
の出力端子は開放状態とされる。

【００２３】このような回路において、９個のインバー
タは、遅延素子として作用する。また、信号ｆ_vco が信
号ｆ_inとして帰還される場合には、この回路はリング発
振器として作用する。Ｐチャネルトランジスタ２０，２
２，２６，３０，３４，３８，４２，４６，５０，５４
およびＮチャネルトランジスタ２１，２５，２９，３
３，３７，４１，４５，４９，５３，５７は、制御電圧
Ｖ_cnt に応じて、インバータに流れる電流を制御するこ
とによって遅延量を制御する。

【００２４】図２に示された回路が第１の遅延回路１に
適用される場合には、出力Ｒ1 〜Ｒ8 は、出力Ｒ11，Ｒ
21，Ｒ31，Ｒ41，Ｒ51，Ｒ61，Ｒ71，Ｒ81に相当する。
図２に示された回路が第２の遅延回路２に適用される場
合には、出力Ｒ1 〜Ｒ8 は、出力Ｒ12，Ｒ22，Ｒ32，Ｒ
42，Ｒ52，Ｒ62，Ｒ72，Ｒ82に相当する。なお、図２に
示された回路は遅延回路の一例であって、他の回路構成
によって第１の遅延回路１および第２の遅延回路２を構
成することもできる。また、ここでは遅延素子が９段あ
る例を示したが、段数が奇数であれば、遅延素子は何段
であってもよい。遅延素子の段数は、要求される発振周
波数の程度およびスキューに要求される精度に応じて定
められる。

【００２５】図３は第１のパルス発生器の一構成例を示
す回路図である。ここでは、第１のパルス発生器３が第
１の遅延回路１の出力Ｒ11，Ｒ31，Ｒ41を導入する場合
を例にとる。図に示すように、第１のパルス発生器３
は、出力Ｒ11と出力Ｒ41の論理積をとる論理積回路（Ａ
ＮＤ回路）８５を有する。また、ＡＮＤ回路８５の出力
を所定の条件で通過させるトランスミッションゲート８
７およびＰチャネルトランジスタ８８と、通過出力を反
転して一相のクロック信号Ｐ1Sとするインバータ９１と
を有する。さらに、ＡＮＤ回路８５の出力を所定の条件
で通過させるトランスミッションゲート８９およびＰチ
ャネルトランジスタ９０と、通過出力を反転して他相の
クロック信号Ｐ2Sとするインバータ９２とを有する。

【００２６】そして、出力Ｒ31によって制御され、通過
条件を作成するための３つのＤラッチを有する。第１の
Ｄラッチは、出力Ｒ31を反転するインバータ７０、出力
Ｒ31で制御されるトランスミッションゲート７１および
２つのインバータ７２，７３で構成される。第２のＤラ
ッチは、出力Ｒ31を反転するインバータ７８、出力Ｒ31
で制御されるトランスミッションゲート７９および２つ
のインバータ８０，８１で構成される。第３のＤラッチ
は、出力Ｒ31で制御されるトランスミッションゲート８
３および２つのインバータ８２，８４で構成される。第
１のＤラッチの出力は、２つのインバータ７４，７５を
介して論理反転せずに第２のＤラッチに伝えられる。ま
た、第１のＤラッチの出力は、インバータ７６を介して
論理反転して第３のＤラッチに伝えられる。第２のＤラ
ッチの出力は、インバータ７７を介して論理反転して第
１のＤラッチに伝えられる。なお、図３に示された回路
は、信号ｆ_vco の周波数の１／２の周波数の２相のクロ
ック信号Ｐ1S，Ｐ2Sを発生する。また、図３に示された
回路はパルス発生器の一例であって、他の回路構成によ
って第１のパルス発生器３を構成することもできる。

【００２７】図４は第２のパルス発生器の一構成例を示
す回路図である。ここでは、第２のパルス発生器４が第
２の遅延回路２の出力Ｒ12，Ｒ32，Ｒ42を導入する場合
を例にとる。図に示すように、第２のパルス発生器４
は、出力Ｒ12と出力Ｒ42の排他的論理和を反転する反転
排他的論理和回路（ＥＸＮＯＲ回路）８６を有する。ま
た、ＥＸＮＯＲ回路８６の出力を所定の条件で通過させ
るトランスミッションゲート８７およびＰチャネルトラ
ンジスタ８８と、通過出力を反転して一相のクロック信
号Ｐ1Tとするインバータ９１とを有する。さらに、ＥＸ
ＮＯＲ回路８６の出力を所定の条件で通過させるトラン
スミッションゲート８９およびＰチャネルトランジスタ
９０と、通過出力を反転して他相のクロック信号Ｐ2Tと
するインバータ９２とを有する。そして、通過条件を作
成するため出力Ｒ32を通す２つのインバータ９３，９４
と、インバータ９３の出力を導入する２段のインバータ
９５，９６を有する。なお、図４に示された回路はパル
ス発生器の一例であって、他の回路構成によって第２の
パルス発生器４を構成することもできる。

【００２８】図５は位相比較器の一構成例を示す回路図
である。この例では、位相比較器５は、基準クロック信
号ref を受けるインバータ１００、クロック信号CLK を
受けるインバータ１１３、インバータ１００の出力と反
転論理積回路（ＮＡＮＤ回路）１１１の出力とを入力す
るＮＡＮＤ回路１０１、およびインバータ１１３の出力
とＮＡＮＤ回路１１２の出力とを入力するＮＡＮＤ回路
１０６を有する。さらに、ＮＡＮＤ回路１０１の出力を
セット入力とする２つのＮＡＮＤ回路１０２，１０３か
らなる第１のフリップフロップ、およびＮＡＮＤ回路１
０６の出力をリセット入力とする２つのＮＡＮＤ回路１
０４，１０５からなる第２のフリップフロップを有す
る。さらに、ＮＡＮＤ回路１０７は、ＮＡＮＤ回路１０
１の出力と第１のフリップフロップのＱ出力との論理積
をとり、ＮＡＮＤ回路１０８は、ＮＡＮＤ回路１０６の
出力と第２のフリップフロップの反転Ｑ出力との論理積
をとる。そして、ＮＯＲ回路１０９およびインバータ１
１０は、２つのＮＡＮＤ回路１０７，１０８の出力の論
理和をとる。

【００２９】ＮＡＮＤ回路１１１は、ＮＡＮＤ回路１０
１、ＮＡＮＤ回路１０２、インバータ１１０およびＮＡ
ＮＤ回路１１２の各出力を入力する。ＮＡＮＤ回路１１
２は、ＮＡＮＤ回路１０６、ＮＡＮＤ回路１０５、イン
バータ１１０およびＮＡＮＤ回路１１１の各出力を入力
する。ＮＡＮＤ回路１１１の出力はチャージポンプ６に
対して電圧を上げるように指示するＵ信号となり、ＮＡ
ＮＤ回路１１２の出力はチャージポンプ６に対して電圧
を下げるように指示するＤ信号となる。なお、図５に示
された回路は位相比較器の一例であって、他の回路構成
によって位相比較器５を構成することもできる。

【００３０】図６はチャージポンプの一構成例を示す回
路図である。この例では、チャージポンプ６は、Ｕ信号
がローレベルになったときに高レベルの信号を出力し、
Ｄ信号がローレベルになったときに低レベルの信号を出
力する回路構成になっている。すなわち、チャージポン
プ６は、Ｕ信号の反転レベルがゲートに印加されるＰチ
ャネルトランジスタ１２２、Ｐチャネルトランジスタ１
２２のソース側にゲートが接続されたＰチャネルトラン
ジスタ１２３，１２６、Ｐチャネルトランジスタ１２
３，１２６のゲートにドレイン側が接続されるとともに
ゲートにＵ信号が印加されるＰチャネルトランジスタ１
２４、Ｐチャネルトランジスタ１２４とアース電位間に
接続されたＮチャネルトランジスタ１２５、およびＵ信
号の入力端子とＰチャネルトランジスタ１２４のゲート
との間に設けられたＮチャネルトランジスタ１２１を有
する。

【００３１】また、チャージポンプ６は、Ｄ信号がゲー
トに印加されるＰチャネルトランジスタ１２９、Ｐチャ
ネルトランジスタ１２９のドレインと電源との間に接続
されたＰチャネルトランジスタ１２８、ゲートがＰチャ
ネルトランジスタ１２９のソースに接続されたＮチャネ
ルトランジスタ１３０，１３２、およびＮチャネルトラ
ンジスタ１３０，１３２のゲートにドレイン側が接続さ
れるとともにＤ信号がゲートに印加されるＮチャネルト
ランジスタ１３１を有する。なお、Ｄ信号入力端子に
は、負荷容量をＵ側の負荷容量にあわせるための、すな
わちインバータ１２０による分を補償するためのインバ
ータ１２７が設けられている。

【００３２】なお、図６に示された回路は、チャージポ
ンプの一例であって、他の回路構成によってチャージポ
ンプ６を構成することもできる。チャージポンプ６が出
力する電圧指示信号Ｐ_out によって、図７に示すように
構成されたローパスフィルタ７におけるコンデンサ１４
１が抵抗１４０を介して充放電される。コンデンサ１４
１の電圧は、制御電圧Ｖ_cnt として、第１の遅延回路１
および第２の遅延回路２に供給される。

【００３３】次に動作について説明する。第１の遅延回
路１における各素子の電気的特性が、対応する第２の遅
延回路２における各素子の電気的特性に一致するよう
に、各素子は選定される。半導体装置の実稼働時には、
スイッチ１５は閉状態、スイッチ９は開状態にされる。
また、スイッチ１１，１３は、第１のパルス発生器３に
よる２相のクロックＰ1S，Ｐ2Sを出力するように設定さ
れる。よって、クロックＰ1S，Ｐ2Sは、システムクロッ
クである２相のクロックＰ1 ，Ｐ2 として、半導体装置
の各部分に供給される。さらに、スイッチ１０は、クロ
ックＰ1 の出力端子と位相比較器５のクロック信号CLK
の入力端子を接続するように設定される。

【００３４】そして、クロック入力端子Ｘ_inにクロック
信号が入力される。ここでは、２５ＭＨｚのクロック信
号が入力される場合を例にとる。クロック信号は、バッ
ファ８を介して、位相比較器５に基準クロック信号ref
として供給される。位相比較器５の他方の入力端子には
クロックＰ1Sがクロック信号CLK として供給される。図
５に示すように構成された位相比較器５は、図８に示す
ように、クロックＰ1Sの位相が基準クロック信号ref よ
りも遅れているときには、Ｕ信号を有意な状態にする。
この例では、Ｕ信号をローレベルにする。クロックＰ1S
の位相が基準クロック信号ref よりも進んでいるときに
は、Ｄ信号を有意な状態にする。すなわち、Ｄ信号をロ
ーレベルにする。双方の位相が一致しているときには、
Ｕ信号もＤ信号も有意な状態にならない。

【００３５】図６に示すように構成されたチャージポン
プ６において、Ｕ信号が有意な状態であるときには、Ｐ
チャネルトランジスタ１２６が導通し、図８に示すよう
に、チャージポンプ６の出力端子には高レベルの電圧指
示信号Ｐ_out が発生する。Ｄ信号が有意な状態であると
きには、Ｎチャネルトランジスタ１３２が導通し、図８
に示すように、チャージポンプ６の出力端子には低レベ
ルの電圧指示信号Ｐ_{ou t} が発生する。Ｕ信号もＤ信号も
有意な状態でないときには、Ｐチャネルトランジスタ１
２６およびＮチャネルトランジスタ１３２はいずれも導
通せず、図８にＰ_out として示すように、チャージポン
プ６の出力端子には高レベルも低レベルも現れない。

【００３６】電圧指示信号Ｐ_out は、図７に示すように
構成されたローパスフィルタ７のコンデンサ１４１を充
放電する。従って、コンデンサ１４１の電圧である制御
電圧Ｖ_cnt は、クロックＰ1Sの位相が基準クロック信号
ref よりも遅れているときには高くなる。クロックＰ1S
の位相が基準クロック信号ref よりも進んでいるときに
は、制御電圧Ｖ_cnt は低くなる。双方の位相が一致して
いるときには、制御電圧Ｖ_cnt は一定に保たれる。

【００３７】第１の遅延回路１は、電圧制御によるリン
グ発振器を構成しているとともに、遅延回路を構成して
いる。図２に示すように構成された第１の遅延回路１に
おいて、制御電圧Ｖ_cnt は、Ｐチャネルトランジスタ２
０，２２，２６，３０，３４，３８，４２，４６，５
０，５４およびＮチャネルトランジスタ２１，２５，２
９，３３，３７，４１，４５，４９，５３，５７に印加
される。従って、制御電圧Ｖ_cnt の大きさに応じて第１
の遅延回路１における各インバータに流れる電流が変化
する。電流変化に応じて遅延量が変化するので、発振周
波数および各遅延段の遅延量が変化する。上述したよう
に第１のパルス発生器３は２分周機能を有しているの
で、ＰＬＬ２００において同期確立すると、出力信号ｆ
_vco の周波数は、この場合、クロックＰ1Sの周波数２５
ＭＨｚの２倍の周波数５０ＭＨｚに安定する。また、制
御電圧Ｖ_cnt は、位相比較器５に入力されるクロック信
号CLKの周波数が２５ＭＨｚで安定しているときの電圧
に安定する。従って、同期確立すると各遅延段における
遅延量も安定する。図９は第１の遅延回路１および第１
のパルス発生器３における各部の波形を示すタイミング
図である。ただし、図９には、出力Ｒ51，Ｒ61，Ｒ71は
示されていない。

【００３８】図３に示すように構成された第１のパルス
発生器３は、例えば、第１の遅延回路１から、出力Ｒ1
1，Ｒ31，Ｒ41を導入する。なお、どの遅延段からの信
号を取り出すかは、要求されるスキュー量に応じて決定
される。この場合には、ＡＮＤ回路８５で出力Ｒ11と出
力Ｒ41との論理積がとられ、ＡＮＤ回路８５の出力が、
インバータ８１，８４の出力の制御によって、トランス
ミッションゲート８７，８９を通過する。トランスミッ
ションゲート８７，８９の出力は、インバータ９１，９
２を介して、２相のクロックＰ1S，Ｐ2Sとなる。以上の
ようにして、図９に示すように、第１の遅延回路１にお
ける３つの遅延段による遅延量に応じた位相差ｔ_d1をも
った安定した２相のクロックＰ1S，Ｐ2Sが得られる。２
相のクロックＰ1S，Ｐ2Sは、スイッチ１１，１３を通っ
て、システムクロックとして半導体装置における各部に
供給される。

【００３９】半導体装置を試験するときには、スイッチ
１５は開状態、スイッチ９は閉状態にされる。また、ス
イッチ１１，１３は、第２のパルス発生器４による２相
のクロックＰ1T，Ｐ2Tを出力するように設定される。よ
って、クロックＰ1T，Ｐ2Tは、２相のクロックＰ1 ，Ｐ
2 として出力される。スイッチ１０は、第１のパルス発
生器３からの一相のクロックＰ1Sが直接に位相比較器５
のクロック信号CLK の入力端子に入力するように設定さ
れる。

【００４０】そして、クロック入力端子Ｘ_inにクロック
信号が入力されるとともに、クロック入力端子Ｘ_out に
もクロック信号が入力される。例えば、クロック入力端
子Ｘ_inに２５ＭＨｚのクロック信号が入力され、クロッ
ク入力端子Ｘ_out に２５ＭＨｚの別のクロック信号が入
力される。従って、この場合、クロック入力端子Ｘ_{ou t}
に入力されたクロック信号を基準クロック信号としてＰ
ＬＬ２００は同期確立する。基準クロック信号の周波数
は、半導体装置の実稼働時の基準クロック信号の周波数
と同じである。従って、ＰＬＬ２００の同期が確立して
いるときの制御電圧Ｖ_cnt は、半導体装置の実稼働時の
制御電圧Ｖ_cnt と同じである。

【００４１】ＰＬＬ２００の同期が確立しているときの
制御電圧Ｖ_cnt は、第２の遅延回路２にも入力されてい
る。第２の遅延回路２の構成は、第１の遅延回路１の構
成と同じである。すなわち、図２に示すように構成され
た第２の遅延回路２において、制御電圧Ｖ_cnt は、Ｐチ
ャネルトランジスタ２０，２２，２６，３０，３４，３
８，４２，４６，５０，５４およびＮチャネルトランジ
スタ２１，２５，２９，３３，３７，４１，４５，４
９，５３，５７に印加される。第１の遅延回路１におけ
る各素子の電気的特性は、対応する第２の遅延回路２に
おける各素子の電気的特性に一致している。従って、Ｐ
ＬＬ２００が同期確立しているときには、第２の遅延回
路２における各遅延段の遅延量は、第１の遅延回路１に
おける各遅延段の遅延量に等しい。すなわち、図１０に
示された遅延量ｔ_R12 ，ｔ_R22 ，ｔ_{R3 2} ，ｔ_R42 は、図
９に示された遅延量ｔ_R11 ，ｔ_R21 ，ｔ_R31 ，ｔ_R41 に
等しい。図９，図１０にはクロック前縁の遅延量のみが
明示されているが、各出力Ｒ12，Ｒ22，Ｒ32，Ｒ42のク
ロック後縁の遅延量も、各出力Ｒ11，Ｒ21，Ｒ31，Ｒ41
のクロック後縁の遅延量に等しい。

【００４２】図４に示すように構成された第２のパルス
発生器４は、第２の遅延回路２から、出力Ｒ12，Ｒ32，
Ｒ42を導入する。第２のパルス発生器４において、ＥＸ
ＮＯＲ回路８６で出力Ｒ12と出力Ｒ42との排他的論理和
がとられ、ＥＸＮＯＲ回路８６の出力が、出力Ｒ32で制
御されるトランスミッションゲート８７，８９を通過す
る。トランスミッションゲート８７，８９の出力は、イ
ンバータ９１，９２を介して、２相のクロックＰ1T，Ｐ
2Tとなる。以上のようにして、図１０に示すように、第
２の遅延回路２における３つの遅延段による遅延量に応
じた位相差ｔ_d2をもった２相のクロックＰ1T，Ｐ2Tが得
られる。位相差ｔ_d2は、図９に示された位相差ｔ_d1と同
じである。クロックＰ1T，Ｐ2Tは、スイッチ１１，１３
を通って、システムクロックとして半導体装置における
各部に供給される。

【００４３】試験時には、例えば、図１１の（Ｄ）にお
ける動作＃１から動作＃２に移る時点で、試験のための
所定の信号が与えられる。その場合、既に述べたよう
に、無条件にその信号を与えると、配線容量等にもとづ
いて信号の波形がなまり、所望のタイミングで半導体装
置に試験のための信号が設定されない可能性がある。そ
こで、所定の信号を半導体装置に与えるときには、入力
端子Ｘ_inに入力されるクロック信号を停めるか、あるい
は、クロック信号の周波数を落とす。そして、所定の信
号を半導体装置に入力する。その後、入力端子Ｘ_inへの
クロック信号の入力を再開するか、あるいは、クロック
信号の周波数を元に戻す。

【００４４】ＰＬＬ２００は常時動作しているので、制
御電圧Ｖ_cnt は、実稼働時の値と同じ値で安定してい
る。従って、第２の遅延回路２における各遅延段の遅延
量ｔ_d2は実稼働時の遅延量ｔ_d に等しく、かつ、不変で
ある。すなわち、入力端子Ｘ_inに入力されるクロック信
号の周波数が変化しても、２相のクロックＰ1T，Ｐ2Tの
スキューは変化しない。また、クロック信号の周波数が
元の値に戻されたときにも、スキューは不変である。従
って、試験のための所定の信号が与えられたときに、設
定された信号は、半導体装置内で正常に伝搬される。

【００４５】以上のように、この実施の形態１によれ
ば、試験のための所定の信号が半導体装置に入力される
際にシステムクロックのスキューは変化しない。よっ
て、所定の信号は半導体装置に正しく設定され、半導体
装置の試験が正確に実行される。例えば、マイクロプロ
セッサなどの半導体装置の動作を切り換えても、正確な
試験を行うことができる。

【００４６】実施の形態２．図１２はこの発明の実施の
形態２による半導体装置におけるシステムクロック発生
回路の構成を示すブロック図である。図において、３０
０は２相のクロックを出力するＰＬＬ、４Ａは図１に示
された第２のパルス発生器４と同じ構成のパルス発生器
である。ＰＬＬ３００において、この場合には、ＶＣＯ
として機能する第１の遅延回路１と位相比較器５との間
の入力周波数を１／２にする分周器１８が設けられてい
る。その他の構成要素は、図１に示されたものと同じも
のであるが、スイッチ１５は、切換手段の一例である。
ただし、図１に示された構成とは異なり、ここでは、ス
イッチ９，１０，１１，１３は設けられていない。

【００４７】図１３は分周器の一構成例を示す回路図で
ある。この例では、分周器１８は、２段のフリップフロ
ップで構成されている。初段のフリップフロップは、２
つのインバータ１７３，１７４、所定の条件でインバー
タ１７４の出力をインバータ１７３に戻すトランスミッ
ションゲート１７２、所定の条件で後段のフリップフロ
ップの出力をインバータ１７３に印加するトランスミッ
ションゲート１７１で構成される。後段のフリップフロ
ップは、２つのインバータ１７７，１７８、所定の条件
でインバータ１７８の出力をインバータ１７７に戻すト
ランスミッションゲート１７６、所定の条件で初段のフ
リップフロップ出力をインバータ１７７に印加するトラ
ンスミッションゲート１７５で構成される。所定の条件
は、分周器１８に入力される信号と、インバータ１７０
で入力信号が反転された信号とで生成される。なお、後
段のフリップフロップは、インバータ１７９を介して、
初段のフリップフロップに出力を供給するとともに入力
信号の周波数が１／２にされた信号を出力する。

【００４８】次に動作について説明する。第１の遅延回
路１における各素子の電気的特性が、対応する第２の遅
延回路２における各素子の電気的特性に一致するよう
に、各素子は選定される。半導体装置の実稼働時には、
スイッチ１５は閉状態に設定される。そして、クロック
入力端子Ｘ_inにクロック信号が入力される。ここでも、
２５ＭＨｚのクロック信号が入力される場合を例にと
る。入力端子Ｘ_inに入力されたクロック信号は、バッフ
ァ８を介して、位相比較器５に基準クロック信号ref と
して供給される。位相比較器５の他方の入力端子には分
周器１８からのクロック信号CLK が供給される。位相比
較器５は、クロック信号CLK の位相が基準クロック信号
ref よりも遅れているときには、Ｕ信号を有意な状態に
する。クロック信号CLK の位相が基準クロック信号ref
よりも進んでいるときには、Ｄ信号を有意な状態にす
る。双方の位相が一致しているときには、Ｕ信号もＤ信
号も有意な状態にならない。

【００４９】チャージポンプ６は、実施の形態１の場合
と同様に、Ｕ信号が有意な状態であるときには、高レベ
ルの電圧指示信号Ｐ_out を出力する。Ｄ信号が有意な状
態であるときには、低レベルの電圧指示信号Ｐ_out を出
力する。Ｕ信号もＤ信号も有意な状態でないときには、
チャージポンプ６は、実施の形態１の場合と同様に、高
レベルも低レベルも出力しない。電圧指示信号Ｐ_out に
応じて、ローパスフィルタ７は、実施の形態１の場合と
同様に、クロック信号CLK の位相が基準クロック信号re
f よりも遅れているときには制御電圧Ｖ_cnt を高くす
る。クロック信号CLK の位相が基準クロック信号ref よ
りも進んでいるときには制御電圧Ｖ_cnt を低くする。双
方の位相が一致しているときには制御電圧Ｖ_cnt を一定
に保つ。

【００５０】第１の遅延回路１は、実施の形態１の場合
と同様に動作して、５０ＭＨｚで発振する。分周器１８
は、第１の遅延回路１の各出力のうちの一つの出力を導
入する。図１２には、出力Ｒ11が導入することが例示さ
れている。図１３に示すように構成された分周器１８
は、出力Ｒ11の周波数を１／２にして、２５ＭＨｚのク
ロック信号CLK を生成し、そのクロック信号CLK を位相
比較器５に供給する。以上のようにして、制御電圧Ｖ
_cnt は、位相比較器５に入力されるクロック信号CLK の
周波数が２５ＭＨｚで安定しているときの電圧に安定す
る。従って、ＰＬＬ３００が同期確立すると第１の遅延
回路１の各遅延段における遅延量も安定する。

【００５１】この実施の形態２では、実稼働時に、第２
の遅延回路２に、入力端子Ｘ_inから２５ＭＨｚのクロッ
クが供給されるとともに、ＰＬＬ３００のローパスフィ
ルタ７から制御電圧Ｖ_cnt が入力される。図２に示すよ
うに構成された第２の遅延回路２において、制御電圧Ｖ
_cnt は、Ｐチャネルトランジスタ２０，２２，２６，３
０，３４，３８，４２，４６，５０，５４およびＮチャ
ネルトランジスタ２１，２５，２９，３３，３７，４
１，４５，４９，５３，５７に印加される。第２の遅延
回路２における各素子の電気的特性は、対応する第１の
遅延回路１における各素子の電気的特性に一致してい
る。従って、ＰＬＬ３００が同期確立しているときに
は、第２の遅延回路２における各遅延段の遅延量は、第
１の遅延回路１における各遅延段の遅延量に等しい。

【００５２】図４に示すように構成されたパルス発生器
４Ａは、第２の遅延回路２から、出力Ｒ12，Ｒ32，Ｒ42
を導入する。パルス発生器４Ａは、実施の形態１におけ
る第２のパルス発生器４と同様に動作して、２相のクロ
ックＰ1T，Ｐ2Tを生成する。すなわち、図１０に示すよ
うに、第２の遅延回路２における３つの遅延段による遅
延量に応じた位相差ｔ_d2をもった２相のクロックＰ1T，
Ｐ2Tが得られる。２相のクロックＰ1T，Ｐ2Tは、この場
合には、システムクロックである２相のクロックＰ1 ，
Ｐ2 として出力される。

【００５３】半導体装置の試験を行うときには、スイッ
チ１５は開状態にされる。また、クロック入力端子Ｘ_in
にクロック信号が入力されるとともに、クロック入力端
子Ｘ_out にもクロック信号が入力される。例えば、クロ
ック入力端子Ｘ_inに２５ＭＨｚのクロック信号が入力さ
れ、クロック入力端子Ｘ_out に別の２５ＭＨｚのクロッ
ク信号が入力される。この場合、クロック入力端子Ｘ
_out に入力されたクロック信号を基準クロック信号ref
としてＰＬＬ３００は同期確立する。基準クロック信号
ref の周波数は、半導体装置の実稼働時の基準クロック
信号ref の周波数と同じである。従って、ＰＬＬ３００
の同期が確立しているときの制御電圧Ｖ_{cn t} は、半導体
装置の実稼働時の制御電圧Ｖ_cnt と同じである。

【００５４】上述したように、ＰＬＬ３００の同期が確
立しているときの制御電圧Ｖ_cnt は、第２の遅延回路２
にも入力されている。すなわち、第２の遅延回路２にお
ける各遅延段の遅延量は実稼働時の遅延量に等しい。従
って、入力端子Ｘ_inに入力されるクロック信号の周波数
が変化しても、２相のクロックＰ1T，Ｐ2Tのスキューは
変化しない。

【００５５】従って、試験のための所定の信号が与えら
れたときに、設定された信号は、半導体装置内で正常に
伝搬される。例えば、図１１の（Ｄ）における動作＃１
から動作＃２に移る時点で、入力端子Ｘ_inに入力される
クロック信号の周波数を落とし、その上で、試験のため
の所定の信号を与えようとした場合でも、２相のクロッ
クＰ1T，Ｐ2T間のスキューは、実稼働時のスキューと同
じである。すなわち、入力端子Ｘ_inに入力されるクロッ
ク信号の周波数が変化しても、２相のクロックＰ1T，Ｐ
2Tのスキューは変化しない。また、クロック信号の周波
数が元の値に戻されたときにも、スキューは不変であ
る。よって、試験のための所定の信号が与えられたとき
に、設定された信号は、半導体装置内で正常に伝搬され
る。

【００５６】以上のように、この実施の形態２によれ
ば、半導体装置の試験時に、試験のための所定の信号が
半導体装置に入力される際にシステムクロックのスキュ
ーは変化しない。よって、所定の信号は半導体装置に正
しく設定され、半導体装置の試験が正確に実行される。
例えば、マイクロプロセッサなどの半導体装置の動作を
切り換えても、正確な試験を行うことができる。さら
に、この実施の形態によれば、パルス発生器を一つだけ
用意すればよいので、実施の形態１に比べて、回路構成
が簡単になる。

【００５７】

【発明の効果】以上のように、請求項１記載の発明によ
れば、半導体装置におけるシステムクロック発生回路
を、ＰＬＬにおける第１の遅延回路と同一構成であって
ＰＬＬにおける制御電圧を導入して制御電圧に応じた周
波数のクロック信号を発生するとともにそのクロック信
号を遅延させて出力する第２の遅延回路と、第２の遅延
回路が生成した遅延信号を用いて２相のクロックを発生
するパルス発生器とを有するように構成したので、半導
体装置に入力されるクロック信号の周波数を変えてもシ
ステムクロックのスキューは変化しない。よって、試験
のための所定の信号は半導体装置に正しく設定され、半
導体装置の試験が正確に実行される効果がある。

【００５８】請求項２記載の発明によれば、半導体装置
におけるシステムクロック発生回路を、遅延信号を用い
て２相のクロックを発生する第１のパルス発生器をＰＬ
Ｌが含み、第１のクロック信号がＰＬＬに供給される状
態と第２のクロック信号がＰＬＬに供給されるとともに
第３のクロック信号が第２の遅延回路に供給される状態
とを切り換える第１の切換手段と、第１のパルス発生器
が発生した２相のクロックとＰＬＬ外のパルス発生器が
発生した２相のクロックとのいずれかを選択してシステ
ムクロックとして出力する第２の切換手段とを有するよ
うに構成したので、第１の遅延回路および第２の遅延回
路に同一の制御電圧が印加され、試験時に、半導体装置
に入力されるクロック信号の周波数を変えてもシステム
クロックのスキューは変化しない。よって、試験のため
の所定の信号は半導体装置に正しく設定され、半導体装
置の試験が正確に実行される効果がある。

【００５９】請求項３記載の発明によれば、半導体装置
におけるシステムクロック発生回路を、第１の切換手段
が、クロック入力端子とクロック出力端子およびＰＬＬ
の基準クロック信号入力端子との間に設けられたスイッ
チと、クロック入力端子と第２の遅延回路の間に設けら
れた他のスイッチとを含むように構成したので、クロッ
ク入力端子およびクロック出力端子を有するマイクロプ
ロセッサなどの半導体装置の動作を切り換えても、半導
体装置の試験が正確に実行される効果がある。

【００６０】請求項４記載の発明によれば、半導体装置
におけるシステムクロック発生回路を、第１のクロック
信号がＰＬＬおよび第２の遅延回路に供給される状態と
第２のクロック信号がＰＬＬに供給されるとともに第３
のクロック信号が第２の遅延回路に供給される状態とを
切り換える切換手段を有するように構成したので、第１
の遅延回路および第２の遅延回路に同一の制御電圧が印
加され、試験時に、半導体装置に入力されるクロック信
号の周波数を変えてもシステムクロックのスキューは変
化しない。よって、試験のための所定の信号は半導体装
置に正しく設定され、半導体装置の試験が正確に実行さ
れる効果がある。さらに、パルス発生器を一つだけ用意
すればよいので、回路構成が簡単になる効果がある。

【００６１】請求項５記載の発明によれば、半導体装置
におけるシステムクロック発生回路を、切換手段が、ク
ロック入力端子とクロック出力端子およびＰＬＬの基準
クロック信号入力端子との間に設けられたスイッチを含
むように構成したので、クロック入力端子およびクロッ
ク出力端子を有するマイクロプロセッサなどの半導体装
置の動作を切り換えても、半導体装置の試験が正確に実
行される効果がある。また、パルス発生器を一つだけ用
意すればよいので、回路構成が簡単になる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置に
おけるシステムクロック発生回路の構成を示すブロック
図である。

【図２】 第１の遅延回路および第２の遅延回路の一構
成例を示す回路図である。

【図３】 第１のパルス発生器の一構成例を示す回路図
である。

【図４】 第２のパルス発生器の一構成例を示す回路図
である。

【図５】 位相比較器の一構成例を示す回路図である。

【図６】 チャージポンプの一構成例を示す回路図であ
る。

【図７】 ローパスフィルタの一構成例を示す回路図で
ある。

【図８】 位相比較器とチャージポンプの動作タイミン
グを示すタイミング図である。

【図９】 第１のパルス発生器の動作タイミングを示す
タイミング図である。

【図１０】 第２のパルス発生器の動作タイミングを示
すタイミング図である。

【図１１】 この発明の実施の形態１，２による半導体
装置におけるシステムクロック発生回路の動作を示すタ
イミング図である。

【図１２】 この発明の実施の形態２による半導体装置
におけるシステムクロック発生回路の構成を示すブロッ
ク図である。

【図１３】 分周器の一構成例を示す回路図である。

【図１４】 従来の半導体装置におけるシステムクロッ
ク発生回路の構成を示すブロック図である。

【図１５】 図１４に示されたシステムクロック発生回
路の動作を示すタイミング図である。

【図１６】 従来の他の半導体装置におけるシステムク
ロック発生回路の構成を示すブロック図である。

【図１７】 図１６に示されたパルス発生器の一構成例
を示す回路図である。

【図１８】 図１６に示されたシステムクロック発生回
路の動作を示すタイミング図である。

【符号の説明】

１ 第１の遅延回路、２ 第２の遅延回路、３ 第１の
パルス発生器、４ 第２のパルス発生器（パルス発生
器）、４Ａ パルス発生器、９ スイッチ（第１の切換
手段）、１１，１３ スイッチ（第２の切換手段）、１
５ スイッチ（切換手段、第１の切換手段）、２００，
３００ 位相同期ループ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基準クロック信号と帰還クロック信号と
   の間の位相差にもとづいた制御電圧に応じた周波数のク
   ロック信号を発生するとともにそのクロック信号を遅延
   させて出力する第１の遅延回路を含む位相同期ループに
   おける信号を用いて、ハイレベル期間が重なり合わない
   ２相のクロックを発生する半導体装置におけるシステム
   クロック発生回路において、 前記第１の遅延回路と同一構成であって、前記制御電圧
   を導入して制御電圧に応じた周波数のクロック信号を発
   生するとともにそのクロック信号を遅延させて出力する
   第２の遅延回路と、 前記位相同期ループのループ外に設けられ、前記第２の
   遅延回路が生成した遅延信号を用いてハイレベル期間が
   重なり合わない２相のクロックを発生するパルス発生器
   とを備えたことを特徴とする半導体装置におけるシステ
   ムクロック発生回路。
2. 【請求項２】 位相同期ループは、第１の遅延回路が生
   成した遅延信号を用いてハイレベル期間が重なり合わな
   い２相のクロックを発生する第１のパルス発生器を含
   み、 第１のクロック信号が前記位相同期ループに供給される
   状態と、第２のクロック信号が前記位相同期ループに供
   給されるとともに第３のクロック信号が第２の遅延回路
   に供給される状態とを切り換える第１の切換手段と、 前記第１のパルス発生器が発生した２相のクロックと位
   相同期ループ外のパルス発生器が発生した２相のクロッ
   クとのいずれかを選択してシステムクロックとして出力
   する第２の切換手段とを備えたことを特徴とする請求項
   １記載の半導体装置におけるシステムクロック発生回
   路。
3. 【請求項３】 第１の切換手段は、半導体装置における
   クロック入力端子とクロック出力端子および位相同期ル
   ープの基準クロック信号入力端子との間に設けられたス
   イッチと、前記クロック入力端子と第２の遅延回路の間
   に設けられた他のスイッチとを含むことを特徴とする請
   求項２記載の半導体装置におけるシステムクロック発生
   回路。
4. 【請求項４】 第１のクロック信号が位相同期ループお
   よび第２の遅延回路に供給される状態と、第２のクロッ
   ク信号が前記位相同期ループに供給されるとともに第３
   のクロック信号が第２の遅延回路に供給される状態とを
   切り換える切換手段とを備えたことを特徴とする請求項
   １記載の半導体装置におけるシステムクロック発生回
   路。
5. 【請求項５】 切換手段は、半導体装置におけるクロッ
   ク入力端子とクロック出力端子および位相同期ループの
   基準クロック信号入力端子との間に設けられたスイッチ
   を含むことを特徴とする請求項４記載の半導体装置にお
   けるシステムクロック発生回路。