JP2007027849A - 遅延回路 - Google Patents

Abstract

【課題】高速に動作するＬＳＩ間で正確なタイミング設定を可能にする。
【解決手段】遅延回路において、遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第１の遅延素子８と前記信号の位相を反転する位相反転素子９とを含む、そのような周波数可変発振器２から前記遅延時間制御信号Ｖｃｎｔｌの供給を受ける第２の遅延素子８と、前記第２の遅延素子８と直列に接続され、前記信号が伝搬する調整素子１０と、を備え、前記第２の遅延素子８と前記調整素子１０との合計の遅延時間が調整される。
【選択図】図６

Description

本発明は、入力信号を遅延し、入力信号に対して所定の位相差を有する遅延信号を供給する遅延回路に関する。

アナログＰＬＬ（Phase Locked Loop ）発振器は、クロック周波数の逓倍やＬＳＩ(Large-scale Integrated Circuit)内部のクロックのスキュー(Skew)調整等に利用される。アナログＰＬＬ発振器は、近年のＬＳＩの高速化及び大規模化を実現するために必須の回路（あるいはＣＡＤツールのマクロ）として提供されている。

また、アナログＰＬＬ発振器に類似の技術として、ＤＬＬ（Delay Locked Loop）回路
がある。ＤＬＬ回路は、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）等の高速ＬＳＩの普及に伴い多用されてきている。ＤＬＬ回路は
、回路設計者の意図する遅延を生成できる。そのため、ＬＳＩ内部にて、ＤＬＬにて所望の遅延を生成し高速ＬＳＩとインターフェースをとるために必須の回路（あるいはマクロ）となっている。
特開２０００−１６３９９９号公報 特開２００１−２１００２０号公報

しかし、ＬＳＩがさらに高速化しており、その上、ＤＤＲ−ＳＤＲＡＭのような汎用ＬＳＩであっても、ＬＳＩメーカによってタイミング仕様が若干異なる場合がある。このため、そのような汎用高速ＬＳＩを利用するユーザメーカはＤＤＲ−ＳＤＲＡＭ等の高速ＬＳＩを自社のＬＳＩとインターフェースさせる場合、タイミングの設定で問題を生じることが多い。

本発明の目的は、高速に動作するＬＳＩ間で正確なタイミング設定を可能にする技術を提供することである。

本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、遅延回路において、遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第１の遅延素子と前記信号の位相を反転する位相反転素子とを含む、そのような周波数可変発振器から前記遅延時間制御信号の供給を受ける第２の遅延素子と、前記第２の遅延素子と直列に接続され、前記信号が伝搬する調整素子と、を備え、前記第２の遅延素子と前記調整素子との合計の遅延時間が調整される。

また、本発明は、遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第１の遅延素子と前記遅延時間制御信号を分流した分流信号により駆動され前記信号の位相を反転する位相反転素子とを含む、そのような周波数可変発振器から前記遅延時間制御信号の供給を受ける第２の遅延素子と、前記第２の遅延素子に供給される遅延時間制御信号から前記分流信号と略同等の信号を分流することにより前記第２の遅延素子の遅延時間を調整する調整素子とを備えるようにしてもよい。

本発明によれば、高速に動作するＬＳＩ間で正確なタイミングを設定することができる
。

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係るタイミング制御回路について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。

《第１実施形態》
以下、図１から図９の図面を参照して、本発明の第１実施形態に係るタイミング制御回路を説明する。

＜基本構成＞
図１に、本実施形態に係るタイミング制御回路の基本構成図を示す。このタイミング制御回路は、ＰＬＬ回路２と、ＤＬＬ回路４とを組み合わせた構成を有している。このＰＬＬ回路２とＤＬＬ回路４とを組み合わせた部分は、ＬＳＩ設計のためのＣＡＤツール上のＤＬＬマクロブロック１として提供してもよい。

ＰＬＬ回路２には、入力端子２０および分周回路５を通じて基準クロック信号が入力される。この分周後のクロックをクロックＣＫと呼ぶことにする。一方、ＰＬＬ回路２は、電圧制御発振器３（本発明の周波数可変発振器に相当）を有している。周知のように、電圧制御発振器３は、外部からの制御電圧により発信周波数および位相を制御可能な発振器である。図１では、電圧制御発振器３の出力は、クロックＸとして示されている。

図１のように、電圧制御発振器３の出力クロックＸは、分周回路６によってｎ倍に分周されクロックＦＢとなる。ＰＬＬ回路２は、クロックＣＫとクロックＦＢの位相を比較し、その位相が一致するように、電圧制御発振器３の制御電圧Ｖｃｎｔｌに負帰還をかける。

例えば、基準クロックを分周したクロックＣＫより電圧制御発振器３の出力クロックＸを分周したクロックＦＢの位相が進んでいる場合には、電圧制御発振器３の出力クロックの位相が遅れるように制御電圧Ｖｃｎｔｌを下げる。また、基準クロックを分周したクロックＣＫより電圧制御発振器３の出力クロックＸを分周したクロックＦＢの位相が遅れている場合には、電圧制御発振器３の出力クロックの位相が進むように制御電圧Ｖｃｎｔｌを上げる。これは、例えば、クロックＣＫとＦＢの位相差を検知する回路と、位相差に応じた正負の電圧を発生するチャージポンプ回路で構成することができる。

そして、クロックＣＫとＦＢの位相差がなくなると、電圧制御発振器３の周波数を制御する制御電圧Ｖｃｎｔｌが所定値に収束し、ＰＬＬ回路２の発信周波数は、クロックＣＫのｎ倍（ｎは分周回路６の分周回数）で固定される。また、ＰＬＬ回路２の出力クロックｘのうち、ｎ分周の先頭クロックの位相がクロックＣＫの位相に固定される。図１のタイミング制御回路では、このときの制御電圧ＶｃｎｔｌをＤＬＬ回路４の遅延線路を構成する遅延素子に供給する（このとき供給される電圧信号Ｖｃｎｔｌが本発明の遅延時間制御信号に相当する）。遅延素子は、電圧制御発振器３の周波数を決定する素子と同一種類の素子で構成されている。したがって、ＤＬＬ回路４での遅延時間は、ＰＬＬ回路２で周波数および位相をロックした制御電圧Ｖｃｎｔｌによって制御されることになる。

図２に、本実施形態の電圧制御発振器３の回路図を示す。電圧制御発振器３は４段の発振用回路（以下、遅延素子８という、本発明の第１の遅延素子に相当）と、１段のインバータ回路９（本発明の位相反転素子に相当）を有する。電圧制御発振器３は、インバータ回路９の出力を先頭の遅延素子８の入力にフィードバックしている。周波数は図２の回路
（遅延素子８が４段とインバータ回路９が１段とによって形成される回路）を２回ループすることで生成される。４段の遅延素子８と１段のインバータ回路９により１回目のループ後の信号は反転状態で先頭の遅延素子８に帰還される。そして、２回目のループ後に正相状態で先頭の遅延素子８に帰還されるからである。

図３に、インバータ回路９の回路図を示す。本実施形態では、インバータ回路９は、ＣＭＯＳトランジスタによって構成される。すなわち、図３の構成では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートが共通の入力端子２１に接続され、ＰＭＯＳトランジスタのソースが電源端子２２に接続され、ＮＭＯＳトランジスタのソースがグランド電位に接続され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレインが出力端子２３に接続される。

遅延素子８の構成も、図３と同様の構成である。ただし、遅延素子８では、電源電圧に代えて遅延素子８のソースに制御電圧Ｖｃｎｔｌが供給されるとともに、出力端子２３とグランド電位との間に負荷として容量素子が接続される。あるいは、出力端子２３と次段の入力端子との間（または出力端子２３と容量素子との間）にインバータ回路９に設けられた抵抗よりも大きな抵抗を挿入するようにしてもよい。その結果、容量と抵抗による時定数が支配する変化率で容量素子の充放電がなされ、制御電圧Ｖｃｎｔｌに応じた遅延時間で、信号が遅延素子８の１素子（入力端子２１から出力端子２３まで）を伝搬することになる。一方、インバータ回路９の伝搬時間は、遅延素子８と比較して極めて小さな値である。

図４にＤＬＬ回路４の遅延線路４Ａの構成を示す。遅延線路４Ａは、図２の電圧制御発振器３から、インバータ回路９を除いた回路部分（図２においてＤＥＬＡＹの文字列で示した部分）をさらに４段にすることで構成している。したがって、遅延素子８（本発明の第２の遅延素子に相当）は、１６段接続されることになる。図４では、１６段の各遅延素子８の出力信号をＤＬＸ０〜ＤＬＸ１５の符号で示している。また、入力端子への信号をＤＱＳで示している。以下では、ＤＬＸ０〜ＤＬＸ１５をＤＬＬ回路４のタップともいう。

このように、ＤＬＬ回路４の遅延線路４Ａに遅延素子８がそのまま使用され、かつ、ＰＬＬ回路２の周波数制御のための制御電圧ＶｃｎｔｌがＤＬＬ回路４の遅延素子８に供給されるため、ＤＬＬ回路４の遅延素子８は、ＰＬＬ回路２の遅延素子８と略同等の信号伝搬時間、すなわち遅延時間を有する。

したがって、ＤＬＬ回路４に、ＰＬＬ回路２の発信周波数を２分周した信号を導入すれば、略１波長分の信号が図４の１６段の遅延素子８で構成される遅延線路４Ａ上を占めることになる。すなわち、時間的には、ＤＬＸ０に入力信号が入力されて１周期後にその信号がＤＬＸ１５から出力されることになる。よって、図４のＤＬＬ回路４に、ＰＬＬ回路２で生成される信号を２分周して入力信号（基準信号ＤＱＳ）とすることで、基準信号ＤＱＳの１周期を１６タップ分割した遅延波形を、それぞれ生成することができる。

なお、図１では、ＰＬＬ回路２で生成される信号を分周回路７で２分周してＤＬＬ回路４の入力信号ＤＱＳを生成しているが、このような構成に代えて、ＤＬＬ回路４の入力信号ＤＱＳをＰＬＬ回路２とは別の回路から供給するようにしてもよい。

図５に、ＤＬＬ回路４によって入力信号１周期を１６タップ分割したときの遅延波形の位相を示す。図５では、ＤＱＳ、およびＤＬＸ０〜ＤＬＸ１５で示される各段の波形が、図４の回路の入力端子の基準信号ＤＱＳ、および遅延素子の各出力端子の出力信号ＤＬＸ０〜ＤＬＸ１５の波形を示している。

図５のように、ＤＱＳに対して、ＤＬＸ０〜ＤＬＸ１５の各信号には、それぞれ２２．５度ずつ位相の遅れた信号が出力される。例えば、ＤＱＳに対して、ＤＬＸ３は９０度、ＤＬＸ７は１８０度、そして、ＤＬＸ１５は３６０度の位相が遅延した信号を出力する。

ただし、図４に示した遅延線路４Ａは、図２に示した電圧制御発振器３と比較してインバータ回路９を除いた構成となっている。したがって、電圧制御発振器３を制御する制御電圧ＶｃｎｔｌをそのままＤＬＬ回路４の各遅延素子３の制御電圧としたのでは、駆動電流が多くなりすぎることになる。すなわち、図３に示したように、ＣＭＯＳのインバータ回路９が動作するスイッチング時の貫通電流をIaとすると、図４のＤＬＬ回路４は、図３の電圧制御発振器３を４段接続した場合と比較して、４×Ｉａ分だけ駆動電流が多くなる。

その結果、回路の伝搬時間が短くなり、意図した遅延より早い段階で信号が出力されることになる。これは、本来電圧制御発振器９を４段接続した場合と比較して、制御電圧Ｖｃｎｔｌの入力側から見たインピーダンスがＤＬＬ回路４の場合の方が高くなり、制御電圧ＶｃｎｔｌがＰＬＬ回路２の場合より高めに設定されてしまうことになるからである。

＜ＤＬＬ回路の構成＞
図６に、本実施形態のＤＬＬ回路４の構成を示す。このＤＬＬ回路４は、図４の遅延線路４Ａとその前段の定電流回路１０（本発明の調整素子に相当）とを有している。上述の＜基本構成＞において説明したように、ＤＬＬ回路４をＰＬＬ回路２の遅延素子８だけを１６段接続した場合には、ＰＬＬ回路２のインバータ回路９に流れる貫通電流Ｉａによる誤差が発生する。そこで、本実施形態のＤＬＬ回路８は、ＤＬＬ回路８の前段に定電流回路１０を接続し、定電流回路１０による信号の伝搬遅延により、上記誤差を低減する。

図７に、定電流回路１０の概念図を示す。この定電流回路１０は、デジタル信号３３により電流値が制御される定電流源１１（本発明の電流源に相当）と、定電流源１１によって駆動される２段のＣＭＯＳ回路３１、３２によって構成される。ＣＭＯＳ回路３１、３２にはそれぞれ電源電圧側とグランド電位側に定電流源１１が設けられている。

したがって、デジタル信号３３により、定電流源１１各々の電流値をインバータ回路９の貫通電流Ｉａとすることで、２段のＣＭＯＳ回路３１、３２に合計で４×Ｉａの駆動電流が流れる（デジタル信号３３が本発明の調整信号に相当する。また、デジタル信号３３の入力端子が本発明のデジタル信号入力部に相当する）。ここで、ＣＭＯＳ回路３１、３２による信号伝搬時間が概ね駆動電流に比例するものとすると、２段のＣＭＯＳ回路３１、３２に合計で４×Ｉａの駆動電流を流すことで、インバータ回路９が遅延線路４Ａに存在しないことによる上記伝搬時間の誤差を低減できる。すなわち、上記ＣＭＯＳ回路３１、３２を信号が伝搬することで、信号が遅延する。このＣＭＯＳ回路３１、３２には、合計で４×Ｉａの駆動電流が流れている。このため、この遅延時間は、原理的には、図４の遅延線路４Ａの場合にＰＬＬ回路２の場合と比較して、同一の制御電圧Ｖｃｎｔｌを供給した場合に駆動電流が多くなり遅延線路４Ａの伝搬時間が短くなるという効果をキャンセルする効果を有する。

さらに、図７の定電流回路１０において、各定電流源１１の電流値を制御するデジタル信号３３を変更することで、遅延時間を微調整することができ、ＤＬＸ０〜ＤＬＸ１５の各出力端子から出力する信号の位相を微調整することができる。

図８に、図７の定電流回路１０による位相の微調整機能を示す。本実施形態では、定電流源１１を制御するデジタル信号のビット数が７ビットであるとする。さらに、この各ビ
ットのそれぞれに対して、所定の電流値を変化させる回路を採用する。このようにすると、図７に示した定電流回路１０で、デジタル信号３３を変更することで、デジタル信号３３の変化量にして、定電流源１１の電流値の変化を発生させることがきる。定電流源１１の電流値が変化すると、ＣＭＯＳ回路３１、３２をオンおよびオフするときのゲート容量および負荷回路の容量に対する充放電時間が変化する。したがって、デジタル信号３３の変更により、高周波を含むパルス信号がＣＭＯＳゲート３１、３２を通過するときの伝搬時間が変化する。

図８では、デジタル信号０００１０００のときに、例えば、図７の定電流源１１の各々に図３に示した貫通電流Ｉａが流れる。その結果、理想的には信号ＤＬＸ３のＤＱＳからの位相差が９０度となる。ここでは、デジタル信号０００１０００の各ビットをa1,a2,a3,a4,a4,a5,a6,a7の記号で表わすことにする。０００１０００は、中央のビットa4が１で
あり、他のビットがすべて０の場合である。

本実施形態では、a5,a6,a7の各ビットが１になったときに、Ｉ５＝Ｉａ＋Δａ，Ｉ６=
Ｉａ＋Δｂ，Ｉ７＝Ｉａ＋Δｃの各電流を流す定電流源を使用する。また、a3,a1,a1の各ビットが１になったときに、Ｉ３＝Ｉａ−Δａ，Ｉ２＝Ｉａ−Δｂ，Ｉ１＝Ｉａ−Δｃの各電流を流す定電流源を使用する。

このような構成により、デジタル信号３３の各ビットをオンまたはオフすることにより、定電流回路１０の駆動電流を制御することができ、信号伝搬時間を制御できる。例えば、デジタル信号０００１１００により、４×（Ia＋Δａ）の電流を流すことにより、ＤＬＸ３の位相をＤＱＳから９０度＋ａ（電流Δａによる位相差）にすることができる。また、デジタル信号０００１０１０により、４×（Ia＋Δｂ）の電流を流すことにより、ＤＬＸ３の位相をＤＱＳから９０度＋ｂ（電流Δｂによる位相差）にすることができる。

すなわち、この４つの定電流源１１をＤＬＬ回路４に追加し、4×Ia分の電流を流すこ
とで、上記に示したようにＰＬＬ回路２のインバータ回路９への貫通電流Ｉａの影響による早めの遅延を補正できる。その場合、例えば、デジタル信号３３として、０００１０００を設定すればよい。ただし、デジタル信号３３として、０００１０００を設定し、各電流源１１にＩａを流し、図７の定電流源１０全体としてＩａ×４の電流を流しても、ＰＬＬ回路２とＤＬＬ回路４とで完全には遅延特性が一致せず、例えば、ＤＬＸ３から正確に９０度遅れの信号が出力されない場合がありえる。例えば、すべての遅延素子８の特性が十分に同一と見なせる範囲にない場合である。また、インバータ回路９の遅延時間を無視できな場合である。そのような場合には、デジタル信号３３の各ビットa1,a2,a3,a4,a4,a5,a6,a7の値を０００１０００から変更することで微調整すればよい。

さらに、図５に示したように、１周期を１６タップ分割した２２．５度刻みの位相差（２２．５度、４５度、６７．５度、９０度等）以外の位相差が必要な場合があり得る。その場合には、デジタル信号３３の各ビットa1,a2,a3,a4,a4,a5,a6,a7の値を設定すること
により、所望の位相差の信号をＤＬＸ０〜ＤＬＸ１５として生成するようにすればよい。

図９に、図７の定電流源１１の具体的構成例を示す。図９では、上記デジタル信号３３のうち、ビットa4,a5による制御回路が明示されている。図９の定電流源１１では、ＮＭ
ＯＳトランジスタ１００とＮＭＯＳトランジスタ１０１とがカレントミラー回路を構成する。また、ＮＭＯＳトランジスタ１０１のドレインと電源との間に設けられたＰＭＯＳトランジスタ１０２と、ＰＭＯＳトランジスタ１０３，１０４等がカレントミラー回路を構成する。さらに、ＰＭＯＳトランジスタ１０２、１０３等のドレイン（今、これらのグランド側の端子をドレインとする）側には、グランドとの間にＰＭＯＳトランジスタ１１３、１１４等がスイッチとして設けられている。

ＮＭＯＳトランジスタ１００は、ドレインおよびゲートがともに抵抗１１０を介して電源に接続される。したがって、ＮＭＯＳトランジスタ１００は、ダイオード接続によりオンとなり、抵抗１１０で規定される電流が、ソース・ドレイン間に流れる。

ＮＭＯＳトランジスタ１０１は、ＮＭＯＳトランジスタ１００とカレントミラー回路を構成するとともに、そのドレインには、ＰＭＯＳトランジスタ１０２のドレインとゲートが接続される。このように、トランジスタ１０２は、ダイオード接続でトランジスタ１０１の負荷となっているが、周知のように、飽和領域ではＮＭＯＳトランジスタ１０１のソース・ドレイン間を流れる電流（以下、単にドレイン電流という）は、基本的には、ソース・ゲート電圧に依存し、ソース・ドレイン電圧への依存は小さい。このため、ＮＭＯＳトランジスタ１０１のドレイン電流は、ほぼＮＭＯＳトランジスタ１００のドレインから供給されるゲート電圧によって決定される。この電流は、ＮＭＯＳトランジスタ１００のドレイン電流に対して、ＮＭＯＳトランジスタ１００と１０１の物理的な寸法比で決定される。

さらに、ＮＭＯＳトランジスタ１０１のドレイン電流は、その負荷であるＰＭＯＳトランジスタ１０２のドレイン電流となる。ＰＭＯＳトランジスタ１０２は、ＰＭＯＳトランジスタ１０３、１０４にゲート電圧を供給し、同様にそのドレイン電流を制御する。

今、スイッチであるＰＭＯＳトランジスタ１１３、１１４がオンである場合を考える。この場合、ＰＭＯＳトランジスタ１０３、１０４のドレイン電流は、やはり、ＰＭＯＳトランジスタ１０２と、ＰＭＯＳトランジスタ１０３、１０４等の物理的な寸法比で決定される。したがって、ＰＭＯＳトランジスタ１０３のドレイン電流Ｉ３は、ＮＭＯＳトランジスタ１００のドレイン電流Ｉ、ＮＭＯＳトランジスタ１００、１０１の寸法比ａおよびＰＭＯＳトランジスタ１０２、１０３の寸法比ｂ３により、Ｉ３＝ａ×ｂ３×Ｉのように設定することができる。同様に、ＰＭＯＳトランジスタ１０４のドレイン電流Ｉ４は、ＰＭＯＳトランジスタ１０２、１０４の寸法比ｂ４により、Ｉ４＝ａ×ｂ４×Ｉのように設定することができる。

そして、スイッチであるＰＭＯＳトランジスタ１１３、１１４のオンオフを制御することにより電流Ｉ３、Ｉ４のオンオフを制御できる。したがって、抵抗１１０および各トランジスタの物理寸法を適切に設定することにより、ＰＭＯＳトランジスタ１０３のドレイン電流Ｉ３を図３に示したインバータ回路９の貫通電流Ｉａに略一致させることができる。

このようにして、定電流源１１を構成し、図７に示した定電流回路１０に用いた場合に、ＰＭＯＳトランジスタ１１３のゲート電圧に相当するビットを１とし、他のビットを０とすることにより、各の定電流源１１からＩａが供給され、ＣＭＯＳ回路３１、３２には、それぞれＩａ×２の制御電流（合計でＩａ×４）が供給される。この電流値は、図２に示したＰＬＬ回路のインバータ回路９を４個設けた場合の駆動電流と同等である。したがって、ＣＭＯＳ回路３１、３２は、ＰＬＬ回路２の場合と比較して同一の制御電圧Ｖｃｎｔｌを供給されたときに、図４の遅延線路４Ａでは４×Ｉａ分の駆動電流が多くなり、遅延時間が短くなっていまう効果を低減する調整素子として機能する。

図９では、図８に示した各ビットa1,a2,a3,a4,a4,a5,a6,a7のうち、ａ４，ａ５に相当
するスイッチであるＰＭＯＳトランジスタ１１３、１１４を示した。しかし、他のビットa1,a2,a3,a6,a7についても、ＰＭＯＳトランジスタ１０３、１０４およびスイッチであるＰＭＯＳトランジスタ１１３、１１４と同様に構成することができる。

すなわち、a5,a6,a7の各ビットが１になったときに、Ｉ５＝Ｉａ＋Δａ，Ｉ６=Ｉａ＋
Δｂ，Ｉ７＝Ｉａ＋Δｃの各電流を流す定電流源を構成することができる。また、a3,a2,a1の各ビットが１になったときに、Ｉ３Ｉａ−Δａ，Ｉ２＝Ｉａ−Δｂ，Ｉ１＝Ｉａ−Δｃの各電流を流す定電流源を構成することができる。したがって、これらのビットを制御することにより、図８に示したように、ＤＬＸ０〜ＤＬＸ１５の各位相を２２．５度から２２．５度刻みで３６０度までの値に正確に調整することができる。さらに、a1,a2,a3,a4,a4,a5,a6,a7を切り替えることにより、これらの位相を中心に、微調整することができ
る。さらに、定電流源１１の電流を選択することにより、a1,a2,a3,a4,a4,a5,a6,a7のビ
ットにより、２２．５度の遅延を等分割するようにしてもよい。

以上述べたように、本実施形態のタイミング制御回路によれば、このような構成のない場合と比較して、ＤＬＬ回路４でのタップＤＬＸ０〜ＤＬＸ１５の各位相をより正確に、２２．５度刻みに設定できる。さらに、ＤＬＬ回路４でのタップＤＬＸ０〜ＤＬＸ１５の各位相を２２．５度刻みの位相の前後で微調整できる。また、２２．５度刻みの位相をさらに等分割できる。

なお、本実施形態では、定電流源１１を制御するビット数として７ビットの場合を例示したが、本発明の実施は、このようなビット数に限定されるものではなく、６ビット以下のビット数で制御してもよいし、８ビット以上のビット数で制御してもよい。

また、図８の例では、ビット０００１０００の場合に、ＤＬＬ回路４でのタップＤＬＸ０〜ＤＬＸ１５の各位相を２２．５度刻みに設定した。そして、ビットa1,a2,a3,a4,a4,a5,a6,a7を切り替えることで、それらの２２．５度刻みの位相を中心にして位相を調整で
きる構成とした。しかし、これに代えて、例えば、ビット００００００１の場合、ＤＬＸ０〜ＤＬＸ１５の各位相を２２．５度刻みに設定してもよい。その場合に、ビットa1,a2,a3,a4,a4,a5,a6,a7を００００００１から１１１１１１１に向かってオンのビットを増加
することにより、ＤＬＸ０〜ＤＬＸ１５の各位相を２２．５度刻みの値から遅れるようにすればよい。また、例えば、ビットa1,a2,a3,a4,a4,a5,a6,a7を００００００１から１１
１１１１１に向かってオンのビットを増加することにより、ＤＬＸ０〜ＤＬＸ１５の各位相を２２．５度刻みの値から進むようにしてもよい。

さらに、定電流源１１の例として図９のカレントミラー回路を示したが、本発明の実施は、図９のカレントミラー回路に限定されるものではない。また、定電流源１１とカレントミラー回路に限定されるものではなく、周知の様々な定電流回路を使用することができる。

また、本実施形態では、ＤＬＬ回路４を１６のタップＤＬＸ０〜ＤＬＸ１５で構成し、その位相を２２．５度刻みに設定した。しかし、本発明の実施は、１６タップ分割に限定されるものではない。また、電圧制御発振器３についても、遅延素子８が４段の構成に限定されるものではない。

例えば、１６未満のタップ分割してもよいし、１６を超えるタップ分割としてもよい。その場合には、ＰＬＬ回路２の遅延素子８の個数をＮとし、ＤＬＬ回路４の遅延素子８の個数をＭとすると、定電流回路１０全体としてインバータ回路９の電流Ｉａ×Ｍ／Ｎの電流を流すようにすればよい。すなわち、ＰＬＬ回路２の遅延素子８の個数（第１の遅延素子）の数に対するＤＬＬ回路４の遅延素子（遅延回路に含まれる第２の遅延素子）の数の比率に対応して、インバータ回路９（反転素子）を駆動する駆動電流Ｉａから決定される電流値を定電流回路１０に設定すればよい。

《第２実施形態》
上記第１実施形態では、ＤＬＬ回路４の前段に、ＰＬＬ回路２のインバータ回路９の貫通電流Ｉａに対応する電流を流す定電流回路１０を設けた。そして、定電流回路１０の電流を制御することにより、定電流回路１０に含まれるＣＭＯＳ回路３１、３２を通過する信号の伝搬時間を調整した。

本実施形態では、遅延素子８を制御電流Ｃｃｎｔｌで制御する。すなわち、電流Ｃｃｎｔｌの値を変更することで、各遅延素子４の遅延時間を調整する。そのため、本実施形態では、遅延素子８を制御する電流を分流する回路として定電流回路１０を利用する。したがって、本実施形態では、基準信号ＤＱＳは、定電流回路１０を通ることなく、直接第１番目の遅延素子８に入力される。本実施形態の他の構成および作用は、第１実施形態の場合と同様である。そこで、第１実施形態の場合と同一の構成要素については、同一の符号を付してその説明を省略する。また、必要に応じて、図１から図９の図面を参照する。

図１０に、本実施形態に係るＤＬＬ回路４の構成を示す。この回路は、図４に示した構成と同様のＤＬＬ遅延線路４Ａと、ＤＬＬ遅延線路４Ａの各遅延素子８の制御電流Ｃｃｎｔｌを供給する制御回路と、制御電流Ｃｃｎｔｌを分流する定電流回路１０（本発明の調整素子に相当）とを有している。ここで、定電流源１０の構成は、図７あるいは図９に示したものと同様である。

また、遅延素子８の構成は、制御電流Ｃｃｎｔｌによって制御される点を除き、第１実施形態の遅延素子８と同様である。制御電流Ｃｃｎｔｌは、例えば、カレントミラー回路によって形成することができる。すなわち、２つのトランジスタのゲートを共通とし、第１のトランジスタのソース・ドレイン間に流れる電流（Ｃｃｎｔｌ）と略同等の電流（Ｃｃｎｔｌ）を第２のトランジスタのソース・ドレイン間に流すように構成すればよい。そして、第２のトランジスタのドレイン負荷として、図１０に示した制御線４１を接続すればよい。

図１０の回路においても、定電流回路１０として、第１実施形態の場合と同様の回路、例えば、図７または図９を使用することができる。本実施形態では、制御電流Ｃｃｎｔｌのうち、この定電流回路１１に流れる電流を調整することにより、ＤＬＬ回路４でのタップＤＬＸ０〜ＤＬＸ１５の各位相を２２．５度刻みに正確に調整する。

すなわち、図２に示した電圧制御発信器３のインバータ回路９に分流する電流Ｉａ（図３参照）の４倍であるＩａ×４を図１０の定電流回路１０の電流値とすることで、ＤＬＬ回路４を構成する各遅延素子８の信号伝搬時間を略ＰＬＬ回路２の電圧制御発信器３の遅延素子８の信号伝搬時間にほぼ一致させることができる。 そして、インバータ回路９の遅延時間が遅延素子８の遅延時間よりも十分に短い場合には、ＤＬＬ回路４でのタップＤＬＸ０〜ＤＬＸ１５の各位相を２２．５度刻みに正確に調整することができる。さらに、第１実施形態と同様、定電流源１１のデジタル信号３３（７ビット）を調整することにより、ＤＬＸ０〜ＤＬＸ１５の各位相を微調整することができる。また、第１実施形態と同様、定電流源１１のビットによって、２２．５度刻みの位相をさらに等分割して制御してもよい。

さらに、本実施形態においても、ＤＬＬ回路４を１６のタップＤＬＸ０〜ＤＬＸ１５で構成し、その位相を２２．５度刻みに設定した。しかし、本発明の実施は、１６タップ分割に限定されるものではない。その場合も、ＰＬＬ回路２の遅延素子８の個数をＮとし、ＤＬＬ回路４の遅延素子８の個数をＭとすると、定電流回路１０全体としてインバータ回路９の電流Ｉａ×Ｍ／Ｎの電流を流すようにすればよい。

《変形例》
上記第１実施形態および第２実施形態では、ＤＬＬ回路４のタップＤＬＸ０からＤＬＸ１５の位相を正確に調整するため定電流源１１を含む定電流回路１０を使用した。しかし、本発明の実施は、このような構成に限定されるものではない。

図１１に、定電流源１１に代えて抵抗５１、５２（本発明の抵抗素子に相当）等とスイッチ６１、６２等によって制御電流を供給する例を示す。図１１のように、抵抗５１、５２は、それぞれ一方の端子が電源電圧Ｖｃｃに接続され、他方の端子がそれぞれスイッチ６１、６２を介してＣＭＯＳ回路３１，３２（図７参照）のソース（電源側端子）に接続される。したがって、スイッチ６１、６２をオンオフするそれぞれのビット信号により、ＣＭＯＳ回路３１、３２等の動作状態を制御できる。すなわち、ＣＭＯＳ回路３１、３２等がオンオフするときの駆動電流を制御し、動作時間を調整することができる。

このような構成により、第１実施形態と同様の定電流回路１０を構成することができ、定電流回路１０の信号伝搬時間を調整できる。例えば、抵抗５１および５２を流れる電流がそれぞれＩａ×２（ＣＭＯＳ回路３１、３２合計でＩａ×４）となるように抵抗値を選択すればよい。したがって、デジタル信号３３のオンオフにより、第１実施形態と同様、このような構成がない場合と比較して、ＤＬＬ回路４のタップＤＬＸ０からＤＬＸ１５の位相をより正確に調整することができる。

また、図１１の回路を第２実施形態で述べたような電流Ｉａ×４を分流する回路として使用してもよい。その場合、抵抗５１、５２は、電源Ｖｃｃに接続する代わりに制御電流Ｃｃｎｔｌの供給回路に接続すればよい。

この場合にも、第２実施形態と同様、ＤＬＬ回路４の遅延素子８の制御電流ＣｃｎｔｌをＰＬＬ回路２の遅延素子８の制御電流にほぼ一致させることができる。その結果、ＤＬＬ回路４の遅延素子８の遅延時間をより正確にＰＬＬ回路２の遅延素子８の遅延時間に一致するように調整することができる。

なお、図１１では、抵抗５１、５１およびスイッチ６１、６２によって電流値を制御する例を示している（２ビット分だけを明示）。しかし、抵抗およびスイッチの数は、図１１に明示された数に限定されるものはなく、第１実施形態あるいは第２実施形態の定電流源と同様、７ビット構成にしてもよいし、さらに多くのビット数で制御してもよい。

図１２に、抵抗５１、５２等に代えて容量素子７１、７２（本発明の容量素子に相当）等により位相を調整する回路の例を示す。図１２のように、容量素子７１、７２は、それぞれ一方の端子がグランド電位に接続され、他方の端子がそれぞれスイッチ６１、６２を介してＣＭＯＳ回路３１，３２（図７参照）のソースまたはドレインに接続される。

このような構成により、ＣＭＯＳ回路３１，３２の駆動電流を調整するのでなく、ＣＭＯＳ回路３１，３２がオンオフするときのパルスの時定数を調整することができる。すなわち、スイッチをオンオフするビットの制御により、ＣＭＯＳ回路３１、３２のソース側またはドレイン側の負荷容量を調整することができる。その結果、ＣＭＯＳ回路３１，３２を伝搬するパルスの立ち上がり時間および立ち下がり時間を調整することができ、信号の伝搬時間を調整できる。したがって、デジタル信号３３のオンオフにより、第１実施形態と同様、ＤＬＬ回路４のタップの信号ＤＬＸ０からＤＬＸ１５の位相をより正確に調整することができる。

図１３に、図１１の抵抗５１、５２およびスイッチ６１、６２をタイミング制御回路（ＤＬＬ回路４およびＰＬＬ回路２）の外部端子８１、８２（本発明の端子列に相当）に外付けする回路構成を示す。この構成は、抵抗５１、５３およびスイッチ６１、６２を外付
けすること以外は、図１１の構成と同様である。したがって、位相調整機能は、図１１の場合と同様である。

このような構成とすることで、ユーザに所望の抵抗を使用して所望の位相差を生成する機能を提供できる。なお、図１３の構成に代えて、抵抗５１、５２を外部端子８１、８２に外付けする一方、スイッチ６１、６２は、タイミング制御回路に内蔵する構成としてもよい。

図１４に、図１２の容量素子７１、７２およびスイッチ６１、６２をタイミング制御回路（ＤＬＬ回路４およびＰＬＬ回路２）の外部端子８１、８２に外付けする回路構成を示す。この構成は、容量素子７１、７２およびスイッチ６１、６２を外付けすること以外は、図１２の構成と同様である。したがって、位相調整機能は、図１２の場合と同様である。

このような構成とすることで、ユーザに所望の容量素子を使用して所望の位相差を生成する機能を提供できる。なお、図１４の構成に代えて、容量素子７１、７２を外部端子８１、８２に外付けする一方、スイッチ６１、６２は、タイミング制御回路に内蔵する構成としてもよい。

上記第１実施形態では、入力信号ＤＱＳを遅延する定電流回路１０を遅延線路４Ａの前段に設け、第２実施形態では、定電流回路１０によって遅延素子８の制御電流Ｃｃｎｔｌを分流する構成とした。ところで、このような第１実施形態と第２実施形態の構成を組み合わせてもよい。

図１５は、入力信号ＤＱＳを遅延する定電流回路１０を遅延線路４Ａの前段に設けるとともに、定電流回路１０によって遅延素子８の制御電流Ｃｃｎｔｌの一部である４×Ｉａを分流するタイミング制御回路の構成例である。

このような構成により、遅延素子８に流れる制御電流ＣｃｎｔｌをＰＬＬ回路２の遅延素子に供給される制御電流にほぼ一致させるとともに、ＰＬＬ回路２を２回ループすることで生成される信号一波長分の信号が定電流回路１０と遅延線路４ＡからなるＤＬＬ回路４上を伝搬することとなる。その結果、本来遅延素子８と比較して極めて短い遅延時間であるインバータ回路９の遅延時間をも含めて位相を調整することができる。したがって、インバータ回路９の遅延時間が遅延素子８の遅延時間と比較して無視できないような場合でも、タップＤＬＸ０〜ＤＬＸ１５からさらに正確な位相の信号を得ることができる。

《その他》
さらに、本実施の形態は以下の発明を開示する。また、以下の各発明（以下付記と呼ぶ）のいずれかに含まれる構成要素を他の付記の構成要素と組み合わせてもよい。
（付記１）
遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第１の遅延素子と前記信号の位相を反転する位相反転素子とを含む、そのような周波数可変発振器から前記遅延時間制御信号の供給を受ける第２の遅延素子と、
前記第２の遅延素子と直列に接続され、前記信号が伝搬する調整素子と、を備え、
前記第２の遅延素子と前記調整素子との合計の遅延時間が調整される遅延回路。
（付記２）
前記調整素子は、前記遅延時間制御信号とは異なる調整信号によって前記信号の伝搬に伴う遅延時間を制御される付記１に記載の遅延回路。（２）
（付記３）
遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第１の遅延素子と前
記遅延時間制御信号を分流した分流信号により駆動され前記信号の位相を反転する位相反転素子とを含む、そのような周波数可変発振器から前記遅延時間制御信号の供給を受ける第２の遅延素子と、
前記第２の遅延素子に供給される遅延時間制御信号から前記分流信号と略同等の信号を分流することにより前記第２の遅延素子の遅延時間を調整する調整素子と、を備える遅延回路。（３）
（付記４）
前記調整素子は、前記遅延時間制御信号とは異なる調整信号によって前記分流する信号量を制御される付記３に記載の遅延回路。（４）
（付記５）
前記遅時間制御信号は、前記周波数可変発振器の出力信号の位相を所定の基準信号の位相に同期させる信号であり、前記第２の遅延素子は、前記出力信号の位相が前記基準信号の位相に同期したときの前記第１の遅延素子の遅延時間と略同等の遅延時間にて信号を伝搬する付記１から４のいずれかに記載の遅延回路。
（付記６）
前記調整素子の駆動電流を供給する電流源をさらに備え、
前記調整信号は、前記電流源から供給される駆動電流値を設定する付記２、４、および５のいずれかに記載の遅延回路。（５）
（付記７）
前記調整信号は、前記周波数可変発振器に含まれる前記第１の遅延素子の数に対する前記遅延回路に含まれる第２の遅延素子の数の比率に対応して、前記位相反転素子を駆動する電流値から決定される電流値を前記駆動電流値として設定する付記６に記載の遅延回路。（６）
（付記８）
前記第２の遅延素子は複数個設けられ、それぞれの前記第２の遅延素子は、前記周波数可変発振器における１周期の位相差に対応する前記第１の遅延素子の数と前記遅延回路に含まれる第２の遅延素子の数との比率に相当する数（ｎ）で前記周波数可変発振器の出力信号を（ｎ）分周した後の分周信号が伝搬したときのそれぞれの前記第２の遅延素子による遅延時間後の分周信号を出力し、
前記調整信号は、前記分周信号の位相を制御する付記２、４から７のいずれかに記載の遅延回路。
（付記９）
前記電流源は、カレントミラー回路を構成する複数の電流供給制御素子と、前記電流供給制御素子の出力電流を前記調整素子に遮断可能に供給するスイッチと、を有する付記６から８のいずれかに記載の遅延回路。（７）
（付記１０）
前記電流源は、定電圧源と、前記定電圧源に並列に接続される複数の抵抗素子と、前記複数の抵抗素子を通じた前記定電圧源からの電流を前記調整素子に遮断可能に供給するスイッチと、を有する付記６から８のいずれかに記載の遅延回路。（８）
（付記１１）
前記調整素子は、前記電流源とグランド電位との間に設けられ前記電流源の負荷となる複数の容量素子と、前記複数の容量素子のそれぞれを前記電流源の負荷として遮断可能に接続するスイッチと、を有する付記６に記載の遅延回路。（９）
（付記１２）
前記電流源は、前記スイッチの遮断と接続を制御するデジタル信号入力部をさらに有する付記９から１１のいずれかに記載の遅延回路。
（付記１３）
前記電流源は、定電圧源と、
前記定電圧源と前記調整素子との間で並列に設けられるべき複数の抵抗素子を接続する端子列と、を有する付記６から８のいずれかに記載の遅延回路。（１０）
（付記１４）
前記電流源は、前記抵抗素子を通じた前記定電圧源からの電流を前記調整素子に遮断可能に供給するスイッチをさらに有する付記１３に記載の遅延回路。
（付記１５）
前記調整素子は、前記電流源とグランド電位との間に設けられるべき前記電流源の負荷となる複数の容量素子を接続する端子列を有する付記６に記載の遅延回路。
（付記１６）
前記調整素子は、前記端子列に接続された複数の容量素子のそれぞれを前記電流源の負荷として遮断可能に接続するスイッチをさらに有する付記１５に記載の遅延回路。

タイミング制御回路の基本構成図である。 電圧制御発振器の回路図である。 インバータ回路の回路図である。 ＤＬＬ回路に含まれる遅延線路の構成図である。 入力信号１周期を１６タップ分割したときの遅延波形の位相を示す図である。 第１実施形態のＤＬＬ回路の構成図である。 第１実施形態の定電流回路の概念図である。 図７の定電流回路による位相の微調整機能を示す図である。 図７の定電流回路の具体的構成例を示す図である。 第２実施形態に係るＤＬＬ回路の構成を示す図である。 定電流源に代えて抵抗とスイッチによって制御電流を供給する例を示す図である。 抵抗に代えて容量素子により位相を調整する回路の例を示す図である。 図１１の抵抗およびスイッチをタイミング制御回路の外部端子に外付けする回路構成を示す図である。 図１２の容量素子およびスイッチをタイミング制御回路の外部端子に外付けする回路構成を示す図である。 第１実施形態と第２実施形態のタイミング制御回路を組み合わせた回路の例を示す図である。

符号の説明

２ ＰＬＬ回路
３ 電圧制御発信器
４ ＤＬＬ回路
４Ａ 遅延線路
５，６，７， 分周回路
８ 遅延素子
９ インバータ回路
１０ 定電流回路
１１ 定電流源
３１、３２ ＣＭＯＳ回路
３３ デジタル信号
５１、５２ 抵抗
６１、６２ スイッチ
７１、７２ 容量素子
１００、１０１ ＮＭＯＳトランジスタ
１０２、１０３、１０４、１１３、１１４ ＰＭＯＳトランジスタ

Claims (10)

1. 遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第１の遅延素子と前記信号の位相を反転する位相反転素子とを含む、そのような周波数可変発振器から前記遅延時間制御信号の供給を受ける第２の遅延素子と、
   前記第２の遅延素子と直列に接続され、前記信号が伝搬する調整素子と、を備え、
   前記第２の遅延素子と前記調整素子との合計の遅延時間が調整される遅延回路。
2. 前記調整素子は、前記遅延時間制御信号とは異なる調整信号によって前記信号の伝搬に伴う遅延時間を制御される請求項１に記載の遅延回路。
3. 遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第１の遅延素子と前記遅延時間制御信号を分流した分流信号により駆動され前記信号の位相を反転する位相反転素子とを含む、そのような周波数可変発振器から前記遅延時間制御信号の供給を受ける第２の遅延素子と、
   前記第２の遅延素子に供給される遅延時間制御信号から前記分流信号と略同等の信号を分流することにより前記第２の遅延素子の遅延時間を調整する調整素子と、を備える遅延回路。
4. 前記調整素子は、前記遅延時間制御信号とは異なる調整信号によって前記分流する信号量を制御される請求項３に記載の遅延回路。
5. 前記調整素子の駆動電流を供給する電流源をさらに備え、
   前記調整信号は、前記電流源から供給される駆動電流値を設定する請求項２または４に記載の遅延回路。
6. 前記調整信号は、前記周波数可変発振器に含まれる前記第１の遅延素子の数に対する前記遅延回路に含まれる第２の遅延素子の数の比率に対応して、前記位相反転素子を駆動する電流値から決定される電流値を前記駆動電流値として設定する請求項５に記載の遅延回路。
7. 前記電流源は、カレントミラー回路を構成する複数の電流供給制御素子と、前記電流供給制御素子の出力電流を前記調整素子に遮断可能に供給するスイッチと、を有する請求項５または６に記載の遅延回路。
8. 前記電流源は、定電圧源と、前記定電圧源に並列に接続される複数の抵抗素子と、前記複数の抵抗素子を通じた前記定電圧源からの電流を前記調整素子に遮断可能に供給するスイッチと、を有する請求項５または６に記載の遅延回路。
9. 前記調整素子は、前記電流源とグランド電位との間に設けられ前記電流源の負荷となる複数の容量素子と、前記複数の容量素子のそれぞれを前記電流源の負荷として遮断可能に接続するスイッチと、を有する請求項５に記載の遅延回路。
10. 前記電流源は、定電圧源と、
    前記定電圧源と前記調整素子との間で並列に設けられるべき複数の抵抗素子を接続する端子列と、を有する請求項５または６に記載の遅延回路。

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