JP3605033B2

JP3605033B2 - 固定長遅延生成回路

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Publication number: JP3605033B2
Application number: JP2000353847A
Authority: JP
Inventors: 知広飯田; 浩道野川
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-11-21
Filing date: 2000-11-21
Publication date: 2004-12-22
Anticipated expiration: 2020-11-21
Also published as: US6525585B1; JP2002158566A

Description

【０００１】
【発明の属する技術分野】
本発明は入力信号に遅延を生じさせる固定長遅延生成回路に関し、特に、温度変化等による遅延値の変動の抑制を図った固定長遅延生成回路に関する。
【０００２】
【従来の技術】
後段に設けられた回路における処理タイミングの調整等のためにデータ等の信号に遅延を付加して出力する固定長遅延生成回路は、遅延回路の一種として例えば光ディスクデバイス等に組み込まれている。このような遅延回路は、例えば特開昭６３−４６０１１号公報に記載されている。
【０００３】
図７は特開昭６３−４６０１１号公報に記載された従来の遅延回路の構造を示すブロック図である。この公報に記載された従来の遅延回路には、インバータＩＶ２１及び可変遅延回路２２から構成されたリング発振器２３が設けられている。インバータＩＶ２１の出力端が可変遅延回路２２の入力端に接続され、可変遅延回路２２の出力端がインバータＩＶ２１の入力端に接続されている。また、可変遅延回路２２には、２個のインバータが互いに直列に接続されて構成された可変遅延ユニットが複数段設けられている。また、一定の周波数の信号を発振する基準周波数発振器２４の出力信号とリング発振器２３の出力信号との位相及び周波数の比較を行い、位相差及び周波数に応じた電圧（アナログ信号）を出力する位相周波数比較器２７が設けられている。更に、可変遅延回路２２と同一の構造を有し、データ等の入力信号に遅延を付加する可変遅延回路２１が設けられている。位相周波数比較器２７の出力信号である遅延回路制御信号ｃｔｌは、可変遅延回路２１及び２２に入力される。
【０００４】
このように構成された従来の遅延回路においては、リング発振器２３の周波数が高い場合、即ち遅延値が所定値よりも小さい場合には、位相周波数比較器２７から可変遅延回路２１及び２２を構成するインバータのオン抵抗を大きくする電圧が遅延回路制御信号ｃｔｌとして出力される。このため、可変遅延回路２１及び２２における遅延値が大きくなる。一方、リング発振器２３の周波数が低い場合には、位相周波数比較器２７から可変遅延回路２１及び２２を構成するインバータのオン抵抗を小さくする電圧が遅延回路制御信号ｃｔｌとして出力される。このため、可変遅延回路２１及び２２における遅延値が小さくなる。これらの結果、リング発振器２３の出力信号の周波数が基準周波数発振器２４の出力信号の周波数にほぼ一致するようになり、可変遅延回路２１の出力信号の周波数も安定するようになる。このときの可変遅延回路２１における遅延値は、可変遅延回路２１における周期の１／２となる。
【０００５】
また、特開昭６３−４６０１１号公報には、基準周波数発振器の替わりに基準電圧源が設けられたものも記載されている。このような遅延回路では、リング発振器からの出力信号の周波数が電圧に変換され、基準電圧源による基準電圧と比較されてその比較結果をフィードバックすることにより遅延値が調整されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、図７に示す従来の遅延回路では、可変遅延回路２１における遅延値を基準周波数発振器２４からの出力信号の周期の１／２にしようとし、リング発振器２３における遅延値をその値にできるものの、リング発振器２３と可変遅延回路２１とでは、インバータＩＶ２１の分だけ構造が相違している。このため、可変遅延回路２１における遅延値を基準周波数発振器２４からの出力信号の周期の１／２にすることができないという問題点がある。この問題点を解決しようと、リング発振器２３からインバータＩＶ２１を除いたのでは、リング発振器２３が偶数個のインバータから構成されることになり動作することができなくなってしまう。
【０００７】
また、可変遅延回路２１及び２２がインバータを直列に接続して構成されているものであるため、動作の高速化（遅延単位の微小化）及び広ダイナミックレンジ化の両立が極めて困難である。例えば、可変遅延ユニットの１段当たりの最小遅延値をｓ、最大遅延値をｔとし、可変遅延回路にｋ段の可変遅延ユニットが設けられているものとすると、この可変遅延回路の最小遅延値はｋ×ｓ、最大遅延値はｋ×ｔとなる。このとき、動作を高速化するためには可変遅延回路自体の最小遅延値ｋ×ｓを小さくすること、即ち段数ｋを減少させることが必要となるが、段数ｋを減少させると最大遅延値ｋ×ｔもそれに付随して低下するため、ダイナミックレンジが狭くなってしまう。また、ダイナミックレンジを広くするためには段数ｋを増加させる必要があるが、段数ｋを増加させると最小遅延値ｋ×ｓも大きくなるため、リング発振器２３の最大周波数が低下して動作速度が低下してしまう。
【０００８】
更に、位相周波数比較器２７には、一般に入力された２つの入力信号の位相差をアナログ処理により電圧に変換するチャージポンプ回路が組み込まれている。このチャージポンプ回路には、通常Ｐチャネルトランジスタ、Ｎチャネルトランジスタ、抵抗素子及び容量素子が設けられている。また、可変遅延ユニットには、インバータを構成しゲートに遅延回路制御信号ｃｔｌが入力されてオン抵抗を変化させて遅延値を調整するトランジスタが設けられている。このように、図７に示す従来の遅延回路には多数のアナログ回路が設けられているため、構造的に製造条件及び使用時の温度変動の影響を受けやすいという問題点もある。従って、集積度が高い集積回路（ＩＣ）化しようとした場合、製造ばらつき等により所望の動作条件を得ることが極めて困難である。
【０００９】
また、基準電圧源を組み込んだ従来の遅延回路では、基準電圧源自体がアナログ回路であるため、製造条件及び使用時の環境変化の影響を受けやすく、精度が高い基準電圧を発生できるものを設計することが極めて困難である。
【００１０】
本発明はかかる問題点に鑑みてなされたものであって、製造条件及び環境変化による遅延値の変動を抑制することができる固定長遅延生成回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る固定長遅延生成回路は、第１の可変遅延回路と、クロック信号を生成するクロック生成回路と、前記第１の可変遅延回路による遅延と等しい遅延を生じさせる互いに直列に接続された２以上の第２の可変遅延回路を備え初段の第２の可変遅延回路に前記クロック信号が入力される可変遅延回路群と、この可変遅延回路群から出力された遅延クロック信号の位相と前記クロック生成回路により生成されたクロック信号の位相との差が所定値よりも大きい場合に前記第１及び第２の可変遅延回路における遅延を小さくするデジタル信号を出力し前記遅延クロック信号の位相と前記クロック信号の位相との差が所定値よりも小さい場合に前記第１及び第２の可変遅延回路における遅延を大きくするデジタル信号を出力する遅延制御手段と、を有することを特徴とする。
【００１２】
本発明においては、周波数比較ではなく、可変遅延回路群から出力された遅延クロック信号とクロック生成回路から出力されたクロック信号との位相比較に基づいて可変遅延回路群における遅延がフィードバック制御される。このとき、可変遅延回路群は、第１の可変遅延回路と等しい遅延を生じさせる２以上の第２の可変遅延回路から構成されているので、第１の可変遅延回路は、前記フィードバック制御と同時に第２の可変遅延回路による遅延と一致した遅延を入力信号に付加して出力する。従って、第１の可変遅延回路における遅延制御は、位相比較に基づいて行われるため、入力信号、素子パラメータ及び環境変化の影響を受けにくく、遅延値に誤差が極めて生じにくい。また、水晶発振器等の精度及び安定度が高い基準周波数源をクロック生成回路に使用することにより、従来のような定電圧源を基準としたものと比して、製造条件及び環境変化の影響を受けにくくすることが可能である。
【００１３】
なお、前記遅延制御手段は、前記遅延クロック信号における位相０（゜）のタイミングが前記クロック信号における所定位相のタイミングより早いか遅いかを検出する位相比較器を有することができる。このとき、前記クロック信号の周波数をｆ（Ｈｚ）、前記第２の可変遅延回路の個数をｄ、前記所定位相をｐ（゜）とすると、前記第１の可変遅延回路による遅延値を、（１／ｆ）×（ｐ／３６０）×（１／ｄ）（秒）で表すことができる。
【００１４】
また、前記クロック生成回路に、一定の周波数の基準クロック信号を発振する基準周波数発振器と、前記基準クロック信号を分周して前記クロック信号を生成する分周器又は前記基準クロック信号を逓倍して前記クロック信号を生成する周波数逓倍器と、を設けることにより、分周器における分周比又は周波数逓倍器における逓倍率を調節することで製造後においても第１の可変遅延回路における遅延値の調整を極めて容易に調整することが可能となる。
【００１５】
更に、前記第１及び第２の可変遅延回路に、互いに直接に接続され前記デジタル信号に関連づけて入力信号の通過段数を変化させる複数段の遅延ブロックを設けることにより、動作速度の高速化及びダイナミックレンジの広域化を両立させることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施例に係る固定長遅延生成回路について、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係る固定長遅延生成回路の構造を示すブロック図である。
【００１７】
本実施例に係る固定長遅延生成回路は、例えば遅延回路として使用されるものであり、一定の基準周波数のクロック信号ＣＬＫを発生する基準周波数発振器４が設けられ、更に基準周波数発振器４から出力されたクロック信号ＣＬＫを１／ｎ（ｎ≧１）倍に分周する分周器５が設けられている。分周器５からは、分周クロック信号（１／ｎ）ＣＬＫが出力される。基準周波数発振器４及び分周器５からクロック生成回路６が構成されている。
【００１８】
また、互いに直列に接続された４個の第２の可変遅延回路２−１乃至２−４から構成された可変遅延回路群３が設けられている。初段の第２の可変遅延回路２−１には、分周クロック信号（１／ｎ）ＣＬＫが入力される。第２の可変遅延回路２−１乃至２−４は、互いに同一の構造を有している。
【００１９】
図２は可変遅延回路の構造を示す回路図である。各可変遅延回路は、ｍ＋１個の遅延ブロック１２−０、１２−１、・・・、１２−ｍが互いに直列に接続されて構成されている。初段の遅延ブロック１２−０には、分周クロック信号（１／ｎ）ＣＬＫ又は前段の第２の可変遅延回路からの出力信号が入力信号ＩＮとして入力される。遅延ブロック１２−０には、後述のＵＰ／ＤＯＷＮカウンタからのコントロールビットｃｔｌ［０］を反転するインバータＩＶ１、入力信号ＩＮ及びコントロールビットｃｔｌ［０］の否定論理積をとるナンド回路ＮＡＮＤ１、インバータＩＶ１の出力信号及び入力信号ＩＮの否定論理積をとるナンド回路ＮＡＮＤ２、並びに後段の遅延ブロック１２−２からの遅延された出力信号及びナンド回路ＮＡＮＤ２からの出力信号の否定論理積とをとるナンド回路ＮＡＮＤ３が設けられている。
【００２０】
遅延ブロック１２−１、・・・、１２−（ｍ−１）は、遅延ブロック１２−０と同様の構造を有している。但し、これらの遅延ブロック１２−１等のナンド回路ＮＡＮＤ１及びＮＡＮＤ２には、入力信号ＩＮではなく前段の遅延ブロックを通過した出力信号が入力される。また、遅延ブロック１２−１等のインバータＩＶ１及びナンド回路ＮＡＮＤ１には、コントロールビットｃｔｌ［０］ではなく、夫々コントロールビットｃｔｌ［１］、・・・、ｃｔｌ［ｍ−１］が入力される。
【００２１】
また、最終段の遅延ブロック１２−ｍは、ナンド回路ＮＡＮＤ３に後段の遅延ブロックからの遅延された出力信号ではなく遅延ブロック１２−ｍ自体に設けられたナンド回路ＮＡＮＤ１からの出力信号が入力されること、並びにインバータＩＶ１及びナンド回路ＮＡＮＤ１にコントロールビットｃｔｌ［１］等ではなく、コントロールビットｃｔｌ［ｍ］が入力されることを除き、遅延ブロック１２−１等と同様の構造を有している。
【００２２】
このように、各第２の可変遅延回路２−１乃至２−４は（ｍ＋１）段構成の可変遅延回路であり、１段当たりの遅延値をｒとすると、ｒ、２×ｒ、・・・ｍ×ｒの計ｍ種の遅延値を入力された信号に付加することができる。
【００２３】
更に、本実施例に係る固定長遅延生成回路には、第２の可変遅延回路の出力信号Ｄ４における位相０゜のタイミングが分周クロック信号（１／ｎ）ＣＬＫにおける位相３６０゜のタイミングより早いか遅いかを検出する３６０゜位相検出機能を備えた位相比較器７が設けられている。図３は位相比較器７の構造を示すブロック図である。位相比較器７には、第２の可変遅延回路２−１乃至２−４からの各出力信号Ｄ１乃至Ｄ４が、夫々入力される４個の入力端子並びに分周クロック信号（１／ｎ）ＣＬＫが入力される入力端子が設けられている。また、出力信号Ｄ１及びＤ２の否定論理和をとるノア回路ＮＯＲ１、並びにこのノア回路ＮＯＲ１の出力信号がＤ端子に入力され分周クロック信号（１／ｎ）ＣＬＫがクロック入力端子に入力されるフリップフロップＦＦ１が設けられている。フリップフロップＦＦ１のＱ端子からはアップ信号ＵＰが出力される。更に、位相比較器７には、アップ信号ＵＰを反転してダウン信号ＤＯＷＮを生成するインバータＩＶ２が設けられている。なお、夫々出力信号Ｄ３、Ｄ４が入力される２個の入力端子は設けられていなくてもよい。
【００２４】
また、本実施例に係る固定長遅延生成回路には、アップ信号ＵＰ及びダウン信号ＤＯＷＮが入力され（ｍ＋１）ビット幅の遅延回路制御信号ｃｔｌ［０：ｍ］を出力するＵＰ／ＤＯＷＮカウンタ８が設けられている。位相比較器７及びＵＰ／ＤＯＷＮカウンタ８から遅延制御手段が構成されている。ＵＰ／ＤＯＷＮカウンタ８は、アップ信号ＵＰが入力されたときには、遅延回路制御信号ｃｔｌ［０：ｍ］のコントロールビットｃｔｌ［０］、ｃｔｌ［１］、・・・、ｃｔｌ［ｍ］を、最下位ビットＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）側から順に「１（ハイ）」にする。一方、ダウン信号ＤＯＷＮが入力されたときには、遅延回路制御信号ｃｔｌ［０：ｍ］のコントロールビットｃｔｌ［０］、ｃｔｌ［１］、・・・、ｃｔｌ［ｍ］を、最上位ビットＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）側から順に「０（ロウ）」にする。遅延回路制御信号ｃｔｌ［０：ｍ］は第２の可変遅延回路２−１乃至２−４に入力される。下記表１にアップ信号ＵＰが入力されたときの遅延回路制御信号ｃｔｌの変化を示し、下記表２にダウン信号ＤＯＷＮが入力されたときの遅延回路制御信号ｃｔｌの変化を示す。
【００２５】
【表１】

【００２６】
【表２】

【００２７】
更に、第２の可変遅延回路２−１乃至２−４と同一の構造を有する第１の可変遅延回路１が設けられている。第１の可変遅延回路１には、第２の可変遅延回路と同様に、遅延回路制御信号ｃｔｌ［０：ｍ］が入力される。第１の可変遅延回路１からデータ等の入力信号に遅延が付加された信号が出力される。
【００２８】
次に、上述のように構成された本実施例の固定長遅延生成回路の動作について説明する。図４は本発明の第１の実施例に係る固定長遅延生成回路の動作を示す図であって、（ａ）は出力信号Ｄ４における位相０゜のタイミングが分周クロック信号（１／ｎ）ＣＬＫにおける位相０゜以上１８０゜未満のタイミングにある場合を示すタイミングチャート、（ｂ）は出力信号Ｄ４における位相０゜のタイミングが分周クロック信号（１／ｎ）ＣＬＫにおける位相１８０゜以上３６０゜未満のタイミングにある場合を示すタイミングチャート、（ｃ）は出力信号Ｄ４における位相０゜のタイミングが分周クロック信号（１／ｎ）ＣＬＫにおける位相３６０゜以上７２０゜未満のタイミングにある場合を示すタイミングチャート、（ｄ）は出力信号Ｄ４における位相０゜のタイミングが分周クロック信号（１／ｎ）ＣＬＫにおける位相７２０゜を超えるタイミングにある場合を示すタイミングチャートである。
【００２９】
基準周波数発振器４から一定の周波数のクロック信号ＣＬＫが出力される。クロック信号ＣＬＫは分周器５に入力され、分周器５からは、クロック信号ＣＬＫの周波数を１／ｎ倍にした周波数の分周クロック信号（１／ｎ）ＣＬＫが出力される。
【００３０】
そして、分周クロック信号（１／ｎ）ＣＬＫが可変遅延回路群３に入力されると、遅延回路制御信号ｃｔｌに応じた遅延値が第２の可変遅延回路２−１乃至２−４に付加されて出力される。第２の可変遅延回路２−１乃至２−４においては、遅延回路制御信号ｃｔｌに応じて以下のような動作が行われる。「１」のコントロールビットが入力された遅延ブロックは、入力信号ＩＮ又は前段の遅延ブロックを通過した出力信号をナンド回路ＮＡＮＤ１で反転して後段の遅延ブロックに出力し、後段の遅延ブロックからの遅延された出力信号をナンド回路ＮＡＮＤ３で反転した後、前段の遅延ブロックに出力するか、又は出力信号ＯＵＴとして出力する。一方、「０」のコントロールビットが入力された遅延ブロックは、入力信号ＩＮ又は前段の遅延ブロックを通過した出力信号をナンド回路ＮＡＮＤ２で反転してナンド回路ＮＡＮＤ３に出力し、更にナンド回路ＮＡＮＤ３で反転した後、前段の遅延ブロックに出力するか、又は出力信号ＯＵＴとして出力する。
【００３１】
例えば、コントロールビットｃｔｌ［０］及び［１］が「１」であり、他のコントロールビットｃｔｌ［２］、・・・、ｃｔｌ［ｍ］が「０」の場合、入力信号ＩＮは、遅延ブロック１２−０及び１２−１を通過し、遅延ブロック１２−２で折り返された後、遅延ブロック１２−１及び１２−０を介して出力信号ＯＵＴとして出力される。この場合、２段分の遅延値、即ち２×ｒの遅延値が付加されている。また、コントロールビットｃｔｌ［ｍ］のみが「０」であり、他のコントロールビットｃｔｌ［０］、・・・、ｃｔｌ［ｍ−１］が「１」の場合、入力信号ＩＮは、遅延ブロック１２−０、・・・、１２−（ｍ−１）を通過し、最終段の遅延ブロック１２−ｍで折り返された後、遅延ブロック１２−（ｍ−１）、・・・、１２−０を介して出力信号ＯＵＴとして出力される。この場合、ｍ段分の遅延値、即ちｍ×ｒの遅延値が付加されている。
【００３２】
そして、第２の可変遅延回路２−１乃至２−３の各出力信号Ｄ１乃至Ｄ３は、後段の第２の可変遅延回路及び位相比較器７に出力され、第２の可変遅延回路２−４の出力信号Ｄ４は位相比較器７のみに出力される。なお、出力信号Ｄ３及びＤ４は位相比較器７に出力されなくてもよい。
【００３３】
出力信号Ｄ１乃至Ｄ４が入力されると、位相比較器７は、最終段の第２の可変遅延回路２−４からの遅延クロック信号（出力信号Ｄ４）における位相０゜の立ち上がりＡ（図４）のタイミングと分周クロック信号（１／ｎ）ＣＬＫにおける位相３６０゜の立ち上がりＢ（図４）のタイミングとの比較を行う。具体的には、分周クロック信号（１／ｎ）ＣＬＫの立ち上がりＢのタイミングで出力信号Ｄ１及びＤ２のノア回路ＮＯＲ１による否定論理和をフリップフロップＦＦ１から出力することにより比較を行う。
【００３４】
例えば、図４（ａ）に示すように、出力信号Ｄ４における立ち上がりＡの遅延が０゜以上１８０゜未満の場合には、分周クロック信号（１／ｎ）ＣＬＫにおける立ち上がりＢのタイミングでは出力信号Ｄ１及びＤ２のいずれもが「０」であるので、ノア回路ＮＯＲ１の出力信号は「１」となる。これがフリップフロップＦＦ１からアップ信号ＵＰとして出力される。
【００３５】
また、図４（ｂ）に示すように、出力信号Ｄ４における立ち上がりＡの遅延が１８０゜以上３６０゜未満の場合にも、立ち上がりＢのタイミングでは出力信号Ｄ１及びＤ２のいずれもが「０」であるので、ノア回路ＮＯＲ１の出力信号「１」がフリップフロップＦＦ１からアップ信号ＵＰとして出力される。
【００３６】
一方、図４（ｃ）及び（ｄ）に示すように、出力信号Ｄ４における立ち上がりＡの遅延が３６０゜を超える場合には、立ち上がりＢのタイミングでは出力信号Ｄ１及びＤ２の一方が「０」、他方が「１」となる。従って、ノア回路ＮＯＲ１の出力信号は「０」となり、これがフリップフロップＦＦ１からダウン信号ＤＯＷＮとして出力される。
【００３７】
そして、ＵＰ／ＤＯＷＮカウンタ８は、前述のように、アップ信号ＵＰが入力されたときには、遅延回路制御信号ｃｔｌ［０：ｍ］のコントロールビットｃｔｌ［０］、ｃｔｌ［１］、・・・、ｃｔｌ［ｍ］を、最下位ビットＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）側から順に「１」にし、ダウン信号ＤＯＷＮが入力されたときには、遅延回路制御信号ｃｔｌ［０：ｍ］のコントロールビットｃｔｌ［０］、ｃｔｌ［１］、・・・、ｃｔｌ［ｍ］を、最上位ビットＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）側から順に「０」にする。
【００３８】
従って、図４（ａ）及び（ｂ）に示すように、可変遅延回路群３による遅延値が分周クロック信号（１／ｎ）ＣＬＫの１サイクルよりも小さい場合には、位相比較器７からアップ信号ＵＰがＵＰ／ＤＯＷＮカウンタ８に入力され、ＵＰ／ＤＯＷＮカウンタ８から、第１及び第２の可変遅延回路において遅延値を遅延ブロック１段分（ｒ）増加させるための遅延回路制御信号ｃｔｌが出力される。そして、このような動作が、可変遅延回路群３による遅延値が分周クロック信号（１／ｎ）ＣＬＫの１サイクルに達するまで繰り返される。
【００３９】
一方、図４（ｃ）及び（ｄ）に示すように、可変遅延回路群３による遅延値が分周クロック信号（１／ｎ）ＣＬＫの１サイクルよりも大きい場合には、位相比較器７からダウン信号ＤＯＷＮがＵＰ／ＤＯＷＮカウンタ８に入力され、ＵＰ／ＤＯＷＮカウンタ８から、第１及び第２の可変遅延回路において遅延値を遅延ブロック１段分（ｒ）減少させるための遅延回路制御信号ｃｔｌが出力される。そして、このような動作が、可変遅延回路群３による遅延値が分周クロック信号（１／ｎ）ＣＬＫの１サイクルに達するまで繰り返される。
【００４０】
このため、第１の可変遅延回路１における遅延値ｔ_{ｄｅｌａｙ}は、クロック信号ＣＬＫの周波数をｆ、分周器５における分周比をｎ、可変遅延回路群３に設けられた第２の可変遅延回路の個数をｄとすると、下記数式１で表される値に固定される。
【００４１】
【数１】

【００４２】
例えば、基準周波数発振器４から周波数が５０ＭＨｚのクロック信号ＣＬＫが出力される場合、第１の実施例では第２の可変遅延回路の個数が４個なので、分周比を１に調整すれば遅延値ｔ_{ｄｅｌａｙ}は６．７ｎ秒に固定され、分周比を２に調整すれば遅延値ｔ_{ｄｅｌａｙ}は１３．３ｎ秒に固定され、分周比を３に調整すれば遅延値ｔ_{ｄｅｌａｙ}は２０．０ｎ秒に固定される。
【００４３】
このように、第１の実施例によれば、分周比を調整することにより、適宜所望の遅延値を得ることができる。また、数式１の右辺の変数は、いずれも入力信号、素子パラメータ及び温度によって変動するものではなく、一定値を示すものである。従って、遅延値ｔ_{ｄｅｌａｙ}に誤差が極めて生じにくい。また、本実施例では、遅延値調整のための処理は全てデジタルで行われ、製造条件及び温度変動の影響を受ける部分は可変遅延回路内の遅延ブロック１段当たりの遅延値ｒのみであるため、設計が極めて容易である。更に、各可変遅延回路においては、コントロールビットが「０」となる遅延ブロックで入力信号が折り返されるので、前述のように、最小遅延値はｒ、最大遅延値はｍ×ｒである。従って、動作の高速化（遅延単位の微小化）及び広ダイナミックレンジ化を、いずれかを阻害することなく達成することが可能となる。更にまた、一定の周波数を基準として遅延値が調整されるので、水晶発振器等の精度及び安定度が高い基準周波数源を使用することにより、従来のような定電圧源を基準としたものと比して、製造条件及び環境変化の影響を受けにくくすることが可能である。
【００４４】
なお、上述の第１の実施例では、可変遅延回路群３に設けられる第２の可変遅延回路の個数を４個としているが、これに限定されるものではない。第１の実施例のように、位相比較器７において３６０゜の位相比較を行う場合には、第２の可変遅延回路の個数を設計段階で調整することにより、下記表３に示す遅延値ｔ_{ｄｅｌａｙ}を得ることができる。但し、表３では、基準周波数発振器４からのクロック信号ＣＬＫの周波数を５０ＭＨｚとしている。
【００４５】
【表３】

【００４６】
また、位相比較器７が最終段の第２の可変遅延回路からの遅延クロック信号と比較する分周クロック信号の位相は３６０゜に限定されるものではない。例えば、分周クロック信号（１／ｎ）ＣＬＫの５４０゜又は７２０゜の位相と比較してもよい。この場合、第１の可変遅延回路１によって得られる遅延値ｔ_{ｄｅｌａｙ}は、比較対象となる位相をｐ゜とすると、下記数式２で表される。
【００４７】
【数２】

【００４８】
次に、本発明の第２の実施例について説明する。図５は本発明の第２の実施例に係る固定長遅延生成回路の構造を示すブロック図である。なお、図５に示す第２の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００４９】
第２の実施例においては、基準周波数発振器４と可変遅延回路群３及び位相比較器７との間に、第１の実施例における分周器５の替わりに周波数逓倍器９が接続されている。周波数逓倍器９は、基準周波数発振器４から出力された一定の周波数を有するクロック信号ＣＬＫをＮ（Ｎ≧１）倍にして逓倍クロック信号ＮＣＬＫを出力する回路である。そして、基準周波数発振器４及び周波数逓倍器９からクロック生成回路１０が構成されている。
【００５０】
このように構成された第２の実施例においては、第１の可変遅延回路１における遅延値ｔ_{ｄｅｌａｙ}は、下記数式３で表される値に固定される。
【００５１】
【数３】

【００５２】
従って、第２の実施例によっては、周波数逓倍器９における逓倍率を調整することにより、適宜所望の遅延値を得ることができる。また、第１の実施例と同様に、数式３の右辺の変数は、いずれも入力信号、素子パラメータ及び温度によって変動するものではなく、一定値を示すものである。従って、遅延値ｔ_{ｄｅｌａｙ}に誤差が極めて生じにくい。
【００５３】
なお、第１の実施例と同様に、第２の可変遅延回路の個数は４個に限定されるものではなく、また、位相比較器７が最終段の第２の可変遅延回路からの遅延クロック信号と比較する分周クロック信号の位相は３６０゜に限定されるものではない。この場合、第１の可変遅延回路１によって得られる遅延値ｔ_{ｄｅｌａｙ}は、比較対象となる位相をｐ゜とすると、下記数式４で表される。
【００５４】
【数４】

【００５５】
次に、本発明の第３の実施例について説明する。図６は本発明の第３の実施例に係る固定長遅延生成回路の構造を示すブロック図である。なお、図６に示す第３の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００５６】
第３の実施例においては、分周器５が設けられておらず、基準周波数発振器４が可変遅延回路群３及び位相比較器７に、直接接続されている。クロック生成回路は、基準周波数発振器４のみから構成されている。
【００５７】
このように構成された第３の実施例においては、第１の可変遅延回路１における遅延値ｔ_{ｄｅｌａｙ}は、下記数式５で表される値に固定される。
【００５８】
【数５】

【００５９】
従って、第３の実施例は、製造後に第１の可変遅延回路１による遅延値ｔ_delayを調整する必要がない場合に好適である。但し、設計段階においては、第２の可変遅延回路の個数ｄを調整することにより、遅延値ｔ_delayを調整することが可能である。
【００６０】
なお、第１及び第２の実施例と同様に、第２の可変遅延回路の個数は４個に限定されるものではなく、また、位相比較器７が最終段の第２の可変遅延回路からの遅延クロック信号と比較する分周クロック信号の位相は３６０゜に限定されるものではない。この場合、第１の可変遅延回路１によって得られる遅延値ｔ_ｄｅｌａ _ｙは、比較対象となる位相をｐ゜とすると、下記数式６で表される。
【００６１】
【数６】

【００６２】
【発明の効果】
以上詳述したように、本発明によれば、第１の可変遅延回路における遅延制御は、周波数比較ではなく位相比較に基づいて行われるため、入力信号、素子パラメータ及び環境変化の影響を受けにくく、遅延値に誤差が極めて生じにくいものとすることができる。また、水晶発振器等の精度及び安定度が高い基準周波数源をクロック生成回路に使用することにより、従来のような定電圧源を基準としたものと比して、製造条件及び環境変化の影響を受けにくくすることができる。また、クロック生成回路に、分周器又は周波数逓倍器を設けることにより、分周器における分周比又は周波数逓倍器における逓倍率を調節することで製造後においても第１の可変遅延回路における遅延値の調整を極めて容易に調整することができる。更に、第１及び第２の可変遅延回路に、複数段の遅延ブロックを設けることにより、動作速度の高速化及びダイナミックレンジの広域化を両立させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る固定長遅延生成回路の構造を示すブロック図である。
【図２】本発明の第１の実施例に設けられた可変遅延回路の構造を示す回路図である。
【図３】位相比較器７の構造を示すブロック図である。
【図４】（ａ）乃至（ｄ）は本発明の第１の実施例に係る固定長遅延生成回路の動作を示すタイミングチャートである。
【図５】本発明の第２の実施例に係る固定長遅延生成回路の構造を示すブロック図である。
【図６】本発明の第３の実施例に係る固定長遅延生成回路の構造を示すブロック図である。
【図７】特開昭６３−４６０１１号公報に記載された従来の遅延回路の構造を示すブロック図である。
【符号の説明】
１；第１の可変遅延回路
２−１、２−２、２−３、２−４；第２の可変遅延回路
３；可変遅延回路群
４；基準周波数発振器
５；分周器
６、１０；クロック生成回路
７；位相比較器
８；ＵＰ／ＤＯＷＮカウンタ
９；周波数逓倍器
１２−０、１２−１、・・・、１２−ｍ；遅延ブロック

Claims

第１の可変遅延回路と、クロック信号を生成するクロック生成回路と、前記第１の可変遅延回路による遅延と等しい遅延を生じさせる互いに直列に接続された２以上の第２の可変遅延回路を備え初段の第２の可変遅延回路に前記クロック信号が入力される可変遅延回路群と、この可変遅延回路群から出力された遅延クロック信号の位相と前記クロック生成回路により生成されたクロック信号の位相との差が所定値よりも大きい場合に前記第１及び第２の可変遅延回路における遅延を小さくするデジタル信号を出力し前記遅延クロック信号の位相と前記クロック信号の位相との差が所定値よりも小さい場合に前記第１及び第２の可変遅延回路における遅延を大きくするデジタル信号を出力する遅延制御手段と、を有することを特徴とする固定長遅延生成回路。
前記遅延制御手段は、前記遅延クロック信号における位相０（゜）のタイミングが前記クロック信号における所定位相のタイミングより早いか遅いかを検出する位相比較器を有することを特徴とする請求項１に記載の固定長遅延生成回路。
前記クロック信号の周波数をｆ（Ｈｚ）、前記第２の可変遅延回路の個数をｄ、前記所定位相をｐ（゜）とすると、前記第１の可変遅延回路による遅延値は、（１／ｆ）×（ｐ／３６０）×（１／ｄ）（秒）で表されることを特徴とする請求項２に記載の固定長遅延生成回路。
前記クロック生成回路は、一定の周波数の基準クロック信号を発振する基準周波数発振器と、前記基準クロック信号を分周して前記クロック信号を生成する分周器と、を有することを特徴とする請求項１乃至３のいずれか１項に記載の固定長遅延生成回路。
前記クロック生成回路は、一定の周波数の基準クロック信号を発振する基準周波数発振器と、前記基準クロック信号を逓倍して前記クロック信号を生成する周波数逓倍器と、を有することを特徴とする請求項１乃至３のいずれか１項に記載の固定長遅延生成回路。
前記第１及び第２の可変遅延回路は、互いに直接に接続され前記デジタル信号に関連づけて入力信号の通過段数を変化させる複数段の遅延ブロックを有することを特徴とする請求項１乃至５のいずれか１項に記載の固定長遅延生成回路。